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JP2012015268A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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JP2012015268A JP2010149354A JP2010149354A JP2012015268A JP 2012015268 A JP2012015268 A JP 2012015268A JP 2010149354 A JP2010149354 A JP 2010149354A JP 2010149354 A JP2010149354 A JP 2010149354A JP 2012015268 A JP2012015268 A JP 2012015268A
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敏 竹迫
Naoki Itani
直毅 井谷
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Fujitsu Semiconductor Ltd
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Abstract

【課題】研磨工程を含む新規な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜に、第１の深さを有するダミー溝と、第１の深さよりも深い第２の深さを有する配線溝と、配線溝の底面に配置されるビアホールとを形成する凹部形成工程と、ダミー溝内、配線溝内、ビアホール内、及び絶縁膜上方に、導電材を堆積させる工程と、絶縁膜上方の導電材を研磨除去する工程とを有する。
【選択図】図３−２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
低抵抗で微細な配線を得るために、銅（Ｃｕ）や銅合金を配線材料とし、ダマシン法で配線を形成することが行われている。一般的なダマシン法では、層間絶縁膜に形成された配線溝を覆って層間絶縁膜上に、バリアメタル膜が形成され、バリアメタル膜上にシード膜が形成され、シード膜上に例えばＣｕ膜がめっき法で形成される。そして、Ｃｕ膜、シード膜、及びバリアメタル膜の、層間絶縁膜上の余分な部分が、化学機械研磨（ＣＭＰ）で除去されて、配線溝内に配線が残される。
研磨後に層間絶縁膜上にバリアメタル膜などの導電層が残存すると、配線間でのリークの原因となる。層間絶縁膜上に導電層が残存することを防止するために、導電層のＣＭＰにおいては、層間絶縁膜の上部をある程度の厚さ削り込む、いわゆるオーバー研磨が実施される。
近年、層間絶縁膜として、寄生容量低下のために、比誘電率が例えば３．０以下の低誘電率材料を用いたものが提案されている。このような低誘電率膜は、メチル基（ＣＨｘ）等を含み、疎水性を有する。このため、ＣＭＰの研磨スラリが低誘電率膜の表面に馴染まず、研磨が進行しにくい。
そこで、疎水性の低誘電率膜の上に、例えば酸化シリコン（ＳｉＯ２）による親水性のキャップ膜を形成した構造の層間絶縁膜が提案されている。オーバー研磨でキャップ膜が研磨される。低誘電率膜は、下地絶縁膜との密着性が低く膜剥がれが生じやすい傾向がある。膜剥がれ防止等の観点から、キャップ膜を一定の膜厚残した研磨が行われる。
しかし、酸化シリコン（ＳｉＯ２）は比誘電率が３．０を超えるため、この膜が低誘電率膜の上に残存すると、配線間の寄生容量が高くなる。そのため、キャップ膜を用いず、疎水性の低誘電率膜を直接研磨する技術も開発されている。
疎水性の低誘電率膜を用いた層間絶縁膜を研磨する場合、配線が密に配置された領域は研磨スラリの濡れ性が高く、配線が疎らに配置された領域は研磨スラリの濡れ性が低い。そのため、配線が疎らに配置された領域では、ディッシングやエロージョンが生じやすい。なお、ディッシングやエロージョンは、疎水性の低誘電率膜を用いた層間絶縁膜を研磨する場合に限って発生するものではなく、絶縁膜にＣｕのような導電膜を埋め込むなど、異なる複数の材質を有する被研磨体を研磨する際に生じ得る。
ディッシングやエロージョンを抑制するために、配線間にダミー配線を配置して、ウエハ面内での配線密度を均一にする技術が提案されている。しかし、ダミー配線と配線との間に寄生容量が発生し、配線遅延が生じる。
特開２００６−１５６５１９号公報
本発明の一目的は、研磨工程を含む半導体装置の製造方法、及びそのような製造方法で製造される半導体装置を提供することである。
本発明の一観点によれば、半導体基板上方に、絶縁膜を形成する工程と、前記絶縁膜に、第１の深さを有するダミー溝と、前記第１の深さよりも深い第２の深さを有する配線溝と、前記配線溝の底面に配置されるビアホールとを形成する凹部形成工程と、前記ダミー溝内、前記配線溝内、前記ビアホール内、及び前記絶縁膜上方に、導電材を堆積させる工程と、前記絶縁膜上方の前記導電材を研磨除去する工程とを有する半導体装置の製造方法が提供される。
本発明の他の観点によれば、半導体基板上方に、絶縁膜を形成する工程と、前記絶縁膜に、第１の深さを有するダミー溝を形成する工程と、前記ダミー溝に埋め込み材を埋め込む工程と、前記絶縁膜に、前記第１の深さよりも深い第２の深さを有する配線溝を形成する工程と、前記埋め込み材を前記ダミー溝から除去する工程と、前記ダミー溝内、前記配線溝内、及び前記絶縁膜上方に、導電材を堆積させる工程と、前記絶縁膜上方の前記導電材を研磨除去する工程とを有する半導体装置の製造方法が提供される。
ダミー溝は、配線溝よりも浅い。ダミー溝内の導電材の体積を少なくしやすい。
図１Ａ〜図１Ｄは、第１実施例の配線形成方法の主要工程を示す概略断面図である。 図１Ｅ〜図１Ｈは、第１実施例の配線形成方法の主要工程を示す概略断面図である。 図１Ｉ〜図１Ｋは、第１実施例の配線形成方法の主要工程を示す概略断面図である。 図２Ａ〜図２Ｄは、配線とダミー配線の平面配置を表す概略平面図及び配線とダミー配線の概略断面図である。 図３Ａ〜図３Ｃは、第２実施例の配線形成方法の主要工程を示す概略断面図である。 図３Ｄ〜図３Ｆは、第２実施例の配線形成方法の主要工程を示す概略断面図である。 図３Ｇ〜図３Ｉは、第２実施例の配線形成方法の主要工程を示す概略断面図である。 図３Ｊ及び図３Ｋは、第２実施例の配線形成方法の主要工程を示す概略断面図である。 図４Ａ〜図４Ｃは、第３実施例の配線形成方法の主要工程を示す概略断面図である。 図４Ｄ〜図４Ｆは、第３実施例の配線形成方法の主要工程を示す概略断面図である。 図４Ｇ〜図４Ｉは、第３実施例の配線形成方法の主要工程を示す概略断面図である。
まず、本発明の第１実施例として、シングルダマシンによる配線形成方法について説明する。図１Ａ〜図１Ｋは、第１実施例の配線形成方法の主要工程を示す概略断面図である。
図１Ａを参照する。半導体基板１として例えばシリコン基板に、シャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜２を形成して活性領域を画定し、活性領域内に、ＭＯＳトランジスタ３を形成する。
ＭＯＳトランジスタ３を覆って、半導体基板１上に、例えば、酸化シリコン（ＳｉＯ２）を化学気相堆積（ＣＶＤ）で厚さ３００ｎｍ〜１０００ｎｍ堆積して、層間絶縁膜４を形成する。フォトリソグラフィ及びエッチングにより、層間絶縁膜４に、ＭＯＳトランジスタ３のソース／ドレイン領域に接続するコンタクトホールを形成し、コンタクトホールに、例えば窒化チタニウム（ＴｉＮ）を介してタングステン（Ｗ）を埋め込んで、コンタクトプラグ５を形成する。
層間絶縁膜４上に、例えば、炭化シリコン（ＳｉＣ）をＣＶＤで厚さ１０ｎｍ〜２００ｎｍ堆積して、エッチングストッパ絶縁膜６を形成する。エッチングストッパ膜６として、炭化シリコンの他、炭窒化シリコン（ＳｉＣＮ）、窒化シリコン（ＳｉＮ）等を用いることもできる。なお、エッチングストッパ膜６を、炭化シリコン膜、炭窒化シリコン膜、窒化シリコン膜に、酸化シリコン膜や炭酸化シリコン（ＳｉＯＣ）膜等を組み合わせた積層構造とすることもできる。
エッチングストッパ絶縁膜６上に、層間絶縁膜７を形成する。層間絶縁膜７の膜厚は、例えば１００ｎｍ〜１０００ｎｍであり、層間絶縁膜として必要な膜厚に、後述の研磨工程で研磨により除去される膜厚を足した厚さである。
層間絶縁膜７は、例えば有機物を含み比誘電率が例えば３．０以下の低誘電率絶縁膜である。層間絶縁膜７は、例えばメチル基を有する有機シラン及びメチル基を有する有機シロキサンからなる群から選択された材料を用いて、ＣＶＤ、プラズマ促進ＣＶＤ（ＰＥ−ＣＶＤ）、及び回転塗布のいずれか１つまたはこれらの成膜法の組合せにより形成される。
層間絶縁膜７の材料として、例えばメチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、フェニルシラン、メチルフェニルシラン、シクロヘキシルシラン、エチルシラン、ジエチルシラン、テトラエトキシシラン、ジメチルジエトキシシラン、ジメチルジメトキシシラン、ジメチルエトキシシラン、メチルジエトキシシラン、トリエトキシシラン、トリメチルフェノキシシラン、フェノキシシラン、ジエトキシシラン、ジアセトキシメチルシラン、メチルトリエトキシシラン、ジ−ｔｅｒｔ−ブチルシラン、ｔｅｒｔ−ブチルシラン、ジ−ｔｅｒｔ−ブチルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン、ヘキサメチルシクロトリシロキサン、ヘキサメチルジシロキサン、１，１，２，２−テトラメチルジシロキサン、オクタメチルトリシロキサンのいずれか１つまたはその組合せを用いることができる。上記の材料を用いて形成された層間絶縁膜７は、メチル基（ＣＨｘ）を含んで疎水性を示す。なお、誘電率を下げるため、層間絶縁膜７にポロジェンを含有させても良い。
この他、回転塗布法に好適な材料としては、ＪＳＲ社製のＬＫＤ（商品名）や、ダウケミカル社製のポーラスＳｉＬＫ（商品名）、ＵＬＶＡＣ社製又は三井化学社製のスケーラブルポーラスシリカ等が挙げられる。また、ＣＶＤに好適な材料としては、ＡＭＡＴ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（商品名）、ＡＳＭ社製のＡｕｒｏｒａ（商品名）、ノベラス社製のＣＯＲＡＬ（商品名）等が挙げられる。
図１Ｂを参照する。層間絶縁膜７上に、例えば、酸化シリコンをＣＶＤやＰＥ−ＣＶＤや物理気相堆積（ＰＶＤ）で厚さ１０ｎｍ〜１５０ｎｍ堆積して、ハードマスク膜８を形成する。ハードマスク膜８として、酸化シリコンの他、炭化シリコン、炭酸化シリコン、炭窒化シリコン、窒化シリコン等による絶縁膜を用いることができる。また、ハードマスク膜８として金属膜を用いることもできる。ハードマスク膜８を、酸化シリコン膜、炭化シリコン膜、炭酸化シリコン膜、炭窒化シリコン膜、窒化シリコン膜、及び金属膜から選択した２層以上を積層して用いることもできる。
後述のエッチング工程や化学機械研磨（ＣＭＰ）工程での加工性を考慮すると、ハードマスク膜８を、例えば酸化シリコン（ＳｉＯ２）で形成することが望ましい。ただし、本発明にはハードマスク膜８は必須の要件ではなく、省略してもよい。
図１Ｃを参照する。ハードマスク膜８上に、フォトレジストを塗布し、露光及び現像を行って、ダミー配線が形成される溝１０（以下、ダミー溝１０と呼ぶこととする）の形状で開口したレジストパターン９ｒｐを形成する。
レジストパターン９ｒｐをマスクとし、ハードマスク膜８をリアクティブイオンエッチング（ＲＩＥ）でエッチングして、ハードマスク８ｍを形成する。ハードマスク膜８のエッチングガスとして、例えばＣＦ４が用いられる。
さらに、レジストパターン９ｒｐ及びハードマスク８ｍをマスクとし、層間絶縁膜７をＲＩＥでエッチングして、層間絶縁膜７に、ダミー溝１０を形成する。層間絶縁膜７のエッチングガスとして、例えばＣＦ４が用いられる。ダミー溝１０の深さは、層間絶縁膜７が後述の研磨工程で除去される膜厚よりも、０ｎｍ〜３０ｎｍ浅いことが望ましい。
図１Ｄを参照する。ダミー溝１０の形成の後、レジストパターン９ｒｐをアッシングにより除去する。
図１Ｅを参照する。ハードマスク８ｍ上にフォトレジストを塗布してレジスト膜１１を形成する。レジスト膜１１は、ダミー溝１０を埋める。
図１Ｆを参照する。レジスト膜１１への露光及び現像を行って、配線が形成される配線溝１２の形状で開口したレジストパターン１１ｒｐを形成する。レジストパターン１１ｒｐをマスクとし、ハードマスク８ｍをＲＩＥによりエッチングして、ハードマスク８ｍに、配線溝１２の形状の開口を形成する。さらに、レジストパターン１１ｒｐ及びハードマスク８ｍをマスクとし、層間絶縁膜７をＲＩＥでエッチングして、層間絶縁膜７に、配線溝１２を形成する。次に、エッチングガスをＣＦ４とＯ２との混合ガスに変え、エッチングストッパ絶縁膜６をエッチングして、コンタクトプラグ５を露出させる。
図１Ｇを参照する。ダミー溝１０を埋めたレジストパターン１１ｒｐを、アッシングにより除去する。このようにして、ダミー溝１０及び配線溝１２が形成される。
上述のように、第１実施例では、先にダミー溝１０を形成し、ダミー溝１０を埋め込み材で埋めた後に、配線溝１２を形成し、埋め込み材の除去を行う。第１実施例の変形例として、先に配線溝１２を形成し、配線溝１２を埋め込み材で埋めた後に、ダミー溝１０を形成し、埋め込み材を除去してもよい。第１実施例は、変形例に比べ、埋め込み材で埋める溝が浅いので、埋め込み材の除去が容易になる。
図１Ｈを参照する。ダミー溝１０及び配線溝１２の内面を覆って、ハードマスク８ｍ上に、例えば、窒化タンタル（ＴａＮ）をＰＶＤ（例えばスパッタリング）で厚さ１ｎｍ〜３０ｎｍ堆積して、バリアメタル膜となる導電膜１３を形成する。バリアメタル膜は、その上に形成される配線材料の銅（Ｃｕ）が層間絶縁膜７中に拡散することを抑制する。導電膜１３の堆積条件は、例えば、Ｎ２ガスとＡｒガスをＮ２：Ａｒ＝２０：８０の流量比で流し、Ｔａターゲットに１ｋＷ〜４０ｋＷの電力を投入する。これにより、ＴａとＮ２ガスとを反応させる。
導電膜１３として、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ)、ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、マンガン（Ｍｎ）、銀（Ａｇ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、タンタル（Ｔａ）、レニウム（Ｒｅ）、タングステン（Ｗ）、白金（Ｐｔ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、金（Ａｕ）のいずれか１種または複数の金属かその窒化物を用いることができる。導電膜１３の成膜方法として、ＰＶＤに限らず、ＣＶＤ、ＰＥ−ＣＶＤ、原子層堆積（ＡＬＤ）、プラズマ促進ＡＬＤ（ＰＥ−ＡＬＤ）のうちいずれか１つ、またはその組み合わせを採用しても良い。
また、導電膜１３を形成する工程は、高密度プラズマＣＶＤのように、導電膜１３の少なくとも一部をエッチングすると同時に、導電膜１３を成長させる条件で実施しても良い。これにより、側壁の付着が良くなる。
導電膜１３上に、例えば、ＣｕをＰＶＤ（例えばスパッタリング）により厚さ１ｎｍ〜１００ｎｍ堆積して、シード膜１４を形成する。シード膜１４の堆積条件は、例えば、Ａｒガス雰囲気中でＣｕターゲットに１ｋＷ〜４０ｋＷの電力を投入する。シード膜１４の成膜方法として、ＰＶＤに限らず、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤ、ＰＥ−ＡＬＤを用いることもできる。シード膜１４に、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕ、Ｓｉ、Ｇｅ、Ｃ、Ｓ、Ｏ、Ｃｌ、Ｐ、Ｂ、Ｈ、Ｈｆ、Ｆ、Ｎのうち、いずれか１種類または２種類以上の元素を混入させても良い。
図１Ｉを参照する。シード膜１４を給電部とする電界めっきにより、シード膜１４上に、配線材料のＣｕを析出させて、めっき膜１５を形成し、ダミー溝１０及び配線溝１２を埋める。なお、図１Ｉ以降、シード膜１４の図示は省略している。めっき膜１５の厚さは、層間絶縁膜７の膜厚以上、例えば１．２μｍとする。ダミー溝１０及び配線溝１２に導電材であるＣｕが埋め込まれるとともに、ハードマスク８ｍの上面上にもＣｕが所定の厚さで堆積する。
なお、配線材料のＣｕに、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕ、Ｓｉ、Ｇｅ、Ｃ、Ｓ、Ｏ、Ｃｌ、Ｐ、Ｂ、Ｈ、Ｈｆ、Ｆ、Ｎのうち、いずれか１種類または２種類以上の元素を混入させても良い。また、めっきによる導電材層１５に替えて、ＣＶＤ、ＰＥ−ＣＶＤ、ＡＬＤ、ＰＥ−ＡＬＤで堆積した導電材層１５としても良い。
図１Ｊを参照する。ハードマスク８ｍ上方のめっき膜１５及びシード膜１４をＣＭＰで除去する第１の研磨工程を行う。研磨方法として、例えば、ロータリ式研磨法を用いることができる。研磨条件は、例えば、ワークテーブルの回転数を７０ｒｐｍとし、研磨ヘッドの回転数を７１ｒｐｍとする。研磨圧力は、例えば１．４０００×１０４Ｐａ（２．０ｐｓｉ）とする。
研磨は、ワークテーブル上に貼付されたポリウレタンを基材とした研磨パッド上に、研磨スラリを供給しながら実施する。研磨スラリは、めっき膜１５とシード膜１４の研磨レートが、導電膜１３や層間絶縁膜７の研磨レートに比べて高いものが好ましい。
研磨スラリの構成成分は、例えば、コロイダルシリカ砥粒に分散剤、酸化剤、防食剤、キレート剤等のケミカル物質を含むものを用いる。砥粒は、例えばコロイダルシリカ、フュームドシリカ、セリウム、アルミナ、炭化珪素のいずれか１つを含むものが使用できる。分散剤には、例えば水酸化カリウムやアンモニウムを含むものが用いられる。酸化剤には、例えば過硫酸アンモニウムや過酸化水素水を使用できる。防食剤には、例えばベンゾトリアゾール（ＢＴＡ）が用いられ、キレート剤には、例えばクエン酸やリンゴ酸、キナルジン酸、オレイン酸等が用いられる。このような研磨に好適な研磨スラリとしては、例えば、日立化成社製のＨＳ−Ｈ６３５（商品名）やＨＳ−Ｃ９３０（商品名）、ＪＳＲ社製のＣＭＳ７４シリーズやＣＭＳ７５シリーズ等がある。
ハードマスク８ｍ上の導電膜１３が露出したら、第１の研磨工程が終了する。第１の研磨工程により、ダミー溝１０内のめっき膜によるダミー配線１５ｄと、配線溝１２内のめっき膜による実配線１５ｗとが分離される。なお、実配線を、単に配線と呼ぶ。
図１Ｋを参照する。ハードマスク８ｍ上の導電膜１３、ハードマスク８ｍ、及び層間絶縁膜７の上部を、ＣＭＰで除去する第２の研磨工程を行う。第２の研磨工程で使用する研磨スラリは、導電膜１３の研磨レートが、層間絶縁膜７の研磨レートに比べて高いものが望ましい。
使用する研磨スラリは、例えば、導電膜１３と、ダミー配線１５ｄと、配線１５ｗと、ハードマスク８ｍとを同程度の研磨速度で研磨し、層間絶縁膜７の研磨速度は低くなるものを採用する。このような研磨に好適な研磨砥液としては、例えば、酸系では、日立化成社製のＴ６０５−８（商品名）があげられる。また、アルカリ系では、ＪＳＲ社製のＣＭＳ８２０１／８２５２（商品名）、ＣＭＳ８５０１／８５５２（商品名）などがある。
第２の研磨工程の開始後、ハードマスク８ｍの上面上の導電膜１３が除去されると、ダミー配線１５ｄと配線１５ｗとが電気的に分離される。さらに、ハードマスク８ｍが除去されると、層間絶縁膜７の上面が露出する。
層間絶縁膜７（及び、ダミー配線１５ｄと配線１５ｗ）の一部を削り、第２の研磨工程を終了させる。層間絶縁膜７の削り量は、例えば２０ｎｍ〜１００ｎｍとする。第１実施例の配線形成方法では、層間絶縁膜７の一部を削ることにより、ダミー配線１５ｄも研磨除去される。一方、配線溝１２内に、配線１５ｗ及びバリアメタル膜１３が残される。このようにして、第１実施例の、シングルダマシンによる配線が形成される。
ダミー配線１５ｄが配置されていることにより、層間絶縁膜７に形成される銅部材の分布（Ｃｕ占有率）が、ダミー配線無しの場合に比べて、ウエハ面内において平均化されるので、ウエハ面内での研磨レートの均一化が図られ、エロージョン等が抑制される。このように、研磨中は、ダミー配線１５ｄが配置されていることが有用である。
研磨後は、配線遅延を抑制するためには、配線構造に残存するダミー配線１５ｄは小さい方がよい。第１実施例において、層間絶縁膜７に形成されるダミー溝１０の深さを、層間絶縁膜７の削り量と等しいか浅く設定した場合には、研磨によりダミー配線１５ｄが除去される。
なお、研磨後にダミー配線１５ｄの一部が層間絶縁膜７中に残存してもよい。図１Ｋに、残った場合のダミー配線１５ｄを破線で示す。この場合も、ダミー配線１５ｄが残る体積が小さい為、配線遅延への影響は小さい。なお、研磨後の配線構造に残ったダミー配線１５ｄは、同一層の配線１５ｗや、下層及び上層の配線とは接続されず、電気的に独立したフローティング状態となる。
図２を参照して、配線とダミー配線の平面配置例について説明する。図２Ａ〜図２Ｄの各図は、それぞれ、上側部分が、配線とダミー配線の平面配置を表す概略平面図であり、下側部分が、配線とダミー配線を含む概略断面図である。図２Ａ〜図２Ｄに、ダミー配線の平面配置のバリエーションを示す。
図２Ａ〜図２Ｄは、いずれも、左側が配線ｗｉの配置領域であり、配線ｗｉの配置領域の右側領域にダミー配線ｄｕが配置されて、ダミー配線ｄｕが無い場合に対して、面内におけるＣｕ占有率の平均化が図られている。
図２Ａは、正方形の平面形状のダミー配線ｄｕが、正方行列状に並べられた配置である。なお、ダミー配線ｄｕの平面形状は、正方形に限らず、長方形等であってもよい。また、配置は、正方行列状に限らない。１つ当りのダミー配線ｄｕのサイズは、例えば、一辺０．１μｍ〜１．０μｍ程度が適当である。ダミー配線配置領域のＣｕ占有率は、２０％〜４０％であると良い。
図２Ｂは、各々が正方形状のダミー配線ｄｕを千鳥状に配置した例である。
図２Ｃは、千鳥状に配置したダミー配線ｄｕの各々の平面形状を菱形にした例である。
図２Ｄは、配線ｗｉと平行な線状のダミー配線ｄｕを並べて配置した例である。
次に、第２実施例として、デュアルダマシンによる配線形成方法について説明する。図３Ａ〜図３Ｋは、第２実施例の配線形成方法の主要工程を示す概略断面図である。
図３Ａを参照する。まず、第１実施例と同様にして、シングルダマシンにより層間絶縁膜７に配線１５ｗを形成する工程までを行う。そして、層間絶縁膜７上に、エッチングストッパ膜１６を、第１実施例で説明したエッチングストッパ膜６の形成方法と同様にして形成する。エッチングストッパ膜１６上に、層間絶縁膜１７を、第１実施例で説明した層間絶縁膜７の形成方法と同様にして形成する。層間絶縁膜１７上に、ハードマスク膜１８を、第１実施例で説明したハードマスク膜８の形成方法と同様にして形成する。
図３Ｂを参照する。ハードマスク膜１８上に、フォトレジストを塗布し、露光及び現像を行って、ダミー溝２０ｄ、及び、ビアホールが形成される位置に形成される溝２０ｖ´の形状で開口したレジストパターン１９ｒｐを形成する。
レジストパターン１９ｒｐをマスクとし、ハードマスク膜１８をＲＩＥでエッチングして、ハードマスク１８ｍを形成する。さらに、レジストパターン１９ｒｐ及びハードマスク１８ｍをマスクとし、層間絶縁膜１７をＲＩＥでエッチングして、層間絶縁膜１７に、ダミー溝２０ｄ及び溝２０ｖ´を形成する。
第２実施例では、ダミー溝２０ｄ及び溝２０ｖ´が同一工程で、同じ深さに形成される。溝２０ｖ´は、後述の配線溝のエッチング工程で深くされて、下層の配線１５ｄに接続するビアホール２０ｖとなる。
図３Ｃを参照する。レジストパターン１９ｒｐをアッシングにより除去する。
図３Ｄを参照する。ハードマスク１８ｍ上にフォトレジストを塗布してレジスト膜２１を形成する。レジスト膜２１は、ダミー溝２０ｄ及び溝２０ｖ´を埋める。
図３Ｅを参照する。レジスト膜２１への露光及び現像を行って、配線溝の形状で開口したレジストパターン２１ｒｐを形成する。レジストパターン２１ｒｐをマスクとし、ハードマスク１８ｍをＲＩＥによりエッチングして、ハードマスク１８ｍに、配線溝の形状の開口を形成する。配線溝の底面内に、溝２０ｖ´が配置される。
図３Ｆを参照する。レジストパターン２１ｒｐ及びハードマスク１８ｍをマスクとし、層間絶縁膜１７をＲＩＥでエッチングして、層間絶縁膜１７に、配線溝２２を形成する。配線溝２２の形成に伴い、溝２０ｖ´部分が、さらにエッチングされて、ビアホール２０ｖが形成される。ビアホール２０ｖの底がエッチングストッパ膜１６に到達したら、エッチングガスを変え、エッチングストッパ膜１６をエッチングする。
図３Ｇを参照する。ダミー溝２０ｄを埋めたレジストパターン２１ｒｐを、アッシングにより除去する。このようにして、ダミー溝２０ｄ、ビアホール２０ｖ、及び配線溝２２が形成される。
図３Ｈを参照する。ダミー溝２０ｄ、ビアホール２０ｖ、及び配線溝２２の内面を覆って、ハードマスク８ｍ上に、バリアメタル膜となる導電膜２３を、第１実施例で説明した導電膜１３の形成方法と同様にして形成する。導電膜２３上に、シード膜２４を、第１実施例で説明したシード膜１４の形成方法と同様にして形成する。
図３Ｉを参照する。第１実施例で説明しためっき膜１５の形成方法と同様にして、シード膜２４上に、導電材として例えばＣｕを用いて、めっき膜２５を形成し、ダミー溝２０ｄ、ビアホール２０ｖ、及び配線溝２２を埋める。ダミー溝２０ｄ、ビアホール２０ｖ、及び配線溝２２に導電材が埋め込まれるとともに、ハードマスク１８ｍの上にも導電材が堆積する。
図３Ｊを参照する。第１の実施例で説明した第１の研磨工程と同様にして、ハードマスク１８ｍ上方のめっき膜２５及びシード膜２４をＣＭＰで除去し、ハードマスク１８ｍ上の導電膜２３を露出させる。
図３Ｋを参照する。第１の実施例で説明した第２の研磨工程と同様にして、ハードマスク１８ｍ上の導電膜２３、ハードマスク１８ｍ、及び層間絶縁膜１７の上部を、ＣＭＰで除去する。層間絶縁膜１７、ダミー配線２５ｄ及び配線２５ｗを削る。ビアホール２０ｖ内のビア２５ｖと、配線溝２２内の配線２５ｗとが形成される。ビア２５ｖ及び配線２５ｗと、層間絶縁膜１７との間に、バリアメタル膜２３が介在する。このようにして、第２実施例の、デュアルダマシンによる配線が形成される。ダミー配線２５ｄは、配線２５ｗに比べて浅く形成される。
次に、第３実施例として、第２実施例とは異なる、デュアルダマシンによる配線形成方法について説明する。第２実施例では、図３Ｃにおいて、ダミー溝２０ｄと、ビアホールに対応する溝２０ｖ´とを同時に形成した。第３実施例では、以下に説明するように、ダミー溝と、ビアホール及び配線溝とを、独立の工程で形成する。従って、ダミー溝を、配線溝より浅い任意の深さに形成することができる。図４Ａ〜図４Ｉは、第３実施例の配線形成方法の主要工程を示す概略断面図である。
図４Ａを参照する。第２実施例と同様にして、層間絶縁膜１７までを形成する。層間絶縁膜１７上に、ハードマスク膜を、第２実施例で説明したハードマスク膜１８の形成方法と同様にして形成する。ハードマスク膜上に、フォトレジストを塗布し、露光及び現像を行って、ダミー溝３０の形状で開口したレジストパターン２９ｒｐを形成する。
レジストパターン２９ｒｐをマスクとし、ハードマスク膜をＲＩＥでエッチングして、ハードマスク２８ｍを形成する。さらに、レジストパターン２９ｒｐ及びハードマスク２８ｍをマスクとし、層間絶縁膜１７をＲＩＥでエッチングして、層間絶縁膜１７に、ダミー溝３０を形成する。
図４Ｂを参照する。レジストパターン２９ｒｐをアッシングにより除去する。
図４Ｃを参照する。ハードマスク２８ｍ上にフォトレジストを塗布してレジスト膜３１を形成する。レジスト膜３１は、ダミー溝３０を埋める。
図４Ｄを参照する。レジスト膜３１への露光及び現像を行って、ビアホール３２ｖの形状で開口したレジストパターン３１ｒｐを形成する。レジストパターン３１ｒｐをマスクとし、ハードマスク２８ｍをＲＩＥによりエッチングして、ハードマスク２８ｍに、ビアホール３２ｖの形状の開口を形成する。
レジストパターン３１ｒｐ及びハードマスク２８ｍをマスクとし、層間絶縁膜１７をＲＩＥでエッチングして、層間絶縁膜１７に、ビアホール３２ｖを形成する。ビアホール３２ｖの底がエッチングストッパ膜１６に到達したら、エッチングガスを変えエッチングストッパ膜１６をエッチングして、下層配線１５ｗを露出させる。
図４Ｅを参照する。ダミー溝３０を埋めたレジストパターン３１ｒｐを、アッシングにより除去する。
図４Ｆを参照する。ハードマスク２８ｍ上にフォトレジストを塗布してレジスト膜３３を形成する。レジスト膜３３は、ダミー溝３０及びビアホール３２ｖを埋める。
図４Ｇを参照する。レジスト膜３３への露光及び現像を行って、配線溝３２ｗの形状で開口したレジストパターン３３ｒｐを形成する。レジストパターン３３ｒｐをマスクとし、ハードマスク２８ｍをＲＩＥによりエッチングして、ハードマスク２８ｍに、配線溝３２ｗの形状の開口を形成する。レジストパターン３３ｒｐ及びハードマスク２８ｍをマスクとし、層間絶縁膜１７をＲＩＥでエッチングして、層間絶縁膜１７に、配線溝３２ｗを形成する。配線溝３２ｗの底面より下の、ビアホール３２ｖ内には、埋め込み材であるレジスト膜３３が残っている。
図４Ｈを参照する。ダミー溝３０を埋めたレジストパターン３３ｒｐ、及び、ビアホール３２ｖ内に残ったレジスト膜３３を、アッシングにより除去する。このようにして、第３実施例のダミー溝３０、ビアホール３２ｖ、及び配線溝３２ｗが形成される。
その後は、第２実施例と同様に、ダミー溝３０、ビアホール３２ｖ、及び配線溝３２ｗの内面を覆って、ハードマスク２８ｍ上にバリアメタル膜となる導電膜３４を形成し、導電膜３４上にＣｕシード膜を形成し、Ｃｕシード膜上にＣｕをめっき法で堆積して、めっき膜３５を形成する。この工程については、第２実施例の図３Ｉを流用して参照することができる。
さらに、第２実施例と同様に、ハードマスク２８ｍ上のめっき膜３５及びシード膜をＣＭＰで除去する。この工程については、第２実施例の図３Ｊを流用して参照することができる。
図４Ｉを参照する。さらに、第２実施例と同様に、ハードマスク２８ｍ上の導電膜３４と、ハードマスク２８ｍと、層間絶縁膜１７上部をＣＭＰで除去する。ビアホール３２ｖ内のビア３５ｖと、配線溝３２ｗ内の配線３５ｗとが形成される。ビア３５ｖ及び配線３５ｗと、層間絶縁膜１７との間に、バリアメタル膜３４が介在する。このようにして、第３実施例の、デュアルダマシンによる配線が形成される。
第３実施例では、図４Ｂ及び図４Ｄにおいて、ダミー溝３０とビアホール３２ｖとは各々独立に形成できる。図４Ｉは、ダミー配線が全て除去される例を示している。流用して参照した第２実施例の図３Ｊに、第２実施例のダミー配線２５ｄに対応して、第３実施例のダミー配線も「３５ｄ」という参照符号を付して示す。なお、第３実施例でも、ダミー配線３５ｄの一部が、第２実施例の図３Ｋを流用して示すように、層間絶縁膜１７中に残存してもよい。この場合も、ダミー配線３５ｄが残る体積が小さい為、配線遅延への影響は小さい。
第３実施例では、先にダミー溝３０を形成し、後にビアホール３２ｖ及び配線溝３２ｗを形成した。第３実施例の変形例として、先にビアホール３２ｖ及び配線溝３２ｗを形成し、後にダミー溝３０を形成するようにしてもよい。
なお、第３実施例において、先にビアホール３２ｖを形成し、後に配線溝３２ｗを形成したが、先に配線溝３２ｗを形成し、後にビアホール３２ｖを形成するようにしてもよい。また、第３実施例の変形例においても、先にビアホール３２ｖを形成し、後に配線溝３２ｗを形成するようにしても、先に配線溝３２ｗを形成し、後にビアホール３２ｖを形成するようにしてもよい。
なお、さらに、ビアホール３２ｖの形成と配線溝３２ｗの形成との間、あるいは、配線溝３２ｗの形成とビアホール３２ｖの形成との間に、ダミー溝３０を形成するような形成手順の変形例も考えられる。
なお、第３実施例においてダミー溝３０が、ビアホール３２ｖ形成前の図４Ｃの工程と、配線溝３２ｗ形成前の図４Ｆの工程とで埋められたように、最初に形成された凹部が、最も多く埋められて、埋め込み材の除去回数が最も多くなる。従って、埋め込み材除去を容易にする観点からは、最も浅いダミー溝３０を、最初に形成するのがよいであろう。また、広く深い配線溝３２ｗを埋めれば埋め込み材が最も多くなり、埋め込み材が除去しにくくなるので、配線溝３２ｗを埋めなくてよいように、配線溝３２ｗは最後に形成するのがよいであろう。
第２、第３実施例のデュアルダマシンによる配線形成においても、第１実施例のシングルダマシンによる配線形成と同様に、ダミー配線２５ｄ、３５ｄにより、低誘電率の層間絶縁膜１７の研磨における面内の研磨レートの均一化が図られ、エロージョン等が抑制される。また、ダミー配線２５ｄ、３５ｄが、少なくとも配線２５ｗ、３５ｗよりも浅く形成されていることにより、研磨後に残存するダミー配線の体積を少なくでき、ダミー配線に起因する配線遅延が抑制される。ダミー配線の配置の自由度が向上する。
第２、第３実施例のデュアルダマシンにおけるダミー配線２５ｄ、３５ｄも、第１実施例のシングルダマシンにおけるダミー配線１５ｄと同様に、研磨後の配線構造に残ったとしても、同一層の配線２５ｗ、３５ｗや、下層及び上層の配線とは接続されないので、電気的に独立したフローティング状態となる。
以上、第１〜第３実施例及びそれらの変形例で説明したように、少なくとも、シングルダマシンの配線あるいはデュアルダマシンの配線よりも、浅いダミー配線を形成することにより、エロージョン等を抑制できるとともに、ダミー配線の残存に起因する配線遅延を抑制できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した第１〜第３実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜に、第１の深さを有するダミー溝と、前記第１の深さよりも深い第２の深さを有する配線溝と、前記配線溝の底面に配置されるビアホールとを形成する凹部形成工程と、
前記ダミー溝内、前記配線溝内、前記ビアホール内、及び前記絶縁膜上方に、導電材を堆積させる工程と、
前記絶縁膜上方の前記導電材を研磨除去する工程と
を有する半導体装置の製造方法。
（付記２）
前記凹部形成工程は、
前記ダミー溝と、前記ビアホールが形成される位置に形成される溝とを共通のエッチングで形成する工程と、
前記ダミー溝及び前記溝をフォトレジストで埋める工程と、
前記フォトレジストを露光し、前記溝上に、前記配線溝を画定するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記絶縁膜をエッチングし、前記配線溝を形成する工程と
を有する付記１に記載の半導体装置の製造方法。
（付記３）
前記凹部形成工程において、前記ダミー溝を形成した後、前記ビアホールと前記配線溝とを形成する付記１に記載の半導体装置の製造方法。
（付記４）
前記凹部形成工程において、前記ダミー溝と前記ビアホールとを形成した後、前記配線溝を形成する付記１に記載の半導体装置の製造方法。
（付記５）
前記凹部形成工程において、前記ダミー溝、前記ビアホール、及び前記配線溝を形成するエッチングを、共通の膜を用いたハードマスクを使って行う付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜に、第１の深さを有するダミー溝を形成する工程と、
前記ダミー溝に埋め込み材を埋め込む工程と、
前記絶縁膜に、前記第１の深さよりも深い第２の深さを有する配線溝を形成する工程と、
前記埋め込み材を前記ダミー溝から除去する工程と、
前記ダミー溝内、前記配線溝内、及び前記絶縁膜上方に、導電材を堆積させる工程と、
前記絶縁膜上方の前記導電材を研磨除去する工程と
を有する半導体装置の製造方法。
（付記７）
前記埋め込み材はフォトレジストであり、
前記ダミー溝に埋め込み材を埋め込む工程において、前記フォトレジストを前記絶縁膜上に形成してダミー溝を埋め、
前記配線溝を形成する工程において、前記フォトレジストを露光して前記配線溝を画定するレジストパターンを形成し、前記レジストパターンをマスクとして、前記絶縁膜をエッチングする付記６に記載の半導体装置の製造方法。
（付記８）
前記ダミー溝を形成する工程、及び、前記配線溝を形成する工程において、前記ダミー溝及び前記配線溝を形成するエッチングを、共通の膜を用いたハードマスクを使って行う付記６または７に記載の半導体装置の製造方法。
（付記９）
前記絶縁膜上方の前記導電材を研磨除去する工程の後、前記絶縁膜上部を研磨除去する工程をさらに有する付記１または６に記載の半導体装置の製造方法。
（付記１０）
前記絶縁膜上部を研磨除去する工程において、前記ダミー溝内の前記導電材を除去する付記９に記載の半導体装置の製造方法。
（付記１１）
前記絶縁膜上部を研磨除去する工程において、前記絶縁膜が研磨除去される深さと、前記ダミー溝の深さとが等しい付記９または１０に記載の半導体装置の製造方法。
（付記１２）
前記絶縁膜上部を研磨除去する工程において、前記ダミー溝内の前記導電材が全厚さは除去されず残り、残った前記ダミー溝内の前記導電材は、電気的に独立したフローティング状態であり、前記配線溝内の前記導電材は、下層の配線と電気的に接続されている付記９〜１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記絶縁膜を形成する工程において、有機物を含み比誘電率が３．０以下の低誘電率の前記絶縁膜を形成する付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
前記絶縁膜を形成する工程において、メチル基を有する有機シラン及びメチル基を有する有機シロキサンからなる群から選択された材料を用いて、ＣＶＤ、プラズマ促進ＣＶＤ、及び回転塗布のいずれか１つまたはこれらの成膜法の組合せにより、前記絶縁膜を形成する付記１３に記載の半導体装置の製造方法。
（付記１５）
前記導電材を堆積させる工程において、銅を含む導電材を堆積させる付記１〜１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６）
前記絶縁膜上部を研磨除去する工程において、化学機械研磨で前記絶縁膜上部を研磨除去する付記１〜１５のいずれか１つに記載の半導体装置の製造方法。
（付記１７）
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、第１の深さを有する第１溝と、
前記第１溝内に形成された第１導電部と、
前記第１絶縁膜に形成され、前記第１の深さよりも浅い第２の深さを有する第２溝と、
前記第２溝内に形成された第２導電部と、
前記第１導電部の下方の前記第１絶縁膜内に形成され、前記第１導電部に電気的に接続された導電ビアと
を有することを特徴とする半導体装置。
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
４ 層間絶縁膜
５ コンタクトプラグ
６、１６ エッチングストッパ膜
７、１７ 層間絶縁膜
８、１８ ハードマスク膜
８ｍ、１８ｍ、２８ｍ ハードマスク
９ｒｐ、１１ｒｐ、１９ｒｐ、２１ｒｐ、２９ｒｐ、３１ｒｐ、３３ｒｐ レジストパターン
１０、２０ｄ、３０ ダミー溝
１２、２２、３２ｗ 配線溝
２０ｖ´ ビアホールが形成される位置に形成される溝
２０ｖ、３２ｖ ビアホール
１５ｄ、２５ｄ、３５ｄ ダミー配線
２５ｖ、３５ｖ ビア
１５ｗ、２５ｗ、３５ｗ 配線
１３、２３、３４ 導電膜（バリアメタル膜）
１４、２４ シード膜
１５、２５ めっき膜

Claims (10)

  1. 半導体基板上方に、絶縁膜を形成する工程と、
    前記絶縁膜に、第１の深さを有するダミー溝と、前記第１の深さよりも深い第２の深さを有する配線溝と、前記配線溝の底面に配置されるビアホールとを形成する凹部形成工程と、
    前記ダミー溝内、前記配線溝内、前記ビアホール内、及び前記絶縁膜上方に、導電材を堆積させる工程と、
    前記絶縁膜上方の前記導電材を研磨除去する工程と
    を有する半導体装置の製造方法。
  2. 前記凹部形成工程は、
    前記ダミー溝と、前記ビアホールが形成される位置に形成される溝とを共通のエッチングで形成する工程と、
    前記ダミー溝及び前記溝をフォトレジストで埋める工程と、
    前記フォトレジストを露光し、前記溝上に、前記配線溝を画定するレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記絶縁膜をエッチングし、前記配線溝を形成する工程と
    を有する請求項１に記載の半導体装置の製造方法。
  3. 前記凹部形成工程において、前記ダミー溝を形成した後、前記ビアホールと前記配線溝とを形成する請求項１に記載の半導体装置の製造方法。
  4. 前記凹部形成工程において、前記ダミー溝、前記ビアホール、及び前記配線溝を形成するエッチングを、共通の膜を用いたハードマスクを使って行う請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 半導体基板上方に、絶縁膜を形成する工程と、
    前記絶縁膜に、第１の深さを有するダミー溝を形成する工程と、
    前記ダミー溝に埋め込み材を埋め込む工程と、
    前記絶縁膜に、前記第１の深さよりも深い第２の深さを有する配線溝を形成する工程と、
    前記埋め込み材を前記ダミー溝から除去する工程と、
    前記ダミー溝内、前記配線溝内、及び前記絶縁膜上方に、導電材を堆積させる工程と、
    前記絶縁膜上方の前記導電材を研磨除去する工程と
    を有する半導体装置の製造方法。
  6. 前記ダミー溝を形成する工程、及び、前記配線溝を形成する工程において、前記ダミー溝及び前記配線溝を形成するエッチングを、共通の膜を用いたハードマスクを使って行う請求項５に記載の半導体装置の製造方法。
  7. 前記絶縁膜上方の前記導電材を研磨除去する工程の後、前記絶縁膜上部を研磨除去する工程をさらに有する請求項１または５に記載の半導体装置の製造方法。
  8. 前記絶縁膜上部を研磨除去する工程において、前記ダミー溝内の前記導電材を除去する請求項７に記載の半導体装置の製造方法。
  9. 前記絶縁膜上部を研磨除去する工程において、前記ダミー溝内の前記導電材が全厚さは除去されず残り、残った前記ダミー溝内の前記導電材は、電気的に独立したフローティング状態であり、前記配線溝内の前記導電材は、下層の配線と電気的に接続されている請求項７または８に記載の半導体装置の製造方法。
  10. 半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜に形成され、第１の深さを有する第１溝と、
    前記第１溝内に形成された第１導電部と、
    前記第１絶縁膜に形成され、前記第１の深さよりも浅い第２の深さを有する第２溝と、
    前記第２溝内に形成された第２導電部と、
    前記第１導電部の下方の前記第１絶縁膜内に形成され、前記第１導電部に電気的に接続された導電ビアと
    を有することを特徴とする半導体装置。
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