JP2011249493A - 半導体記憶装置 - Google Patents

Abstract

【課題】ヒューズ素子の実装密度を向上させる。
【解決手段】半導体記憶装置の救済アドレス制御部１１６は、ヒューズ格納部１１８と救済回路１２０を含む。ヒューズ格納部１１８は、レーザービームの照射により切断可能な複数のヒューズ素子１２２と、複数のヒューズ素子１２２の直上にレーザービームを通過させるための開口部１３０が設けられた保護膜とを含む。救済回路１２０は、ヒューズ素子１２２の切断状態から、救済アドレスを特定する。開口部１３０は、ヒューズ格納部１１８の長辺方向においては一体形状を有する。また、救済回路１２０は、ヒューズ格納部１１８の短辺側の端部に隣接配置される。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、救済アドレスへのアクセス制御機能を備える半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、記憶容量の増加にともなって良好に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、半導体記憶装置には、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルへのアクセスを冗長セルへのアクセスに置換することにより、不良セルのメモリアドレスが救済される。以下、救済されるべき不良セルのアドレスのことを「救済アドレス」とよぶ。不良セルの検出および冗長セルへの置換は、半導体記憶装置の製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良セルを検出し、その救済アドレスを半導体記憶装置に設けられる救済アドレス記憶領域に記録する。アクセス先が救済アドレスであるときには、その救済アドレスに対応づけられた冗長セルが実際のアクセス先となる。

救済アドレスを記憶する素子として不揮発性記憶素子であるヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザービームの照射による経路遮断により非導通状態（絶縁状態）に変化する。ヒューズ素子の導通・非導通により１ビット分の情報を表現できる。したがって、複数のヒューズ素子に選択的にレーザービームを照射すれば、所望の救済アドレスを不揮発的に記録できる。救済アドレスの記録処理は、通常「トリミング」または「プログラミング」とよばれる。

特開２００８−０７１４０７号公報 特開２００８−１８６８４７号公報

半導体チップの主面は、配線工程完了後、パッシベーション膜とよばれる保護膜により被膜される。被膜後、動作テストによって不良セルが検出され、トリミングが実行される。トリミングを容易にするため、ヒューズ素子の直上に位置するパッシベーション膜には、あらかじめ開口部が設けられる。レーザービームは、この開口部からヒューズ素子に照射される。ヒューズ素子群に隣接配置される救済回路は、ヒューズ素子の状態（ビット）を読み出すことにより救済アドレスを特定する。

複数の開口部を設ける場合、開口と開口の間にある程度のマージンを確保しなければならない。このマージン部分が大きくなると、単位面積あたりに搭載できるヒューズ素子の数（以下、「実装密度」とよぶ）が小さくなってしまう。したがって、小さな開口を多数個設けるよりも、大きな開口を少数個だけ設ける方が、実装効率が高くなるため望ましい。

また、救済アドレスは、救済回路によってヒューズ素子から読み出され、救済アドレス信号としてメモリバンクに供給される。救済アドレス信号の伝達速度を高速にするためには、救済アドレス信号の信号経路をシンプルに保つことも同様に重要である。

本発明に係る半導体記憶装置は、ヒューズ格納部と救済回路を含む。ヒューズ格納部は、レーザービームの照射により切断可能な複数のヒューズ素子と、複数のヒューズ素子の直上にレーザービームを通過させるための開口部が設けられた保護膜とを含む。救済回路は、ヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理する。救済回路は、ヒューズ格納部の短辺側の端部に隣接配置され、救済回路から見てヒューズ格納部の反対側には、救済回路に対応するヒューズ格納部が配置されていない。

また、本発明の他の側面による半導体記憶装置は、それぞれの長辺が互いに隣接するよう並べて配置された第１及び第２のヒューズ格納部と、前記第１及び第２のヒューズ格納部の長辺方向における一方の端部に配置された第１の救済回路と、前記第１及び第２のヒューズ格納部の長辺方向における他方の端部に配置された第２の救済回路と、を備え、前記第１及び第２のヒューズ格納部のそれぞれは、レーザービームの照射により切断可能な複数のヒューズ素子と、前記複数のヒューズ素子の直上に前記レーザービームを通過させるための単一の開口部が設けられた保護膜とを含み、前記第１及び第２の救済回路のそれぞれは、前記ヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理することを特徴とする。

本発明によれば、ヒューズ素子の実装密度を向上させ、かつ、救済アドレス信号の伝送速度を高めやすくなる。

半導体記憶装置の平面レイアウト図である。 本実施形態における救済アドレス制御部の平面レイアウト図である。 ヒューズ格納部の側断面図である。 救済アドレス１つ分の判定部の回路図である。 第１比較例における救済アドレス制御部の平面レイアウト図である。 第２比較例における救済アドレス制御部の平面レイアウト図である。 ヒューズ格納部と救済回路の配線レイアウト図である。 本実施形態におけるメモリアクセスの経路を示す図である。 各種エンコーダを構成するＯＲゲートの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、半導体記憶装置１００の平面レイアウト図である。本実施形態における半導体記憶装置１００はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。紙面右方向にｘ軸、紙面上方向にｙ軸、紙面から手前に向かう方向にｚ軸を設定する。

図１では、メモリバンク１０２ａ〜１０２ｄの４つのメモリバンクを図示している。各メモリバンク１０２内においては、複数のワード線ＷＬ（ｙ方向）と複数のビット線ＢＬ（ｘ方向）が交差しており、その交点にはメモリセルＭＣが配置されている。メモリバンク１０２ａのｘ辺側にはロウデコーダ１０４ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｘ辺側にもそれぞれロウデコーダ１０４ｂ、１０４ｃ、１０４ｄが配置される。メモリバンク１０２のｙ辺側にはカラムデコーダ１０６ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｙ辺側にもそれぞれカラムデコーダ１０６ｂ、１０６ｃ、１０６ｄが配置される。

ロウデコーダ１０４ａ、１０４ｂの間には、ｘ方向にカラム制御回路１１０ａとロウ制御回路１０８ａが並置される。カラム制御回路１１０ａとロウ制御回路１０８ａは、メモリバンク１０２ａ、１０２ｂの両方に対応する。同様に、ロウデコーダ１０４ｃとロウデコーダ１０４ｄの間には、ｘ方向にカラム制御回路１１０ｂとロウ制御回路１０８ｂが並置される。カラム制御回路１１０ｂとロウ制御回路１０８ｂは、メモリバンク１０２ｃ、１０２ｄの両方に対応する。

メモリバンク１０２ａ、１０２ｂのｙ辺側には信号端子エリア１１２、メモリバンク１０２ｃ、１０２ｄのｙ辺側にはデータ端子エリア１１３がそれぞれ配置される。信号端子エリア１１２には、アドレス端子やコマンド端子等が配置される。データ端子エリア１１３には、データ入出力端子等が配置される。

更に、カラムデコーダ１０６ａ、１０６ｃの間にはリードライトバッファ１１４ａ、カラムデコーダ１０６ｂ、１０６ｄの間にはリードライトバッファ１１４ｂが配置される。リードライトバッファ１１４ａは、メモリバンク１０２ａ、１０２ｃに割り当てられる。リードライトバッファ１１４ｂは、メモリバンク１０２ｂ、１０２ｄに割り当てられる。

以下、メモリバンク１０２ａ、１０２ｂの制御を中心として説明するが、メモリバンク１０２ｃ、１０２ｄの制御についても基本的に同様である。

信号端子エリア１１２には、アドレスやコマンド等の各種信号が入力される。これらの信号は、信号端子エリア１１２の近傍に設けられたメインコントローラ（図示せず）で処理された後、ロウ制御回路１０８ａやカラム制御回路１１０ａに転送される。アドレス信号のうち、ロウアドレスはロウ制御回路１０８ａ、１０８ｂおよびロウデコーダ１０４ａ、〜１０４ｄに供給され、カラムアドレスはカラム制御回路１１０ａ、１１０ｂおよびカラムデコーダ１０６ａ〜１０６ｄに供給される。また、アドレス信号には、メモリバンク１０２ａ〜１０２ｄのいずれをアクセス対象とするかを指定する情報も含まれる。

ロウデコーダ１０４ａは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ａに含まれるいずれかのワード線をロウアドレスにしたがって選択する。ロウデコーダ１０４ｂは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのワード線をロウアドレスにしたがって選択する。

カラムデコーダ１０６ａは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ａに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ａと接続される。これにより、アクセス対象となるメモリセルＭＣのデータはデータ端子エリア１１３内のデータ入出力端子を介してアクセス可能となる。同様に、カラムデコーダ１０６ｂは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ｂと接続される。リードライトバッファ１１４ｂにより増幅されたデータ信号は、データ端子エリア１１３からアクセス可能となる。

詳細は後述するが、ロウ制御回路１０８ａ、１０８ｂ、カラム制御回路１１０ａ、１１０ｂには、救済アドレスが記録されている。たとえば、ロウ制御回路１０８ａは、入力されたロウアドレスが救済アドレス（不良セルのアドレス）に一致するときには、救済アドレス信号をロウデコーダ１０４ａやロウデコーダ１０４ｂに送信する。ロウデコーダ１０４ａ、１０４ｂは、救済アドレス信号を受信したときには、不良セルへのアクセスを冗長セルへのアクセスに変更する。ロウ制御回路１０８ｂ、カラム制御回路１１０ａ、１１０ｂについても同様であるため、以下においては、ロウ制御回路１０８ａの制御を中心として説明する。

図２は、本実施形態における救済アドレス制御部１１６の平面レイアウト図である。図２に示す救済アドレス制御部１１６は、ロウ制御回路１０８ａに含まれる回路である。救済アドレス制御部１１６には、ｘ方向に延伸するヒューズ格納部１１８ａ、１１８ｂが含まれる。ヒューズ格納部１１８ａ、１１８ｂは、レーザービームの照射により切断可能な複数のヒューズ素子１２２を含む。より具体的には、第１ヒューズ列１２４に属する複数のヒューズ素子１２２と第２ヒューズ列１２６に属する複数のヒューズ素子１２２がグランド線１２８に接続される形で格納されている。ヒューズ格納部１１８ａ、１１８ｂの長辺側には内部回路１２１が配置される。各ヒューズ素子１２２の一端は、グランド線１２８に接続され、他端は内部回路１２１に含まれるラッチ回路１３８（後述）に接続される。ヒューズ素子１２２とヒューズ素子１２２の間隔は、レーザービームの精度に依存する。

ｚ軸負方向にレーザービームを照射することにより、所望のヒューズ素子１２２を切断する。ヒューズ素子１２２は、１個あたり１ビットに対応する。図２の場合、ヒューズ格納部１１８ａは第１ヒューズ列１２４、第２ヒューズ列１２６がそれぞれ１２個のヒューズ素子１２２を含んでいる。したがって、ヒューズ格納部１１８ａに属するヒューズ素子１２２により２４ビットの情報を記憶可能である。ヒューズ格納部１１８ａ、１１８ｂをあわせれば、合計４８ビットである。

ヒューズ格納部１１８ａの上部はパッシベーション膜（後述）で被膜されるが、ヒューズ素子１２２の直上部分にはレーザービームを通過させるために開口部１３０が設けられる。また、ヒューズ素子１２２はガードリング１３２によって囲まれる。ヒューズ格納部１１８の短辺（ｙ辺）側の端部には、救済回路１２０ａ、１２０ｂが隣接配置される。ヒューズ格納部１１８ａ、１１８ｂの面積は、救済回路１２０ａ、１２０ｂの面積に比べると格段に大きいが、図２ではわかりやすさのため、救済回路１２０ａ、１２０ｂを比較的大きく描いている。

ヒューズ格納部１１８の長辺方向（ｘ方向）、すなわち、紙面横向きには、１つのヒューズ格納部１１８のみが存在する。このため、紙面横向きには、１つの開口部１３０しか存在しない。ヒューズ格納部１１８の短辺方向（ｙ方向）、すなわち、紙面縦向きには、２つのヒューズ格納部１１８が存在する。このため、紙面縦向きには、２つの開口部１３０が存在する。すなわち、ヒューズ格納部１１８の個数は、（ｘ，ｙ）＝（１個，２個）となっている。

内部回路１２１は、各ヒューズ素子１２２の切断状態を検出する。救済回路１２０ａ、１２０ｂは、救済アドレスが入力されたロウアドレスと一致するとき、救済アドレス信号をロウデコーダ１０４ａ、１０４ｂに送信する。救済回路１２０ａはロウデコーダ１０４ａとメモリバンク１０２ａに対応し、救済回路１２０ｂはロウデコーダ１０４ｂとメモリバンク１０２ｂに対応する。

救済回路１２０ａ、１２０ｂそれぞれへのヒューズ素子１２２の担当割り当ては任意である。たとえば、救済回路１２０ａはヒューズ格納部１１８ａに属するヒューズ素子１２２を担当し、救済回路１２０ｂはヒューズ格納部１１８ｂに属するヒューズ素子１２２を担当するとしてもよい。あるいは、ヒューズ格納部１１８ａ、１１８ｂに属する合計４８個のヒューズ素子１２２のうち、救済回路１２０ａは同図右側の２４個のヒューズ素子１２２を担当し、救済回路１２０ｂは同図左側の２４個のヒューズ素子を担当するとしてもよい。また、救済回路１２０ａが担当するヒューズ素子１２２の数と、救済回路１２０ｂが担当するヒューズ素子１２２の数は同数である必要はない。

図３は、ヒューズ格納部１１８ａの側断面図である。ヒューズ格納部１１８ａの内部には、上述のように複数のヒューズ素子１２２が格納される。外部のラッチ回路１３８ａはヒューズ素子１２２ａを介してグランド線１２８と接続される。同様に、ラッチ回路１３８ｂはヒューズ素子１２２ｂを介してグランド線１２８と接続される。ラッチ回路１３８ａ、１３８ｂは、ヒューズ素子１２２ａ、１２２ｂの導通・非導通を検出し、２値の電気信号を出力する。

ヒューズ素子１２２の上部はシリコン酸化膜１３４で被膜され、更に、その上部はパッシベーション膜１３６で被膜される。ただし、ヒューズ素子１２２の直上部のパッシベーション膜１３６には開口部１３０が設けられる。これは、レーザービームＬＢを照射するとき、レーザービームＬＢのエネルギーがパッシベーション膜によって減衰されないようにするためである。また、パッシベーション膜１３６の開口部１３０は、ガードリング１３２からある程度の距離を保つ必要がある。これは、パッシベーション膜１３６を形成した後、パッシベーション膜１３６が硬化収縮しても、パッシベーション膜１３６がガードリング１３２を確実にカバーするためである。

この開口部１３０からレーザービームＬＢをヒューズ素子１２２ａに照射すると、レーザービームＬＢはシリコン酸化膜１３４を貫通し、ヒューズ素子１２２ａを溶断する。ヒューズ格納部１１８ａの側面をガードリング１３２により包囲することにより、ラッチ回路１３８等の隣接する回路がレーザービームＬＢによって破壊されるのを防止している。

図４は、救済アドレス１つ分の判定部分の回路図である。図２は、内部回路１２１に含まれるラッチ回路１３８とヒューズ格納部１１８に含まれるヒューズ素子１２２の関係を示す。内部回路１２１およびヒューズ格納部１１８は、より具体的には、複数のビット判定回路１４０と１つのイネーブル回路１４２を含む。ビット判定回路１４０は、ヒューズ素子１２２、ラッチ回路１３８およびＸＯＲ回路１４４を含む。ビット判定回路１４０は、ロウアドレス１ビット分に対応する。複数のビット判定回路１４０により、１個分の救済アドレスのロウアドレス部分（以下、「救済ロウアドレス」とよぶ）が記憶される。

ラッチ回路１３８は同期信号Ｓに同期して、ヒューズ素子１２２の状態を検出する。ヒューズ素子１２２が切断されているときにはラッチ回路１３８はＨＩＧＨ（高電位）、切断されていないときにはＬＯＷ（グランド電位）を出力する。ラッチ回路１３８の出力はＸＯＲ回路１４４に入力される。ＸＯＲ回路１４４には、ｎビットのロウアドレスＸも供給される。ＸＯＲ回路１４４は、ロウアドレスＸの１ビット分の情報とヒューズ素子１２２の状態により示される１ビット分の情報の排他的論理和をＡＮＤ回路１４６に出力する。ヒューズ素子１２２が切れていないとき（ＬＯＷ）、ＸＯＲ回路１４４はロウアドレスビット＝１（ＨＩＧＨ）でＨＩＧＨを出力する。ヒューズ素子１２２が切れているときには（ＨＩＧＨ）、ＸＯＲ回路１４４はロウアドレスビット＝０（ＬＯＷ）でＨＩＧＨを出力する。

イネーブル回路１４２に含まれるヒューズ素子１２２が切断されていなければ（ＬＯＷ）、ＡＮＤ回路１４６はビット判定回路１４０の判定結果に関わらずＬＯＷを出力する。すなわち、全ビット判定回路１４０に記録されている救済ロウアドレスと、供給されたロウアドレスが完全に一致し、かつ、イネーブル回路１４２のヒューズ素子１２２が切断されているとき、ＡＮＤ回路１４６はＨＩＧＨのＨＩＴ信号を出力する。このようにして、ロウ制御回路１０８ａは、外部から供給されたロウアドレスが救済ロウアドレスに一致するか否かを判定する。内部回路１２１には、このような回路が複数アドレス分設けられている。

図５は、第１比較例における救済アドレス制御部１４８の平面レイアウト図である。第１比較例において、救済アドレス制御部１４８には、ｘ方向に延伸するヒューズ格納部１１８ａ、１１８ｂ、１１８ｃ、１１８ｄが含まれる。なお、図５においては、ヒューズ格納部１１８と救済回路１２０の関係を明確にするため、内部回路１２１を描いていない。図６についても同様である。第１比較例の場合、ヒューズ格納部１１８ａは第１ヒューズ列１２４、第２ヒューズ列１２６がそれぞれ６個のヒューズ素子１２２を含む。したがって、ヒューズ格納部１１８ａに属するヒューズ素子１２２により１２ビットの情報を記憶可能である。４つのヒューズ格納部１１８により合計４８ビットの情報を記憶可能である。

ヒューズ格納部１１８ａの上部はパッシベーション膜で被膜され、ヒューズ素子１２２の直上部にはレーザービームを通過させるために開口部１３０が設けられる。また、ヒューズ素子１２２はガードリング１３２によって包囲される。第１比較例の場合、ｘ方向に並ぶヒューズ格納部１１８ａとヒューズ格納部１１８ｂの間には救済回路１２０ａが配置される。同様に、ヒューズ格納部１１８ｃとヒューズ格納部１１８ｄの間に救済回路１２０ｂが配置される。救済回路１２０ａはヒューズ格納部１１８ａ、１１８ｂを担当し、救済回路１２０ｂはヒューズ格納部１１８ｃ、１１８ｄを担当する。

第１比較例においては、ｘ軸、すなわち、救済アドレス制御部１４８の長辺方向に２つのヒューズ格納部１１８ａ、１１８ｂが並ぶ点において本実施形態と相違する。いいかえれば、第１比較例においては、長辺方向にヒューズ格納部１１８ａの開口部１３０とヒューズ格納部１１８ｂの開口部１３０が並んでいる。開口部１３０が救済回路１２０ａの存在により２つに分断されているともいえる。これに対し、図２に示したように、本実施形態における救済アドレス制御部１１６では、長辺方向に見たときの開口部１３０は一体形状となっており分断されていない。

上述の通り、開口部１３０と開口部１３０の間には、ある程度のマージンを確保する必要がある。また、開口部１３０とガードリング１３２の間にもある程度のマージンが必要である。このため、第１比較例のレイアウトの場合、本実施形態に比べて長辺方向（ｘ方向）の幅が長くなりやすい。第１比較例に比べると、本実施形態の方が同じ実装密度を高めやすいというメリットがある。

図６は、第２比較例における救済アドレス制御部１５０の平面レイアウト図である。第２比較例において、救済アドレス制御部１５０には、ｘ方向に延伸するヒューズ格納部１１８ａ、１１８ｂが含まれる。第２比較例の場合、ヒューズ格納部１１８ａは第１ヒューズ列１２４、第２ヒューズ列１２６がそれぞれ１２個のヒューズ素子１２２を含む。したがって、ヒューズ格納部１１８ａに属するヒューズ素子１２２により２４ビットの情報を記憶可能である。ヒューズ格納部１１８ａ、１１８ｂにより合計４８ビットの情報を記憶可能である。

第２比較例においては、ｘ方向に並ぶヒューズ格納部１１８ａとヒューズ格納部１１８ｂの長辺側端部それぞれに救済回路１２０ａ−１、１２０ａ−２、１２０ｂ−１、１２０ｂ−２が配置される。救済回路１２０ａ−１はヒューズ格納部１１８ａのうち第１ヒューズ列１２４に属するヒューズ素子１２２を担当し、救済回路１２０ａ−２はヒューズ格納部１１８ａのうち第２ヒューズ列１２６に属するヒューズ素子１２２を担当する。

第２比較例においては、ｘ軸、すなわち、救済アドレス制御部１５０の長辺方向に１つのヒューズ格納部１１８ａが設置される点において本実施形態のレイアウトと共通する。このため、長辺方向に見たときの開口部１３０は一体形状となっている。この結果、第２比較例においては、本実施形態と同程度の実装密度を実現できる。

しかし、１つのメモリバンク１０２ａに対して２つの救済回路１２０ａ−１、１２０ａ−２が対応するレイアウトとなっているため、分離された救済回路１２０ａ−１と救済回路１２０ａ−２が互いに信号を授受するための経路が長くなる。この結果、信号配線が複雑化するだけでなく、救済アドレス信号の伝達速度も低下しやすくなる。これに対して、本実施形態のレイアウトの場合には、信号伝達経路がシンプルであり、救済アドレス信号の伝達速度を高速に保ちやすくなる。信号配線については次の図７に関連して詳述する。

図７は、ヒューズ格納部１１８と救済回路１２０の配線レイアウト図である。ヒューズ格納部１１８および内部回路１２１は、複数の救済アドレス判定部１５２を含む。救済アドレス判定部１５２は、図４に示したように１つの救済ロウアドレス部分とイネーブルビットを記録し、ロウアドレスが救済ロウアドレスと一致するか否かを判定する回路である。ヒューズ素子群１５４は、グランド線１２８、第１ヒューズ列１２４、第２ヒューズ列１２６に対応する。図７に示すヒューズ格納部１１８ａは、上下８個ずつ、合計１６個の救済アドレス判定部１５２を含んでいる。いいかえれば、１６個の救済ロウアドレスを記憶する。

ヒューズ格納部１１８ａの１６個の救済アドレス判定部１５２のうち、右半分の８個（第１グループ）はメモリバンク１０２ａに対応し、左半分の８個（第２グループ）はメモリバンク１０２ｂに対応する。ヒューズ格納部１１８ｂにおいても同様に第１グループと第２グループに分類される。このように、ヒューズ格納部１１８ａ、１１８ｂに含まれる合計３２個の救済アドレス判定部１５２は、右半分の１６個がメモリバンク１０２ａ、左半分の１６個がメモリバンク１０２ｂに割り当てられている。メモリバンク１０２ａを対象としたロウアドレスＸＡは右半分の１６個の救済アドレス判定部１５２に供給され、メモリバンク１０２ｂを対象としたロウアドレスＸＢは左半分の１６個の救済アドレス判定部１５２に供給される。

各救済アドレス判定部１５２は、自らが保持する救済ロウアドレスと信号端子エリア１１２ａから供給されたロウアドレスが一致するとき、ハイレベルのＨＩＴ信号を発生させる。ＨＩＴ信号群は、第１エンコーダ１５６、第２エンコーダ１５８に供給される。また、第１エンコーダ１５６に供給されたＨＩＴ信号群は第３エンコーダ１６０にて集約され、第２エンコーダ１５８に供給されたＨＩＴ信号群は第４エンコーダ１６２にて集約される。同図右側の第１エンコーダ１５６、第２エンコーダ１５８、第３エンコーダ１６０、第４エンコーダ１６２が、図２の救済回路１２０ａに相当する。これらエンコーダは、図９に示すＯＲゲート回路からなる。

第１エンコーダ１５６は、ロウアドレスの上位ビットが共通するＨＩＴ信号を集約する回路である。一例として、エンコーダ１５６ａ〜１５６ｄは、ロウアドレスの下位ビットにかかわらず、上位ビットが００，０１，１０，１１である場合にそれぞれ出力を活性させる。これにより、ロウデコーダ１０４ａのうちロウアドレスの上位ビットに基づいて動作する回路部分を制御することができる。

第２エンコーダ１５８は、ロウアドレスの下位ビットが共通するＨＩＴ信号を集約する回路である。一例として、エンコーダ１５８ａ〜１５８ｄは、ロウアドレスの上位ビットにかかわらず、下位ビットが００，０１，１０，１１である場合にそれぞれ出力を活性させる。これにより、ロウデコーダ１０４ａのうちロウアドレスの下位ビットに基づいて動作する回路部分を制御することができる。

また、ロウデコーダ１０４ａのうち、いずれのアドレスであるにかかわらずヒットしたことを知る必要のある回路部分には、第３エンコーダ１６０の出力または第４エンコーダ１６２の出力が供給される。

このように、第３エンコーダ１６０に供給されるＨＩＴ信号群から該当救済ロウアドレスの上位ビット、第４エンコーダ１６２に供給されるＨＩＴ信号群から該当救済ロウアドレスの下位ビットが特定される。こうして、メモリバンク１０２ａにおけるアクセス先が特定される。図７に示すように、救済回路１２０ａにおいては、主にｘ方向（右方向）に進む信号を第１エンコーダ１５６及び第２エンコーダ１５８で処理し、これによって得られたエンコード信号を主にｙ方向（上方向）に進むようレイアウトされている。これに対し、救済回路１２０ｂにおいては、主にｘ方向（左方向）に進む信号を第１エンコーダ１５６及び第２エンコーダ１５８で処理し、これによって得られたエンコード信号を主にｙ方向（下方向）に進むようレイアウトされている。このように、信号の流れに無駄がなく、アクセスを高速化しやすい信号配線を実現できる。しかも、一方の救済回路１２０ａを設計すれば、他方の救済回路１２０ｂを別途設計しなくても、救済回路１２０ａの設計データを１８０度回転させれば済むことから、設計も容易となる。

図８は、本実施形態におけるメモリアクセスの経路を示す図である。救済回路１２０ａが発生させる救済アドレス信号は、プリバッファ１６４ａにてバッファリングされたあと、最終バッファ１６６ａに供給され、第１送出位置Ｐ１からロウデコーダ１０４ａに送出される。第１送出位置Ｐ１は、ヒューズ格納部１１８ａの長辺中央部に設けられる。救済回路１２０ｂ用にもプリバッファ１６４ａ、最終バッファ１６６ｂが設けられる。そして、最終バッファ１６６ｂに供給された救済アドレス信号は、第２送出位置Ｐ２からロウデコーダ１０４ｂに送出される。第２送出位置Ｐ２は、ヒューズ格納部１１８ｂの長辺中央部に設けられる。救済回路１２０ａ、１２０ｂから直接ロウデコーダ１０４ａ、１０４ｂに救済アドレス信号を供給するのではなく、第１送出位置Ｐ１、第２送出位置Ｐ２から救済アドレス信号を供給するように信号経路が変更されている。

ここで、メモリバンク１０２ａにおいて救済回路１２０ａからもっとも遠い位置にあるメモリセルＭ１をアクセスする場合について説明する。メモリバンク１０２ｂでいえばメモリセルＭ２が対応する。仮に、救済回路１２０ａが第１送出位置Ｐ１を経由せずに救済アドレス信号を直接ロウデコーダ１０４ａに送出するときの信号経路はアクセスルートＲ１ａとなり、ロウデコーダ１０４ａ内の信号伝達経路は最長となる。つまり、ロウデコーダ１０４ａの長辺方向におけるほぼ全幅にわたって設けられる配線の右側端部が入力端、左側端部が出力端となるため、信号の遅延量は最大となる。一方、救済回路１２０ｂが第２送出位置Ｐ２を経由せずに救済アドレス信号を送出するときの信号経路はアクセスルートＲ１ｂとなり、ロウデコーダ１０４ｂ内における信号伝達経路はアクセスルートＲ１ａに比べると短くなる。すなわち、メモリセルＭ１、Ｍ２は対称的な位置にありながら、メモリバンク１０２ａ、１０２ｂのいずれをアクセス対象とするかによってメモリアクセス時間が異なってしまう。

これに対し、救済回路１２０ａが第１送出位置Ｐ１、救済回路１２０ｂが第２送出位置Ｐ２から救済アドレス信号を送出するときの信号経路であるアクセスルートＲ２ａ、Ｒ２ｂは、信号伝達経路の長さが同一となるため、メモリバンク１０２によって信号経路長がばらつくのを防ぐことができる。この場合、アクセスルートＲ１ａ、Ｒ１ｂを用いた場合と比べると、メモリバンク１０２ａに対してはアクセスが高速化され、メモリバンク１０２ｂに対してはアクセスが低速化されることになるが、半導体記憶装置のスペックは最もアクセスの遅いケースによって定義されることから、ワーストケースの高速化によってスペックの向上を図ることが可能となる。

なお、第１送出位置Ｐ１、第２送出位置Ｐ２は、必ずしも、ヒューズ格納部１１８ａ、１１８ｂの長辺の中央にある必要はなく、ヒューズ格納部１１８ａ、１１８ｂの長辺方向（ｘ方向）に対して対称となる位置に設定されればよい。

以上、実施形態に基づいて、半導体記憶装置１００を説明した。本実施形態における半導体記憶装置１００によれば、ヒューズ格納部１１８の長辺方向において開口部１３０を一体形成するレイアウトとなるため、ヒューズ素子１２２の実装密度を高めることができる。また、ヒューズ格納部１１８の短辺側端部に救済回路１２０を配置することにより、救済アドレス制御に関わる信号経路をシンプルにできるため、アクセスの高速性を維持しやすくなっている。更に、第１送出位置Ｐ１と第２送出位置Ｐ２がｘ軸に対して対称となるように設けられるため、メモリバンク１０２によってアクセス時間がばらつくのを防ぐことができる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。

１００ 半導体記憶装置、１０２ メモリバンク、１０４ ロウデコーダ、１０６ カラムデコーダ、１０８ ロウ制御回路、１１０ カラム制御回路、１１２ 信号端子エリア、１１３、データ端子エリア、１１４ アンプ群、１１６ 救済アドレス制御部、１１８ ヒューズ格納部、１２０ 救済回路、１２２ ヒューズ素子、１２４ 第１ヒューズ列、１２６ 第２ヒューズ列、１２８ グランド線、１３０ 開口部、１３２ ガードリング、１３４ シリコン酸化膜、１３６ パッシベーション膜、１３８ ラッチ回路、１４０ ビット判定回路、１４２ イネーブル回路、１４４ ＸＯＲ回路、１４６ ＡＮＤ回路、１４８ 救済アドレス制御部、１５０ 救済アドレス制御部、１５２ 救済アドレス判定部、１５４ ヒューズ素子群、１５６ 第１エンコーダ、１５８ 第２エンコーダ、１６０ 第３エンコーダ、１６２ 第４エンコーダ、１６４ プリバッファ、１６６ 最終バッファ、Ｐ１ 第１送出位置、Ｐ２ 第２送出位置、Ｍ１，Ｍ２ メモリセル、Ｒ１，Ｒ２ アクセスルート。

Claims (11)

1. レーザービームの照射により切断可能な複数のヒューズ素子と、前記複数のヒューズ素子の直上に前記レーザービームを通過させるための開口部が設けられた保護膜とを含むヒューズ格納部と、
   前記ヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理する救済回路と、を備え、
   前記救済回路は、前記ヒューズ格納部の短辺側の端部に隣接配置され、
   前記救済回路から見て前記ヒューズ格納部の反対側には、前記救済回路に対応するヒューズ格納部が配置されていないことを特徴とする半導体記憶装置。
2. 前記ヒューズ格納部の短辺側の端部のうち、第１の短辺端部には第１の救済回路が隣接配置され、第２の短辺端部には第２の救済回路が隣接配置されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数のヒューズ素子は前記第１の短辺端部に近い第１グループと、前記第２の短辺端部に近い第２グループに分類され、
   前記第１の救済回路は前記第１グループに属するヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理し、前記第２の救済回路は前記第２グループに属するヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ヒューズ格納部の長辺側の端部のうち、第１の長辺端部側に第１のメモリバンクが設けられ、第２の長辺端部側には第２のメモリバンクが設けられ、
   前記第１および第２の救済回路は、それぞれ前記第１および第２のメモリバンクに割り当てられていることを特徴とする請求項２または３に記載の半導体記憶装置。
5. 前記第１の救済回路から前記第１のメモリバンクに送出される第１の救済アドレス信号は、前記ヒューズ格納部の前記第１の長辺端部側に設けられる第１送出位置から送出され、
   前記第２の救済回路から前記第２のメモリバンクに送出される第２の救済アドレス信号は、前記ヒューズ格納部の前記第２の長辺端部側に設けられる第２送出位置から送出され、
   前記第１送出位置と前記第２送出位置は、前記ヒューズ格納部の長辺方向に対して略対称となるように配置されることを特徴とする請求項４に記載の半導体記憶装置。
6. それぞれの長辺が互いに隣接するよう並べて配置された第１及び第２のヒューズ格納部と、
   前記第１及び第２のヒューズ格納部の長辺方向における一方の端部に配置された第１の救済回路と、
   前記第１及び第２のヒューズ格納部の長辺方向における他方の端部に配置された第２の救済回路と、を備え、
   前記第１及び第２のヒューズ格納部のそれぞれは、レーザービームの照射により切断可能な複数のヒューズ素子と、前記複数のヒューズ素子の直上に前記レーザービームを通過させるための単一の開口部が設けられた保護膜とを含み、
   前記第１及び第２の救済回路のそれぞれは、前記ヒューズ素子に保持された救済アドレスへのアクセスが要求された場合に活性化するヒット信号を処理することを特徴とする半導体記憶装置。
7. 前記第１のヒューズ格納部に含まれる複数のヒューズ素子は、前記第１の救済回路に近い第１グループと、前記第２の救済回路に近い第２グループに分類され、
   前記第２のヒューズ格納部に含まれる複数のヒューズ素子は、前記第１の救済回路に近い第３グループと、前記第２の救済回路に近い第４グループに分類され、
   前記第１の救済回路は前記第１及び第３グループに属するヒューズ素子に割り当てられ、
   前記第２の救済回路は前記第２及び第４グループに属するヒューズ素子に割り当てられることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１の救済回路は第１のヒューズ格納部に属するヒューズ素子に割り当てられ、
   前記第２の救済回路は第２のヒューズ格納部に属するヒューズ素子に割り当てられることを特徴とする請求項６に記載の半導体記憶装置。
9. 前記第１及び第２のヒューズ格納部を挟み込むように配置された第１及び第２のメモリバンクをさらに備え、
   前記第１及び第２の救済回路の出力はそれぞれ前記第１及び第２のメモリバンクに供給されることを特徴とする請求項６乃至８のいずれか一項に記載の半導体記憶装置。
10. 前記第１の救済回路から見て前記第１及び第２のヒューズ格納部の反対側には、前記第１の救済回路に対応するヒューズ格納部が配置されていないことを特徴とする請求項６乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記第２の救済回路から見て前記第１及び第２のヒューズ格納部の反対側には、前記第２の救済回路に対応するヒューズ格納部が配置されていないことを特徴とする請求項１０に記載の半導体記憶装置。

Images