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JP2011233835A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract


【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。
【選択図】図３

Description

本発明の実施形態は、強誘電体メモリ装置およびその製造方法に関する。
記憶素子として抵抗変化素子を利用したＭＲＡＭ（magnetic random access memory）等の半導体メモリが開発されている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルにデータ“１”またはデータ“０”を蓄積させるメモリであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備える。従って、ＭＲＡＭは、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどに代わるメモリデバイスの候補として有力である。
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果を利用したＭＴＪ（magnetic tunnel junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。
近年、ＭＲＡＭは、データの記憶容量の増大化、消費電力の削減、製造コストの低減のために微細化が進んでいる。ＭＲＡＭを微細化する手段の１つとして、隣接する２つのスイッチングトランジスタ間のコンタクトプラグ上にＭＴＪ素子を配置する構成がある。この場合、コンタクトプラグの上面の平坦性（ラフネス）がＭＴＪ素子の電気特性および磁気特性に影響する。
通常、スイッチングトランジスタ間の溝のアスペクト比は、素子の微細化およびワード線の低抵抗化のために大きく形成されている。従って、コンタクトプラグの材料としての導電材料（例えば、タングステン）を隣接するスイッチングトランジスタ間に埋め込んだときに、コンタクトプラグ内にボイドおよび／またはシームが生じる。このボイドおよび／またはシームは、コンタクトプラグの上面において、ディップの原因となり、コンタクトプラグの上面の平坦性に悪影響を与える。
コンタクトプラグの上面の平坦性が悪い場合、コンタクトプラグの上面の凹凸形状がコンタクトプラグ上のＭＴＪ素子に転写される。即ち、ＭＴＪ素子の２枚の強磁性層に挟まれた絶縁薄膜の平坦性も悪化する。この場合、ＭＴＪ素子に電圧を印加したときに、その絶縁薄膜の局所に電界が集中し、絶縁薄膜が破壊されるおそれがある。従って、コンタクトプラグの上面の平坦性は、ＭＴＩ素子の電気特性および磁気特性に悪影響を与え、ＭＲＡＭの信頼性に関わる。
また、コンタクトプラグの上面に大きなディップがある場合、リソグラフィのアライメントずれ等により、コンタクトプラグ上のＭＴＪ素子が基板表面に対して傾斜する場合がある。ＭＴＪ素子が傾斜していると、ＭＴＪ素子を被覆する保護膜等がＭＴＪ素子に偏った応力を与え、ＭＴＪ素子の電気特性または磁気特性を劣化させる可能性がある。従って、ＭＴＪ素子の傾斜も、ＭＲＡＭの信頼性に影響を与える。
特開２００８−９８３６５号公報
記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
本実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つの前記スイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面が前記スイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、前記コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、前記記憶素子上に設けられた配線とを備えている。
本実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のスイッチングトランジスタを形成し、導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、前記プラグ材料を前記スイッチングトランジスタの上面上に残存させたまま、前記プラグ材料の表面を平坦化し、データを記憶する記憶素子の材料を前記プラグ材料上に堆積し、前記記憶素子の材料上にマスク材料を堆積し、前記マスク材料を前記記憶素子のパターンに加工し、前記マスク材料をマスクとして用いて前記スイッチングトランジスタの上面が露出するまで前記記憶素子および前記プラグ材料をエッチングすることを具備する。
他の実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のスイッチングトランジスタを形成し、導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、前記プラグ材料上に第１のマスク材料を堆積し、前記第１のマスク材料を、前記隣接する２つのスイッチングトランジスタの間の前記プラグ材料上に残存させるように加工し、前記第１のマスク材料をマスクとして用いて、前記プラグ材料をエッチングして前記スイッチングトランジスタのソースまたはドレインに電気的に接続されるコンタクトプラグを形成し、前記第１のマスク材料の除去後、前記コンタクトプラグを被覆するように層間絶縁膜を堆積し、前記コンタクトプラグの上面が露出するまで前記層間絶縁膜を研磨し、データを記憶する記憶素子の材料を前記コンタクトプラグ上に堆積し、第２のマスク材料を前記記憶素子の材料上に堆積し、前記第２のマスク材料を、前記コンタクトプラグの上面の平面レイアウトより大きな平面レイアウトを有するように加工し、前記第２のマスク材料をマスクとして用いて、前記記憶素子の材料をエッチングし、前記コンタクトプラグの上面よりも大きな底面を有する前記記憶素子を形成することを具備する。
他の実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のスイッチングトランジスタを形成し、導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、前記プラグ材料を前記スイッチングトランジスタの上面上に残存させたまま、前記プラグ材料の表面を平坦化し、データを記憶する記憶素子の材料を前記プラグ材料上に堆積し、前記記憶素子の材料上にマスク材料を堆積し、前記マスク材料を前記記憶素子のパターンに加工し、前記マスク材料をマスクとして用いて前記プラグ材料が露出するまで前記記憶素子の材料をエッチングして、前記記憶素子を形成し、前記記憶素子の側面に側壁層を形成し、前記記憶素子および前記側壁膜をマスクとして用いて、前記プラグ材料を、前記スイッチングトランジスタの上面が露出するまでエッチングすることを具備する。
第１の実施形態に従ったＭＲＡＭのメモリセルアレイの構成の一例を示す等価回路図。 第１の実施形態のＭＲＡＭのメモリセルアレイの構成の一例を示す平面レイアウト図。 図２の３−３線に沿って切断したメモリセルＭＣの断面図。 第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図。 図４に続く、ＭＲＡＭの製造方法を示す断面図。 図５に続く、ＭＲＡＭの製造方法を示す断面図。 図６に続く、ＭＲＡＭの製造方法を示す断面図。 図７に続く、ＭＲＡＭの製造方法を示す断面図。 図８に続く、ＭＲＡＭの製造方法を示す断面図。 第２の実施形態に従ったＭＲＡＭのドレインコンタクトＤＣの一部を示す断面図。 第３の実施形態に従ったＭＲＡＭの製造方法を示す断面図。 図１１に続く、ＭＲＡＭの製造方法を示す断面図。 図１２に続く、ＭＲＡＭの製造方法を示す断面図。 図１３に続く、ＭＲＡＭの製造方法を示す断面図。 図１４に続く、ＭＲＡＭの製造方法を示す断面図。 図１５に続く、ＭＲＡＭの製造方法を示す断面図。 第４の実施形態によるＭＲＡＭの製造方法を示す断面図。 図１７に続く、ＭＲＡＭの製造方法を示す断面図。 図１８に続く、ＭＲＡＭの製造方法を示す断面図。 図１９に続く、ＭＲＡＭの製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＭＲＡＭのメモリセルアレイの構成の一例を示す等価回路図である。メモリセルアレイは、複数のＭＲＡＭセル（メモリセルＭＣ）をマトリクス状に二次元配置することにより構成されている。ワード線ＷＬｉ（ｉは整数）は、第１の方向に延伸している。ビット線ＢＬｉおよびソース線ＳＬｉは、第１の方向に対して直交する第２の方向に延伸しいている。
ＭＲＡＭセルは、ＭＴＪ素子と、スイッチングトランジスタＴｒｉとを備えている。記憶素子としてのＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成された抵抗変化素子である。固定層および記録層は、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層は、磁化の向きが固定されている層であり、記録層は、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
スイッチングトランジスタＴｒｉは、データ書込み動作またはデータ読出し動作においてＭＴＪ素子を選択するために設けられている。尚、図１においては、簡単のために、ＭＴＪ素子、スイッチングトランジスタ、ワード線、ビット線およびソース線の各一部についてのみ、参照符号を付してある。
図１において、ＭＴＪ１およびＭＴＪ２はＭＴＪ素子、Ｔｒ１〜Ｔｒ４はスイッチングトランジスタ、ＷＬ１〜ＷＬ６はワード線、ＳＬ１およびＳＬ２はソース線、ＢＬはビット線を示している。
本実施形態では、１つのＭＲＡＭセルは、１つのＭＴＪ素子と、２つのスイッチングトランジスタとで構成されている。スイッチングトランジスタＴｒ１のゲートは、ワード線ＷＬ１に接続されている。スイッチングトランジスタＴｒ２のゲートは、ワード線ＷＬ１に隣接するワード線ＷＬ２に接続されている。スイッチングトランジスタＴｒ１、Ｔｒ２の各ソースは、共にソース線ＳＬ１に接続されている。スイッチングトランジスタＴｒ１、Ｔｒ２の各ドレインは拡散層を共有している（共通ドレイン）。また、スイッチングトランジスタＴｒ１およびＴｒ２の各ドレインは、ＭＴＪ素子ＭＴＪ１の下部強磁性体層（例えば、固定層）に接続されている。ＭＴＪ素子ＭＴＪ１の上部強磁性体層（例えば、記録層）は、配線を介して、ソース線ＳＬ１に隣接するビット線ＢＬに接続されている。
第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２とＭＴＪ素子ＭＴＪ１とで１つのＭＲＡＭセル（メモリセルＭＣ）が構成されている。そして、ワード線、ビット線およびソース線に印加される電圧を制御することにより、メモリセルＭＣからデータの書き込み及び読み出しを行う。
同様に、スイッチングトランジスタＴｒ３、Ｔｒ４の各ソースは、共にソース線ＳＬ２に接続されている。ソース線ＳＬ２は、ソース線ＳＬ１とは反対側においてビット線ＢＬと隣接する。スイッチングトランジスタＴｒ３、Ｔｒ４の各ゲートはそれぞれワード線ＷＬ１、ＷＬ２に接続されている。スイッチングトランジスタＴｒ３、Ｔｒ４の各ドレイン（共通ドレイン）は、ＭＴＪ素子ＭＴＪ２の下部強磁性体層に接続されている。ＭＴＪ素子ＭＴＪ２の上部強磁性体層は、配線を介して、ビット線ＢＬに接続されている。ＭＴＪ素子ＭＴＪ２の上部強磁性体層は、ＭＴＪ素子ＭＴＪ１の上部強磁性体層と共通にビット線ＢＬに接続されている。
スイッチングトランジスタＴｒ１〜Ｔｒ４およびＭＴＪ素子ＭＴＪ１およびＭＴＪ２によって２つのメモリセルＭＣが構成されている。ビット線ＢＬおよびワード線ＷＬを共有するメモリセルＭＣのペアがセルユニットＣＵを構成する。複数のセルユニットＣＵが、ワード線ＷＬ１とＷＬ２との間、ワード線ＷＬ３とＷＬ４との間、ワード線ＷＬ５とＷＬ６との間に設けられている。
図２は、第１の実施形態のＭＲＡＭのメモリセルアレイの構成の一例を示す平面レイアウト図である。ローカル配線ＬＩＣは、１つのセルユニットＣＵ内の２つのメモリセルＭＣの各上部強磁性体層に接続されており、かつ、ビット線コンタクトＢＣを介してビット線ＢＬに接続されている。これにより、各セルユニットＣＵ内の２つのメモリセルＭＣの各上部強磁性体層は、ビット線ＢＬに共通に接続される。
スイッチングトランジスタＴｒｉは、第２の方向に延伸するアクティブエリアＡＡに形成されている。スイッチングトランジスタＴｒｉは、第２の方向において隣接するスイッチングトランジスタＴｒ（ｉ−１）またはＴｒ（ｉ＋１）とドレインコンタクトＤＣまたはソースコンタクトＳＣを共有する。従って、図２に示すように、各アクティブエリアＡＡにおいて、ＤＣとＳＣとが交互に配列されている。
ドレインコンタクトＤＣは、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の直下に形成されたコンタクトプラグである。ドレインコンタクトＤＣは、スイッチングトランジスタＴｒ１とＴｒ２との間に埋め込まれ、スイッチングトランジスタＴｒ１、Ｔｒ２のドレインに共通に接続されている。
ソースコンタクトＳＣは、スイッチングトランジスタＴｒ１とＴｒ２との間に埋め込まれたコンタクトプラグであり、スイッチングトランジスタＴｒ１、Ｔｒ２のソースに共通に接続されている。
破線枠の領域は１メモリセルＭＣの単位領域を示しており、この単位領域の平面サイズは３Ｆ×４Ｆ（Ｆは最小加工寸法）の１２Ｆ２である。活性領域ＡＡの第１の方向における幅は２Ｆである。隣接する２つの活性領域ＡＡで挟まれたＳＴＩ（Shallow Trench Isolation）領域の第１の方向における幅はＦである。しかし、メモリセルＭＣ等の平面サイズは、これらに限定されず、より小さな寸法であってもよい。また、メモリセルＭＣおよびセルユニットＣＵの構成も図１および図２に示された構成に限定されない。例えば、スイッチングトランジスタのＩｏｎを大きくすることができれば、メモリセルＭＣにおいて、ＭＴＪ素子およびスイッチングトランジスタは、１対１に対応した構成であってもよい。
図３は、図２の３−３線に沿って切断したメモリセルＭＣの断面図である。第２の方向に配列された複数のスイッチングトランジスタＴｒ１およびＴｒ２が半導体基板１０上に設けられている。
スイッチングトランジスタＴｒ１およびＴｒ２は、それぞれソース層Ｓと、ゲート絶縁膜２０と、ゲートＧと、ワード線ＷＬと、保護膜３０とを含む。ドレイン層Ｄは、スイッチングトランジスタＴｒ１およびＴｒ２に共有されている。スイッチングトランジスタＴｒ１およびＴｒ２は、ドレイン層Ｄを挟んで、第２の方向に互いに隣接している。
半導体基板１０は、例えば、ｐ型シリコン基板である。ソース層Ｓおよびドレイン層Ｄは、例えば、ｎ型拡散層である。ゲートＧは、ゲート絶縁膜２０上に設けられており、ゲート絶縁膜２０によって半導体基板１０から絶縁されている。ゲートＧは、例えば、ドープトポリシリコン等の導電性材料から成る。ワード線ＷＬは、ゲートＧの上に設けられており、例えば、タングステン等の導電性材料から成る。ワード線ＷＬは、ソース線ＳＬおよびビット線ＢＬと直交する第２の方向（図３の紙面に対して垂直方向）に延伸している。保護膜３０は、ワード線ＷＬの上に設けられており、例えば、シリコン窒化膜等の絶縁膜から成る。
ゲートＧ、ワード線ＷＬおよび保護膜３０の側面には、側壁膜４０が設けられている。側壁膜４０は、例えば、シリコン窒化膜等の絶縁膜から成る。
バリア膜５０が側壁膜４０、ソース層Ｓ、ドレイン層Ｄ上に設けられている。バリア膜５０は、例えば、チタンおよび窒化チタンの積層膜等の導電性材料から成る。バリア膜５０は、ドレインコンタクトＤＣおよびソースコンタクトＳＣ１の金属材料（例えば、タングステン）と半導体基板１０とが直接接触することを回避する。これにより、ドレインコンタクトＤＣの金属材料が半導体基板１０へ拡散することを抑制し、かつ、半導体基板１０を保護することができる。
コンタクトプラグとしてのドレインコンタクトＤＣは、スイッチングトランジスタＴｒ１とＴｒ２との間に埋め込まれており、バリア膜５０を介してドレイン層Ｄに電気的に接続されている。また、ドレインコンタクトＤＣは、保護膜３０および側壁膜４０によって、スイッチングトランジスタＴｒ１、Ｔｒ２の各ワード線ＷＬおよび各ゲートＧから電気的に絶縁されている。つまり、ドレインコンタクトＤＣは、ワード線ＷＬおよびゲートＧからの絶縁状態を維持したまま、ドレイン層Ｄに電気的に接続されている。
コンタクトプラグとしてのソースコンタクトＳＣ１は、隣接するスイッチングトランジスタ間に埋め込まれており、バリア膜５０を介してソース層Ｓに電気的に接続されている。また、ソースコンタクトＳＣ１は、保護膜３０および側壁膜４０によって、スイッチングトランジスタＴｒ１、Ｔｒ２の各ワード線ＷＬおよび各ゲートＧから電気的に絶縁されている。つまり、ソースコンタクトＳＣ１は、ワード線ＷＬおよびゲートＧからの絶縁状態を維持したまま、ソース層Ｓに電気的に接続されている。
ドレインコンタクトＤＣの上面ＵＦ２は、スイッチングトランジスタＴｒ１、Ｔｒ２の上面（保護膜３０の上面）ＵＦ１よりも高い位置にある。これは、ドレインコンタクトＤＣ内のボイド６０およびシーム７０がドレインコンタクトＤＣの上面ＵＦ２の平坦性（ラフネス）に悪影響を与えないようにするためである。即ち、本実施形態は、ドレインコンタクトＤＣの上面ＵＦ２の平坦性を良好にするために、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高い位置までドレインコンタクトＤＣを形成している。尚、ソースコンタクトＳＣ１の上面はスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１と同じ高さである。
ＭＴＪ素子は、ドレインコンタクトＤＣの上面ＵＦ２上に形成されている。ＭＴＪ素子は、固定層、トンネルバリア膜および記録層の順に積層されている。トンネルバリア膜は、例えば、酸化マグネシウム等の絶縁薄膜から成る。固定層の磁化方向は固定されている。よって、ＭＴＪ素子は、記録層の磁化方向によってデータを記憶する。
ＭＴＪ素子上には、ハードマスクとしても機能する導電性の電極８０が設けられている。電極８０は、例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗから成る単層膜または積層膜である。
保護膜９０が、電極８０、ＭＴＪ素子およびドレインコンタクトＤＣの上部の各側面、並びに、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１上に設けられている。保護膜９０は、例えば、シリコン窒化膜から成る。
層間絶縁膜ＩＬＤ１が保護膜９０上に設けられている。
ローカル配線ＬＩＣが電極８０、保護膜９０および層間絶縁膜ＬＩＣ１に設けられている。ローカル配線ＬＩＣは、第１の方向に延伸しており、第１の方向に隣接するＭＴＪ素子の記録層と電気的に接続されている。
層間絶縁膜ＩＬＤ２がローカル配線ＬＩＣ上に設けられており、層間絶縁膜ＩＬＤ２上にソース線ＳＬが設けられている。ソース線ＳＬは、ソースコンタクトＳＣ１、ＳＣ２を介してスイッチングトランジスタＴｒ１、Ｔｒ２のソース層Ｓに電気的に接続されている。
本実施形態によれば、ドレインコンタクトＤＣの上面ＵＦ２は、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高い位置にある。従来のドレインコンタクトは、コンタクト材料を隣接するスイッチングトランジスタ間に埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）を用いて、スイッチングトランジスタの上面（保護膜３０の上面）が露出するまでコンタクト材料を研磨する。従って、ドレインコンタクトの上面とスイッチングトランジスタの上面とは、ほぼ同じ高さレベルにあった。しかし、この場合、ボイド６０によって、ドレインコンタクトの上面の平坦性が悪くなり、上述の通り、ＭＴＪ素子の信頼性に悪影響を及ぼしていた。
本実施形態は、ドレインコンタクトＤＣをスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高い位置まで残存させることによって、ボイド６０がドレインコンタクトＤＣの上面ＵＦ２に与える影響を軽減させることができる。その結果、上面ＵＦ２の平坦性（ラフネス）を良好にすることができ、メモリの信頼性を改善することができる。
ここで、上面ＵＦ２の平坦性（ラフネス）とは、上面ＵＦ２の凹凸を平坦に均した平均面を基準として、該平均面からの凹凸の高さ（深さ）の絶対値を平均した値である。例えば、平均面からの凹凸の高さ（深さ）を所定の間隔で測定し、測定された高さ（深さ）を平均する。このとき、凸部の高さおよび凹部の深さを絶対値で平均する。これにより、平坦性は、平均面からの凹凸の度合いを表す。
本実施形態では、例えば、ＭＴＪ素子の厚みが約５０ｎｍであり、上面ＵＦ２の大きさが約５０×５０ｎｍ２であるときに、上面ＵＦ２の平坦性（ラフネス）は、０．２ｎｍ以下であることが好ましい。このときに、ＭＴＪ素子の磁気特性および電気特性の劣化が少ない。
図３では、ドレインコンタクトＤＣの上部が左側にずれた状態を示している。従来では、ＭＴＪ素子の位置がドレインコンタクトＤＣの中心からずれた場合、ＭＴＪ素子がボイド６０またはシーム７０によって傾斜する可能性が高かった。ＭＴＪ素子が傾斜していると、上述のようにＭＴＪ素子に偏った応力が印加され、メモリの信頼性に悪影響を与えるという問題があった。
しかし、本実施形態では、ドレインコンタクトＤＣの上面ＵＦ２がスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高くなるようにドレインコンタクトＤＣを形成する。これによって、ドレインコンタクトＤＣの上面ＵＦ２にボイド６０および／またはシーム７０の影響が無くなり、その結果、ＭＴＪ素子が半導体基板１０の表面に対してほぼ水平に配置され得る。よって、ＭＴＪ素子には偏った応力が印加されず、ＭＴＪ素子の電気特性または磁気特性を良好に保つことができる。
図４〜図９は、第１の実施形態に従ったＭＲＡＭの製造方法を示す断面図である。図４〜図９を参照して、第１の実施形態によるＭＲＡＭの製造方法を説明する。
まず、シリコン基板１０上にスイッチングトランジスタＴｒ１、Ｔｒ２を形成する。スイッチングトランジスタＴｒ１、Ｔｒ２は、既知のトランジスタの形成方法と同様でよい。ただし、ゲートＧ上に形成されたタングステン層は、ワード線ＷＬとして機能する。従って、１本のワード線ＷＬは、第１の方向に延伸しており、第１の方向に配列される複数のメモリセルＭＣの各ゲートＧに接続されている。
ソース層Ｓおよびドレイン層Ｄの各エクステンション層１２は、ゲートＧ、ワード線ＷＬおよび保護膜３０の側面に形成された側壁膜２２をマスクとして不純物を導入することによって形成される。ソース層Ｓおよびドレイン層Ｄの各高濃度層１４は、ゲートＧ、ワード線ＷＬおよび保護膜３０の側面に側壁膜２２を介して設けられた側壁膜２４をマスクとして不純物を導入することによって形成される。このため、図４に示すように、隣接するスイッチングトランジスタＴｒ１、Ｔｒ２は、ソース層Ｓまたはドレイン層Ｄを共有する。例えば、スイッチングトランジスタＴｒ１、Ｔｒ２は、ドレイン層Ｄを共有している。尚、側壁膜２２、２４は、例えば、シリコン窒化膜からなり、図３では、側壁膜２２、２４は、参照番号４０として表示されている。
次に、スイッチングトランジスタＴｒ１、Ｔｒ２および側壁膜４０を被覆するように、バリア膜５０を堆積する。これにより、図４に示す構造が得られる。
次に、図５に示すように、バリア膜５０上にドレインコンタクトＤＣおよびソースコンタクトＳＣ１の材料（以下、プラグ材料ともいう）６５として、例えば、タングステンを堆積する。このとき、第２の方向に隣接するスイッチングトランジスタＴｒ１とＴｒ２との間にプラグ材料６５を埋め込み、尚且つ、スイッチングトランジスタＴｒ１およびＴｒ２の上面ＵＦ１上にもプラグ材料６５を堆積する。通常、装置の微細化のために、スイッチングトランジスタＴｒ１とＴｒ２との間の間隔は狭く、かつ、ゲートＧおよびワード線ＷＬの抵抗を下げるためにゲートＧおよびワード線ＷＬは厚く形成されているので、スイッチングトランジスタＴｒ１とＴｒ２との間の溝のアスペクト比が大きい。従って、図５に示すように、スイッチングトランジスタＴｒ１とＴｒ２との間のプラグ材料６５内にはボイド６０および／またはシーム７０が発生する。尚、この堆積工程で、ソース層Ｓ上にも、プラグ材料６５が埋め込まれる。
次に、図６に示すように、ＣＭＰを用いて、プラグ材料６５の表面を平坦化する。このとき、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１上に材料６５およびバリア膜５０は残置されている。
従来では、スイッチングトランジスタの上面が露出するまでプラグ材料を研磨していた。この場合、スイッチングトランジスタの上面上のプラグ材料６５およびバリア膜５０は除去されるので、隣接するスイッチングトランジスタ間に埋め込まれた各コンタクトプラグは、互いに電気的に分離される。このとき、コンタクトプラグの上面の高さは、スイッチングトランジスタの上面の高さと同じ高さレベルとなる。
一方、本実施形態では、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１上にプラグ材料６５およびバリア膜５０が残置されているので、この段階では、隣接するスイッチングトランジスタ間に埋め込まれたドレインコンタクトＤＣおよびソースコンタクトＳＣ１は、未だ電気的に接続された状態である。しかし、ＣＭＰの処理後、プラグ材料６５の表面（ドレインコンタクトＤＣの上面ＵＦ２）は、ボイド６０よりも充分に高い位置にある。このため、プラグ材料６５の表面にはボイド６０またはシーム７０がほとんど現れておらず、プラグ材料６５の表面は良好な平坦性を有する。即ち、プラグ材料６５の表面の平坦性（ラフネス）は従来のそれよりも小さい。例えば、ＣＭＰの処理後、スイッチングトランジスタＴｒ１、Ｔｒ２上のドレインコンタクトＤＣの厚みＴＤＣは、例えば、５ｎｍ〜４０ｎｍである。このとき、プラグ材料６５の表面の平坦性（ラフネス）は、例えば、０．２ｎｍ以下である。
次に、図７に示すように、プラグ材料６５上に、ＭＴＪ素子の材料を、固定層の材料、トンネルバリア膜の材料および記録層の材料の順番に堆積する。固定層の材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性層であり、トンネルバリア膜の材料は、例えば、酸化マグネシウムであり、記録層の材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性層である。
次に、ＭＴＪ素子の材料の上に、ハードマスク８１の材料を堆積する。ハードマスク８１の材料は、例えば、ＳｉＯ２、ＳｉＮ、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ２Ｏ３等の単層膜または積層膜である。ハードマスク８１が積層膜の場合、ハードマスク８１の材料は、図３の電極８０として利用され得るように、導電性材料（例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ）であることが好ましい。ハードマスク８１が積層膜の場合、ハードマスク８１の材料は、少なくともＭＴＪ素子上に導電性材料を堆積し、その導電性材料の上に絶縁性材料（例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３）を堆積する。ハードマスク８１の絶縁性材料は、ＭＴＪ素子およびドレインコンタクトＤＣのエッチング時に同時に除去される。本実施形態では、ハードマスク８１の材料として、プラズマＴＥＯＳによって形成されたＳｉＯ２とＴａとの積層膜、あるいは、ＳｉＯ２、ＴａおよびＴｉＡｌＮの積層膜を採用した。この場合、ＴａまたはＴｉＡｌＮがＭＴＪ素子の上面ＵＦ２上に最初に堆積され、その後にＳｉＯ２が堆積される。
次に、フォトレジスト８２をハードマスク８１上に堆積し、リソグラフィ工程により、フォトレジスト８２をＭＴＪ素子のレイアウトにパターニングする。これにより、図７に示す構造が得られる。
尚、図８および図９に示すように、ＭＴＪ素子は、スイッチングトランジスタＴｒ１側へ少しずれている。これは、ＭＴＪ素子の位置が或る程度ずれたとしても、ＭＴＪ素子が傾斜しないことを表わすためである。
次に、フォトレジスト８２をマスクとして用いて、ハードマスク８１をＲＩＥでエッチングする。さらに、ハードマスク８１をマスクとして用いて、ＭＴＪ素子の材料、プラグ材料６５およびバリア膜５０を、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１が露出されるまで連続的にエッチングする。これにより、図８に示す構造が得られる。ＭＴＪ素子の材料、プラグ材料６５およびバリア膜５０は同じ工程で連続的にエッチングされるので、ドレインコンタクトＤＣの上面ＵＦ２の平面レイアウトは、ＭＴＪ素子の平面レイアウトと同じになる。このエッチング工程において、ハードマスク８１の上部の絶縁性材料は除去される。従って、ハードマスク８１は、以降、電極８０と呼ぶ。尚、このエッチング工程で、ソースコンタクトＳＣ１も、ドレインコンタクトＤＣと同様に加工される。しかし、ソースコンタクトＳＣ１上には、ＭＴＪ素子およびハードマスク８１は設けられていないので、ソースコンタクトＳＣ１の上面は、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１の高さにほぼ等しいレベルまでエッチングされる。ただし、オーバーエッチングにより、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１の一部がエッチングされ、ソースコンタクトＳＣ１の上面の高さはスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１の高さとずれる場合がある。
ここで、ＭＴＪ素子の材料は、ＲＩＥ、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）を用いてエッチングしてもよい。さらに、ＭＴＪ素子の材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥのうち複数の方法を組み合わせてエッチングしてもよい。例えば、本実施形態では、ＭＴＪ素子の材料をＩＢＥで加工し、ドレインコンタクトＤＣの材料およびバリア膜５０の材料をＲＩＥで加工した。尚、ＭＴＪ素子の材料、プラグ材料６５およびバリア膜５０の材料を総てＩＢＥで加工すれば、ＭＴＪ素子に与えるダメージをより軽減することができる。
また、ＭＴＪ素子の材料、プラグ材料６５およびバリア膜５０の材料の加工後、１００℃〜２００℃の低温度でＯ２プラズマ処理を施すことによって、ＭＴＪ素子のダメージを回復させ、トンネルバリア膜の電流リークを低減させることができる。
次に、図９に示すように、ＭＴＪ素子およびドレインコンタクトＤＣの側面、電極８０の上面および側面、並びに、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１に保護膜９０を堆積する。保護膜９０は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＡｌｘＯｙ（ｘ＜２、ｙ＝３）、ＳｉＯ２、ＳｉＡｌｘＯｙ、ＴｉＯ２、ＺｒＯ２のいずれかの単層膜、あるいは、これらのうちの２種類以上の積層膜である。保護膜９０は、スパッタ法、斜め入射堆積法、ＡＬＤ（Atomic Layer Deposition）法のいずれで形成してもよい。本実施形態では、保護膜９０は、例えば、スパッタ法を用いて、シリコン窒化膜を約２０ｎｍ堆積することによって形成された。保護膜９０は、例えば、スパッタ法（または斜め入射堆積法）を用いてＡｌｘＯｙ（ｘ＜２、ｙ＝３）を約５ｎｍ堆積し、さらに、その上に、ＡＬＤ法を用いてＡｌ２Ｏ３膜を約１５ｎｍ堆積してもよい。
次に、保護膜９０上に層間絶縁膜ＩＬＤ１を堆積する。次に、電極８０の表面が露出するまでＣＭＰで層間絶縁膜ＩＬＤ１を研磨する。電極８０上にローカル配線ＬＩＣを形成し、さらに、ローカル配線ＬＩＣを被覆するように層間絶縁膜ＩＬＤ２を堆積する。その後、図３に示すように、ソースコンタクトＳＣ２、ビット線コンタクトＢＣ、ソース線ＳＬおよびビット線ＢＬを形成し、本実施形態によるＭＲＡＭが完成する。ソースコンタクトＳＣ２は、ソースコンタクトＳＣ１に接続するように形成され、ソース線ＳＬは、ソースコンタクトＳＬ２に接続するように形成される。
尚、ビット線コンタクトＢＣは、図３には現れていないが、ソースコンタクトＳＣ２と同時に形成され、かつ、ローカル配線ＬＩＣに達するように形成される（図２参照）。ビット線ＢＬも、図３には現れていないが、ソース線ＳＬと同時に形成され、かつ、ビット線コンタクトＢＣに接続するように形成される。
本実施形態によれば、コンタクトプラグとしてのドレインコンタクトＤＣの材料を、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１まで研磨していない。従って、ドレインコンタクトＤＣは、隣接するスイッチングトランジスタＴｒ１とＴｒ２との間にのみ埋め込まれているだけでなく、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高いレベルまで一体として形成されている。これにより、ドレインコンタクトＤＣにボイド６０および／またはシーム７０が無くなり、ＭＴＪ素子は、半導体基板１０の表面に対してほぼ水平であり、かつ、平坦性の良好なドレインコンタクトＤＣの上面ＵＦ２上に形成され得る。これにより、ＭＴＪ素子の信頼性を良好に保つことができる。尚、ドレインコンタクトＤＣの上面ＵＦ２には、ボイド６０およびシーム７０による結晶粒界が残る場合があるが、平坦性に影響を与えない結晶粒界は、ＭＴＪ素子の電気特性および磁気特性に影響を与えない。
一方、ドレインコンタクトＤＣおよびバリア膜５０は、ハードマスク８１をマスクとして用いて、ＭＴＪ素子のレイアウトと同じパターンに加工される。これにより、ドレインコンタクトＤＣだけでなく、バリア膜５０も、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１の少なくとも一部分において除去されている。よって、隣接するコンタクトプラグ（ドレインコンタクトＤＣおよびソースコンタクトＳＣ１）は、電気的に絶縁される。バリア膜５０は、ドレインコンタクトＤＣの下には残存するので、プラグ材料６５（例えば、タングステン）の拡散防止、および、シリコン基板１０の保護の役目を果たすことができる。
従来のように、プラグ材料６５をスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１の高さまでＣＭＰで研磨した場合、保護膜３０の材料（例えば、シリコン窒化膜）と、プラグ材料６５（例えば、タングステン）とが異なるため、保護膜３０とドレインコンタクトＤＣとの境界が平坦になり難い。この場合、ＭＴＪ素子が、リソグラフィのアライメントずれによって保護膜３０とドレインコンタクトＤＣとの境界にわたって形成されると、ＭＴＪ素子の電気特性および磁気特性に悪影響を与える可能性がある。
これに対し、本実施形態では、ドレインコンタクトＤＣは、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高いレベルまで一体として形成されている。これにより、図３に示すように、ＭＴＪ素子が保護膜３０とドレインコンタクトＤＣとの境界にわたって形成されていたとしても、ドレインコンタクトＤＣの上面ＵＦ２の平坦性を良好に保つことができる。よって、図７に示すように、フォトレジスト８２のアライメントがずれていたとしても、ＭＴＪ素子が傾斜せず、ＭＲＡＭの信頼性を高く維持することができる。
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従ったＭＲＡＭのドレインコンタクトＤＣの一部を示す断面図である。第１の実施形態では、ボイド６０またはシーム７０に起因する結晶粒界は、ＭＴＪ素子の特性にほとんど影響しないものとした。しかし、第２の実施形態では、ドレインコンタクトＤＣの上面ＵＦ２の結晶粒界の影響をより小さくするために、この結晶粒界を金属材料で埋め込む。結晶粒界を埋め込む金属材料は、例えば、ＭＴＪ素子の固定層の材料と同じＴａでよい。これにより、ＭＴＪ素子の特性は、結晶粒界により悪影響を受けない。
第２の実施形態の製造方法は次の通りである。図６に示す工程の後、例えば、タンタル膜を約４０ｎｍ堆積し、このタンタル膜をＣＭＰで研磨する。これにより、上面ＵＦ１の結晶粒界をタンタルで埋め込むことができる。第２の実施形態の製造方法の他の工程は、第１の実施形態の工程と同様でよい。
第２の実施形態によれば、ドレインコンタクトＤＣの上面ＵＦ２の平坦性をより良好にすることができる。よって、第２の実施形態は、さらにＭＴＪ素子の信頼性を高くすることができる。さらに、第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様であるので、第２の実施形態は、第１の実施形態の効果をも得ることができる。
（第３の実施形態）
第１および第２の実施形態では、ＭＴＪ素子の材料がエッチングされた後、プラグ材料６５がエッチングされている。この場合、プラグ材料６５（例えば、タングステン）がＭＴＪ素子の側面に付着する場合がある。プラグ材料６５は導電性であるので、プラグ材料６５がＭＴＪ素子のトンネルバリア膜の側面に付着すると、固定層と記録層とがショートする可能性がある。また、プラグ材料６５がＭＴＪ素子の側面に付着することによって、ＭＴＪ素子の幅が大きくなってしまう。
そこで、第３の実施形態では、プラグ材料６５のエッチング後に、ＭＴＪ素子の材料をエッチングする。また、ＭＴＪ素子は、ドレインコンタクトＤＣの上面ＵＦ２全体を被覆して、ＭＴＪ素子の材料のエッチング時にドレインコンタクトＤＣを露出させない。図１１〜図１６を参照して、第３の実施形態によるＭＲＡＭの製造方法をより詳細に説明する。
図４〜図６に示す工程を経た後、図１１に示すように、ドプラグ材料６５上に第１のマスク材料８５を形成する。第１のマスク材料８５は、隣接する２つのスイッチングトランジスタＴｒ１とＴｒ２との間のプラグ材料６５上に残存させるように加工する。即ち、第１のマスク材料８５は、ドレインコンタクトＤＣのパターンに加工される。第１のマスク材料８５は、例えば、有機材料膜、シリコン化合物、および、フォトレジストの順に堆積された積層膜である。
次に、図１２に示すように、第１のマスク材料８５をマスクとして用いて、プラグ材料６５およびバリア膜５０をＲＩＥでエッチングし、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１を露出させる。このエッチング工程により、ドレイン層Ｄに電気的に接続されたドレインコンタクトＤＣとソース層Ｓに接続されたソースコンタクトＳＣ１とが形成される。
次に、第１のマスク材料８５の除去後、ドレインコンタクトＤＣおよびソースコンタクトＳＣ１を被覆するように層間絶縁膜ＩＬＤ１０を堆積する。ＣＭＰを用いて、ドレインコンタクトＤＣの上面ＵＦ２が露出するまで層間絶縁膜ＩＬＤ１０を研磨する。これにより、図１３に示す構造が得られる。このとき、上面ＵＦ１を基準とした上面ＵＦ２の高さＴＤＣは、第１の実施形態の上面ＵＦ１を基準とした上面ＵＦ２の高さと同様に、例えば、５ｎｍ〜４０ｎｍである。また、上面ＵＦ２の平坦性（ラフネス）は、第１の実施形態と同様に、例えば、０．２ｎｍ以下である。
次に、図１４に示すように、ドレインコンタクトＤＣおよび層間絶縁膜ＩＬＤ１０上にＭＴＪ素子の材料および第２のマスク材料としてのハードマスク８１の材料を堆積する。ＭＴＪ素子の材料およびハードマスク８１の材料は、第１の実施形態におけるそれらの材料と同様でよい。また、ＭＴＪ素子の材料およびハードマスク８１の材料の各堆積方法も、第１の実施形態におけるそれらの堆積方法と同様でよい。
次に、フォトレジスト８７をハードマスク８１の材料上に堆積し、ＭＴＪ素子のレイアウトにパターニングする。ＭＴＪ素子のレイアウトは、ＭＴＪ素子の材料のエッチング時にドレインコンタクトＤＣが露出しないように、第１のマスク材料８５のレイアウトよりも広く形成されている。続いて、フォトレジスト８７をマスクとして用いてハードマスク８１の材料をＲＩＥでエッチングする。さらに、ハードマスク８１をマスクとして用いて、ＭＴＪ素子の材料をエッチングする。これにより、図１５に示す構造が得られる。尚、ＭＴＪ素子の材料のエッチング方法およびハードマスク８１の材料のエッチング方法は、第１の実施形態におけるそれらのエッチング方法と同様でよい。
ここで、ＭＴＪ素子のレイアウトは、第１のマスク材料８５のレイアウト、即ち、ドレインコンタクトＤＣの上面ＵＦ２のレイアウトよりも広く形成される。よって、ＭＴＪ素子の底面は、ドレインコンタクトＤＣの上面ＵＦ２よりも面積が大きく、ＭＴＪ素子の材料のエッチング時にＭＴＪ素子は、ドレインコンタクトＤＣの上面ＵＦ２の全体を被覆する。よって、ＭＴＪ素子の材料のエッチング時に、ドレインコンタクトＤＣの材料（例えば、タングステン）は露出されない。その結果、ＭＴＪ素子の側面にドレインコンタクトＤＣの材料が付着することを防止し、ＭＴＪ素子の固定層と記録層との間のリークが抑制され得る。また、ＭＴＪ素子の側面にドレインコンタクトＤＣの材料が付着することを防止するので、ＭＴＪ素子の大きさが増大することを抑制することができる。
その後、第１の実施形態の製造方法と同様に、層間絶縁膜ＩＬＤ１、ローカル配線ＬＩＣ、層間絶縁膜ＩＬＤ２、ソースコンタクトＳＣ２およびソース線ＳＬを形成する。これにより、図１６に示すように第３の実施形態によるＭＲＡＭが完成する。第３の実施形態によるＭＲＡＭは、ＭＴＪ素子がドレインコンタクトＤＣの上面ＵＦ２の全体を被覆している点および層間絶縁膜ＩＬＤ１０が設けられている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
第３の実施形態では、ＭＴＪ素子の形成は、プラグ材料６５のエッチング後に実行される。また、ＭＴＪ素子の材料をエッチングするときに、ＭＴＪ素子の底面がドレインコンタクトＤＣの上面ＵＦ２を被覆している。これにより、ＭＴＪ素子の側面にプラグ材料６５（例えば、タングステン）が付着せず、ＭＴＪ素子の固定層と記録層との間のリークを抑制することができる。さらに、ＭＴＪ素子の側面にプラグ材料６５が付着しないので、ＭＴＪ素子の大きさが増大することを抑制することができる。
第３の実施形態においても、ドレインコンタクトＤＣの上面ＵＦ２は、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高い位置にある。よって、第３の実施形態は、第１の実施形態の効果をも得ることができる。第３の実施形態は、第２の実施形態と組み合わせることができる。これにより、第３の実施形態は、第２の実施形態の効果をも得ることができる。
（第４の実施形態）
第３の実施形態では、ＭＴＪ素子の平面レイアウトは、ドレインコンタクトＤＣの上面ＵＦ２の平面レイアウトよりも大きい。しかし、消費電力の観点からＭＴＪ素子のサイズはできるだけ小さいほうが好ましい。しかし、ＭＴＪ素子のサイズをドレインコンタクトＤＣの上面ＵＦ２よりも小さくすると、第１および第２の実施形態による製造方法では、プラグ材料６５のエッチング工程において、ＭＴＪ素子の近傍のプラグ材料６５がトレンチングによって余計にエッチングされる。これは、プラグ材料６５内のシーム７０やボイド６０を露出させ、ＭＴＪ素子を傾斜させる原因となる。シーム７０やボイド６０の露出は、プラズマＣＶＤの異常放電を招致し、あるいは、エッチング後のウェット処理において残留物をシーム７０やボイド６０内に溜め込む可能性もある。これらは、いずれも不良の原因となり、歩留まりを低下させる。尚、プラグ材料６５のトレンチングとは、プラグ材料６５のエッチング時にハードマスク８１およびＭＴＪ素子の側面にイオンが反射してプラグ材料６５のエッチレートを増大させる現象である。
そこで、第４の実施形態は、ＭＴＪ素子の側面に側壁を設けることによって、ＭＴＪ素子のサイズを小さくすることを可能にし、ＭＴＪ素子の消費電力を低下させる。
図１７〜図２０は、第４の実施形態によるＭＲＡＭの製造方法を示す断面図である。まず、図４〜図６に示す工程を経た後、ハードマスク８１およびＭＴＪ素子を堆積し、リソグラフィおよびＲＩＥ（またはＩＢＥ）を用いて、ハードマスク８１およびＭＴＪ素子を加工する。このとき、ハードマスク８１およびＭＴＪ素子の堆積方法は、第１の実施形態のそれらの堆積方法と同様でよい。また、ハードマスク８１およびＭＴＪ素子のエッチング方法は、第１の実施形態のそれらのエッチング方法と同様でよい。
ここで、ハードマスク８１およびＭＴＪ素子は、隣接するスイッチングトランジスタＴｒ１、Ｔｒ２の間の間隔よりも狭く形成される。ＭＴＪ素子の底面の面積は、後の工程で形成されるドレインコンタクトＤＣの上面ＵＦ２の面積よりも小さい。
次に、図１８に示すように、側壁膜１２０の材料を堆積し、側壁膜１２０の材料をＲＩＥで異方的にエッチバックする。側壁膜１２０の材料は、例えば、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、マグネシウム酸化膜、あるいは、これらを混合した絶縁材料である。これにより、ＭＴＪ素子およびハードマスク８１の側面に側壁膜１２０が残置される。このとき、側壁膜１２０およびＭＴＪ素子の底面の幅Ｗ１は、隣接するスイッチングトランジスタＴｒ１とＴｒ２との間の間隔Ｗ２と同じかそれよりも若干大きい。
次に、図１９に示すように、ハードマスク８１および側壁膜１２０をマスクとして用いて、プラグ材料６５およびバリア膜５０をＲＩＥでエッチングする。これにより、スイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１が露出され、ドレインコンタクトＤＣおよびソースコンタクトＳＣ１が電気的に分離される。このとき、側壁膜１２０がＭＴＪ素子の側面を被覆しているので、プラグ材料６５および／またはバリア膜５０の材料がＭＴＪ素子の側面に付着しない。従って、ＭＴＪ素子の固定層と記録層との間の電気的なショートを抑制することができる。
その後、第１の実施形態の製造方法と同様に、保護膜９０、層間絶縁膜ＩＬＤ１、ローカル配線ＬＩＣ、層間絶縁膜ＩＬＤ２、ソースコンタクトＳＣ２およびソース線ＳＬを形成する。これにより、図２０に示すように第４の実施形態によるＭＲＡＭが完成する。尚、ハードマスク８１は、第１の実施形態と同様に電極８０ともいう。
第４の実施形態によるＭＲＡＭでは、ＭＴＪ素子の設置面積がドレインコンタクトＤＣの上面ＵＦ２よりも小さい。即ち、ＭＴＪ素子のサイズが小さいので、消費電力が小さい。
一方、ＭＴＪ素子および側壁膜１２０の設置面積はドレインコンタクトＤＣの上面ＵＦ２の面積と等しい。即ち、ＭＴＪ素子および側壁膜１２０は、ドレインコンタクトＤＣの上面ＵＦ２の全体を被覆する。これにより、シーム７０やボイド６０は露出されず、ＭＴＪ素子は、シリコン基板１０の表面に対してほぼ水平に形成され得る。また、側壁膜１２０の存在により、ＭＴＪ素子および電極８０は安定し、傾斜し難くなる。
さらに、ドレインコンタクトＤＣの上面ＵＦ２がスイッチングトランジスタＴｒ１、Ｔｒ２の上面ＵＦ１よりも高い位置にあるので、第４の実施形態は、第１の実施形態の効果をも得ることができる。第４の実施形態は、第２の実施形態と組み合わせてもよい。この場合、第４の実施形態は、第２の実施形態の効果をも得ることができる。
上記第１から第４の実施形態において、基板および拡散層の各導電型は逆であってもよい。この場合、スイッチングトランジスタは、Ｎ型トランジスタからＰ型トランジスタに変更されるが、スイッチングトランジスタとしての機能は変わらない。このため、基板および拡散層の各導電型が逆になっても上記第１から第４の実施形態の各効果は失われない。
ＭＣ…メモリセル、Ｔｒ１、Ｔｒ２…スイッチングトランジスタ、Ｓ…ソース層、Ｄ…ドレイン層、１０…半導体基板、２０…ゲート絶縁膜、３０…保護膜、４０…側壁膜、５０…バリア膜、６０…ボイド、７０…シーム、８０…電極、９０…保護膜、ＩＬＤ１，ＩＬＤ２…層間絶縁膜、Ｇ…ゲート、ＷＬ…ワード線、ＤＣ…ドレインコンタクト、ＳＣ１、ＳＣ２…ソースコンタクト、ＬＩＣ…ローカル配線、ＵＦ１…スイッチングトランジスタＴｒ１、Ｔｒ２の上面、ＵＦ２…ドレインコンタクトＤＣの上面、ＳＬ…ソース線、ＢＬ…ビット線、ＷＬ…ワード線

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に設けられた複数のスイッチングトランジスタと、
    隣接する２つの前記スイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタの拡散層に電気的に接続され、上面が前記スイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、
    前記コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、
    前記記憶素子上に設けられた配線とを備えた半導体記憶装置。
  2. 前記コンタクトプラグの上面の平面レイアウトは、前記記憶素子の平面レイアウトと同じであることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記コンタクトプラグは、前記隣接する２つのスイッチングトランジスタ間においてシームまたはボイドを含み、
    前記記憶素子は、前記コンタクトプラグのシームまたはボイド上に設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記コンタクトプラグのボイドまたはシームに起因する結晶粒界に導電性材料が埋め込まれていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記記憶素子は、前記コンタクトプラグの上面全体を被覆することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記記憶素子の側面に設けられた側壁層をさらに備え、
    前記記憶素子および前記側壁層は、前記コンタクトプラグの上面全体を被覆することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
  7. 半導体基板上に複数のスイッチングトランジスタを形成し、
    導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、
    前記プラグ材料を前記スイッチングトランジスタの上面上に残存させたまま、前記プラグ材料の表面を平坦化し、
    データを記憶する記憶素子の材料を前記プラグ材料上に堆積し、
    前記記憶素子の材料上にマスク材料を堆積し、
    前記マスク材料を前記記憶素子のパターンに加工し、
    前記マスク材料をマスクとして用いて前記スイッチングトランジスタの上面が露出するまで前記記憶素子および前記プラグ材料をエッチングすることを具備する半導体記憶装置の製造方法。
  8. 半導体基板上に複数のスイッチングトランジスタを形成し、
    導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、
    前記プラグ材料上に第１のマスク材料を堆積し、
    前記第１のマスク材料を、前記隣接する２つのスイッチングトランジスタの間の前記プラグ材料上に残存させるように加工し、
    前記第１のマスク材料をマスクとして用いて、前記プラグ材料をエッチングして前記スイッチングトランジスタの拡散層に電気的に接続されるコンタクトプラグを形成し、
    前記第１のマスク材料の除去後、前記コンタクトプラグを被覆するように層間絶縁膜を堆積し、
    前記コンタクトプラグの上面が露出するまで前記層間絶縁膜を研磨し、
    データを記憶する記憶素子の材料を前記コンタクトプラグ上に堆積し、
    第２のマスク材料を前記記憶素子の材料上に堆積し、
    前記第２のマスク材料を、前記コンタクトプラグの上面の平面レイアウトより大きな平面レイアウトを有するように加工し、
    前記第２のマスク材料をマスクとして用いて、前記記憶素子の材料をエッチングし、前記コンタクトプラグの上面よりも大きな底面を有する前記記憶素子を形成することを具備する半導体記憶装置の製造方法。
  9. 半導体基板上に複数のスイッチングトランジスタを形成し、
    導電性のプラグ材料を、隣接する２つの前記スイッチングトランジスタの間に埋め込み、かつ、該隣接する２つのスイッチングトランジスタの上面上にも堆積し、
    前記プラグ材料を前記スイッチングトランジスタの上面上に残存させたまま、前記プラグ材料の表面を平坦化し、
    データを記憶する記憶素子の材料を前記プラグ材料上に堆積し、
    前記記憶素子の材料上にマスク材料を堆積し、
    前記マスク材料を前記記憶素子のパターンに加工し、
    前記マスク材料をマスクとして用いて前記プラグ材料が露出するまで前記記憶素子の材料をエッチングして、前記記憶素子を形成し、
    前記記憶素子の側面に側壁層を形成し、
    前記記憶素子および前記側壁膜をマスクとして用いて、前記プラグ材料を、前記スイッチングトランジスタの上面が露出するまでエッチングすることを具備する半導体記憶装置の製造方法。
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