JP2011158910A

JP2011158910A - 表示装置の作製方法

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Publication number: JP2011158910A
Application number: JP2011044854A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Eiichiro Tsuji; 英一郎辻
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-03-02
Filing date: 2011-03-02
Publication date: 2011-08-18

Abstract

【課題】本発明は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。また、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。
【解決手段】アクティブマトリクス型表示装置の製造コストを低減するために画素部に用いるＴＦＴを全て一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴもしくはｎチャネル型ＴＦＴのいずれか一方を指す）とし、さらに駆動回路もすべて画素部と同じ導電型のＴＦＴで形成することを特徴とする。これにより製造工程を大幅に削減し製造コストを低減することが可能となる。
【選択図】図１１

Description

本発明は、同一の絶縁体上に画素部および画素部に信号を伝送するための駆動回路を有する表示装置に関する。特に、電極間に液晶材料を挟んだ液晶表示装置、または電極間に発光性材料を挟んだ自発光表示装置に関する。電極間に発光性材料を挟んだ素子（以下、発光素子という）を有する装置（以下、発光装置という）に関する。また、本発明は電極間に液晶材料を挟んだ素子（以下、液晶素子という）を有する装置（以下、液晶表示装置という）に用いることも可能である。なお、本明細書では液晶表示装置及び自発光表示装置をまとめて表示装置と呼ぶ。

近年、薄膜トランジスタ（以下、ＴＦＴと記す）で画素部を形成したアクティブマトリクス型表示装置の開発が進んでいる。アクティブマトリクス型表示装置の代表例は液晶表示装置であり、各画素に液晶層に印加する電圧を制御するためにスイッチング素子としてＴＦＴが設けられている。また、ＥＬ(Electro Luminescence)材料を用いた自発光表示装置は、画素部に設けられた各画素の各々にＴＦＴを設け、ＴＦＴによりＥＬ素子に流れる電流量を制御して各画素の発光輝度を制御する。このようなアクティブマトリクス型表示装置の特徴は、画素数が増えても各画素に均一に電圧を供給できるので高精細な画像を得る場合に適している。

また、アクティブマトリクス型表示装置の利点は、画素部に信号を伝送する駆動回路として、シフトレジスタ、ラッチもしくはバッファといった回路を同一の絶縁体上にＴＦＴで形成することが可能な点である。これにより外部回路との接点数が非常に少なく、かつ、高精細な画像表示が可能な表示装置を実現することが可能となっている。

ここでアクティブマトリクス型自発光表示装置の画素の等価回路図を図１０（Ａ）に示す。図１０（Ａ）において、１００１はソース配線、１００２はゲート配線、１００３はスイッチング素子として機能するＴＦＴ（以下、スイッチングＴＦＴという）、１００４はスイッチングＴＦＴ１００３のドレインに電気的に接続されたコンデンサである。

また、スイッチングＴＦＴ１００３のドレインには電流制御ＴＦＴ１００５のゲート電極が電気的に接続されている。電流制御ＴＦＴ１００５のソースは電流供給線１００６に電気的に接続され、ドレインはＥＬ素子１００７に電気的に接続される。即ち、電流制御ＴＦＴ１００５はＥＬ素子１００７に流れる電流を制御する素子として機能することになる。

このように画素内に二つのＴＦＴを有し、それぞれ異なる役割を持ってＥＬ素子の発光輝度を制御することができる。その結果、発光期間がほぼ１フレーム期間行われ、高精細な画素部となっても発光輝度を抑えたまま画像を表示することが可能となる。さらに、アクティブマトリクス型の利点は、画素部に信号を伝送する駆動回路として、シフトレジスタやサンプリング回路を同一の基板上にＴＦＴで形成することが可能な点である。これにより非常にコンパクトな自発光表示装置を作製することが可能となっている。

また、図１０（Ｂ）は液晶表示装置の画素の等価回路図であり、ソース配線１０１１、ゲート配線１０１２、スイッチングＴＦＴ１０１３、保持容量１０１５、容量線１０１４、液晶層１０１６である。

代用的な液晶表示装置は画素内に一つのＴＦＴ、またはマルチゲート構造のＴＦＴが設けられている。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。ＴＦＴはスイッチング素子としての機能を果たし、液晶層に印加する電圧を保持するために、リーク電流が小さいことが要求されている。ＴＦＴがオン状態のときにソース配線から画素に転送される電荷は、フィールド期間の間保持される。液晶の抵抗は高くなくてはならない。ＴＦＴに要求される特性は、走査期間中に画素容量（液晶そのもの）を充電し得る十分大きなオン電流、フィールド期間中にわたって電荷を保持し得る十分小さなオフ電流、十分小さなゲート・ドレイン間寄生容量などである。保持容量は、画素容量が小さいため、保持の動作が不十分であるためこれを補い、寄生容量の影響を防ぐために設ける。

一方、駆動回路のバッファ回路は高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。

しかしながら、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、製造コストが高くなるという問題を抱えていた。また、複数のＴＦＴを同時に形成するため、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良があると画素一列が動作しないといった線状欠陥を引き起こすこともある。

本発明は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。また、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。

本発明は、アクティブマトリクス型表示装置の製造コストを低減するために画素部に用いるＴＦＴを全て一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴもしくはｎチャネル型ＴＦＴのいずれか一方を指す）とし、さらに駆動回路もすべて画素部と同じ導電型のＴＦＴで形成することを特徴とする。これにより製造工程を大幅に削減し製造コストを低減することが可能となる。

特に重要な点は、一導電型のＴＦＴだけで駆動回路を形成する点にある。即ち、一般的な駆動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を基本に設計されるが、本発明ではｐチャネル型ＴＦＴもしくはｎチャネル型ＴＦＴのみを組み合わせて駆動回路を形成する。

このような構成とすることで、ＴＦＴの製造工程において、導電型を制御する不純物をドーピングするときに用いるマスク数を１枚減らすことができる。その結果、製造工程の短縮と、製造コストの削減が可能となる。

以上のように、本発明の構成は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で形成され、前記画素部のｐチャネル型ＴＦＴはオフセットゲート構造を有していることを特徴としている。

また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で形成され、前記画素部のｐチャネル型ＴＦＴは、ゲート電極の外側にＬＤＤ領域を有し、前記駆動回路のｐチャネル型ＴＦＴは、ゲート電極と重なるＬＤＤ領域を有していることを特徴としている。

また、他の発明は、画素部及び駆動回路が同一の絶縁体上に形成された表示装置において、前記画素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で形成され、前記画素部のソース配線とゲート電極は第１の絶縁膜上に形成され、かつ、該ゲート電極と接続するゲート配線は、第２の絶膜を介して前記ソース配線と交差していることを特徴としている。

前記駆動回路は、ＥＥＭＯＳ回路もしくはＥＤＭＯＳ回路を含み、或いは、前記駆動回路は複数のＮＡＮＤ回路からなるデコーダを含むことを特徴としている。

また、本発明の表示装置の作製方法は、絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜を形成する第１の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれの上層に、第１の導電膜と該第１の導電膜の内側の第２の導電膜とから成るゲート電極を形成する第２の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第３の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第４の工程と、前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去する第５の工程とを有することを特徴としている。

また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜を形成する第１の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれの上層に、第１の導電膜と該第１の導電膜の内側の第２の導電膜とから成るゲート電極を形成する第２の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第３の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第４の工程と、前記第２の半導体膜上の前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去してオフセット領域を形成する第５の工程とを有することを特徴としている。

また、本発明の表示装置の作製方法の他の一例は、絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜を形成する第１の工程と、前記第１の半導体膜と前記第２の半導体膜の上に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜の上に、前記第１の半導体膜と前記第２の半導体膜に対応して、第１の導電膜と該第１の導電膜の内側の第２の導電膜とから成るゲート電極と、ソース配線を形成する第３の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第４の工程と、前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第５の工程と、前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去する第６の工程と、前記ゲート電極及び前記ソース配線の上に、第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上にゲート配線を形成する第８の工程とを有することを特徴としている。

以上のように、本発明によれば、反射型の表示装置を４枚のフォトマスクで実現することが可能となり、アクティブマトリクス型表示装置の製造コストを低減することを可能とする。

ゲート側駆動回路の構成を示す図。デコーダ入力信号のタイミングチャートを示す図。ソース側駆動回路の構成を示す図。ＥＥＭＯＳ回路及びＥＤＭＯＳ回路の構成を示す図。シフトレジスタの構成を示す図。ＰＴＦＴにより形成される自発光装置の画素部の構造を説明する断面図。ＰＴＦＴにより形成される自発光装置の画素部の構造を説明する上面図。ＰＴＦＴにより形成される自発光装置の画素部の構造を説明する断面図。Ｅ型ＰＴＦＴ及びＤ型ＰＴＦＴの作製工程を説明する断面図。画素部の等価回路図。ＰＴＦＴにより形成される液晶表示装置の画素部の構造を説明する断面図。ＰＴＦＴにより形成される液晶表示装置の画素部の構造を説明する上面図。ＰＴＦＴにより形成される液晶表示装置の画素部の構造を説明する断面図。オフセットゲート構造の詳細を説明する図。ＰＴＦＴにより形成される液晶表示装置の画素部の構造を説明する断面図。ＰＴＦＴにより形成される透過型の液晶表示装置の画素部の構造を説明する断面図。ＰＴＦＴにより形成される透過型の液晶表示装置の構造を説明する断面図。液晶表示装置の主要構成要素の組み立て図。端子部の構造を説明する図。電子装置の構成を説明するブロック図。結晶質半導体膜の作製方法を説明する図。電子装置の一例を説明する図。電子装置の一例を説明する図。ＰＴＦＴのゲート電圧（ＶＧ）対ドレイン電流（ＩＤ）の特性を示すグラフ。

ここで本発明で用いる駆動回路について図１、図２を用いて説明する。図１はゲート側駆動回路の例であるが、本発明では一般的なシフトレジスタの代わりに図１に示すようなｐチャネル型ＴＦＴを用いたデコーダを用いる。

図１において、１００がゲート側駆動回路のデコーダ、１０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）
が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。

ゲート側のデコーダ１００において、１０２はデコーダ１００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。

選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１０２は図２のタイミングチャートに示す信号を伝送する。図２に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２^-1倍、Ａ３の周波数は２^-2倍、Ａｎの周波数は２^-(n-1)倍となる。

また、１０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１０３bは第２段のＮＡＮＤ回路、１０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１００が複数のＮＡＮＤ回路からなる。

また、ＮＡＮＤ回路１０３a〜１０３cは、ｐチャネル型ＴＦＴ１０４〜１０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１０３に用いられている。また、ｐチャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。

このとき、ＮＡＮＤ回路１０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１０４〜１０６は、互いに並列に接続されており、共通のソースとして正電源線（Ｖ_DH）１１０に接続され、共通のドレインとして出力線１１１に接続されている。
また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１０７〜１０９は、互いに直列に接続されており、回路端に位置するｐチャネル型ＴＦＴ１０９のソースが負電源線（Ｖ_DL）１１２に接続され、もう一方の回路端に位置するｐチャネル型ＴＦＴ１０７のドレインが出力線１１１に接続されている。

以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。但し、ｎ個のＮＡＮＤ回路１０３a〜１０３cにおいて、ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１１１は必ず１本しか選択されないようになっており、選択線１０２には出力線１１１が端から順番に選択されていくような信号が入力される。

次に、バッファ１０１はＮＡＮＤ回路１０３a〜１０３cの各々に対応して複数のバッファ１１３a〜１１３cにより形成されている。但しバッファ１１３a〜１１３cはいずれも同一構造で良い。

また、バッファ１１３a〜１１３cは一導電型ＴＦＴとしてｐチャネル型ＴＦＴ１１４〜１１６を用いて形成される。デコーダからの出力線１１１はｐチャネル型ＴＦＴ１１４（第１の一導電型ＴＦＴ）のゲートとして入力される。ｐチャネル型ＴＦＴ１１４は接地電源線（ＧＮＤ）１１７をソースとし、ゲート配線１１８をドレインとする。また、ｐチャネル型ＴＦＴ１１５（第２の一導電型ＴＦＴ）は接地電源線１１７をゲートとし、正電源線（Ｖ_DH）１１９をソースとし、ゲート配線１１８をドレインとして常時オン状態となっている。

即ち、本発明において、バッファ１１３a〜１１３cは第１の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１１４）および第１の一導電型ＴＦＴに直列に接続され、且つ、第１の一導電型ＴＦＴのドレインをゲートとする第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１１５）を含む。

また、ｐチャネル型ＴＦＴ１１６（第３の一導電型ＴＦＴ）はリセット信号線（Reset）をゲートとし、正電源線１１９をソースとし、ゲート配線１１８をドレインとする。なお、接地電源線１１７は負電源線（但し画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。

このとき、ｐチャネル型ＴＦＴ１１５のチャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。

バッファ１１３aの動作は次の通りである。まず出力線１１１に正電圧が加えられているとき、ｐチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成されていない状態）となる。一方でｐチャネル型ＴＦＴ１１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１１８には正電源線１１９の電圧が加えられる。

ところが、出力線１１１に負電圧が加えられた場合、ｐチャネル型ＴＦＴ１１４がオン状態となる。このとき、ｐチャネル型ＴＦＴ１１４のチャネル幅がｐチャネル型ＴＦＴ１１５のチャネル幅よりも大きいため、ゲート配線１１８の電位はｐチャネル型ＴＦＴ１１４側の出力に引っ張られ、結果的に接地電源線１１７の電圧がゲート配線１１８に加えられる。

従って、ゲート配線１１８は、出力線１１１に負電圧が加えられるときは負電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１１１に正電圧が加えられているときは常に正電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。

なお、ｐチャネル型ＴＦＴ１１６は負電圧が加えられたゲート配線１１８を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線１１８の選択期間が終了したら。リセット信号を入力してゲート配線１１８に正電圧を加える。但しｐチャネル型ＴＦＴ１１６は省略することもできる。

以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図３に示す。図３に示すソース側駆動回路はデコーダ３０１、ラッチ３０２およびバッファ３０３を含む。なお、デコーダ３０１およびバッファ３０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。

図３に示すソース側駆動回路の場合、ラッチ３０２は第１段目のラッチ３０４および第２段目のラッチ３０５からなる。また、第１段目のラッチ３０４および第２段目のラッチ３０５は、各々ｍ個のｐチャネル型ＴＦＴ３０６a〜３０６cで形成される複数の単位ユニット３０７を有する。デコーダ３０１からの出力線３０８は単位ユニット３０７を形成するｍ個のｐチャネル型ＴＦＴ３０６a〜３０６cのゲートに入力される。なお、ｍは任意の整数である。

例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。

そして、ｐチャネル型ＴＦＴ３０６a〜３０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）３０９に接続される。即ち、出力線３０８に負電圧が加えられると一斉にｐチャネル型ＴＦＴ３０６a〜３０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、ｐチャネル型ＴＦＴ３０６a〜３０６cの各々に接続されたコンデンサ３１０a〜３１０cに保持される。

また、第２段目のラッチ３０５も複数の単位ユニット３０７bを有し、単位ユニット３０７bはｍ個のｐチャネル型ＴＦＴ３１１a〜３１１cで形成される。ｐチャネル型ＴＦＴ３１１a〜３１１cのゲートはすべてラッチ信号線３１２に接続され、ラッチ信号線３１２に負電圧が加えられると一斉にｐチャネル型ＴＦＴ３１１a〜３１１cがオン状態となる。

その結果、コンデンサ３１０a〜３１０cに保持されていた信号が、ｐチャネル型ＴＦＴ３１１a〜３１１cの各々に接続されたコンデンサ３１３a〜３１３cに保持されると同時にバッファ３０３へと出力される。そして、図１で説明したようにバッファを介してソース配線３１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。

以上のように、ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型表示装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。

なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本発明は実施できる。

また、ＰＭＯＳ回路において、エンハンスメント型ＴＦＴで形成するＥＥＭＯＳ回路と、エンハンスメント型とデプレッション型とを組み合わせて形成するＥＤＭＯＳ回路がある。

ここでＥＥＭＯＳ回路の例を図４（Ａ）に、ＥＤＭＯＳ回路の例を図４（Ｂ）
に示す。図４（Ａ）において、４０１、４０２はどちらもエンハンスメント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴという）である。また、図４（Ｂ）において、４０３はＥ型ＰＴＦＴ、４０４はデプレッション型のｐチャネル型ＴＦＴ（以下、Ｄ型ＰＴＦＴという）である。

なお、図４（Ａ）、（Ｂ）において、Ｖ_DHは正の電圧が印加される電源線（正電源線）であり、Ｖ_DLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。

さらに、図４（Ａ）に示したＥＥＭＯＳ回路もしくは図４（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図５に示す。図５において、５００、５０１はフリップフロップ回路である。また、５０２、５０３はＥ型ＰＴＦＴであり、Ｅ型ＰＴＦＴ５０２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＰＴＦＴ５０３のゲートには極性の反転したクロック信号（ＣＬバー）
が入力される。また、５０４で示される記号はインバータ回路であり、図５（Ｂ）に示すように、図４（Ａ）に示したＥＥＭＯＳ回路もしくは図４（Ｂ）に示したＥＤＭＯＳ回路が用いられる。

以上のように、全てのＴＦＴをｐチャネル型ＴＦＴとすることによりｎチャネル型ＴＦＴを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、アクティブマトリクス型表示装置の製造コストを下げることができる。

本発明では駆動回路をすべてｐチャネル型ＴＦＴで形成することを特徴としているが、画素部もすべてｐチャネル型ＴＦＴで形成する。そこで、本実施例では図１および図３に示した駆動回路により伝送される信号により画像を表示するための画素部の構造の一例について説明する。

ここで本発明のアクティブマトリクス型自発光表示装置の画素構造を図６および図７に示す。図６は一画素の断面図を示しており、図７はその画素の上面図を示している。なお、図６は図７をＡ−Ａ'で切断した断面図を表し、各図面において同一の箇所には同一の符号を付してある。

図６において、６０１は可視光に対して透明な基板、６０２ａ及び６０２ｂはベースコート層である。可視光に対して透明な基板６０１としてはガラス基板、石英基板、結晶化ガラス基板もしくはプラスチック基板（プラスチックフィルムも含む）を用いることができる。ベースコート層は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（ＳｉＯ_xＮ_yで表される）などで形成する。その厚さは５０〜２００ｎｍで形成する。例えば、６０２ａをプラズマＣＶＤ法でＳｉＨ₄とＮＨ₃とＮ₂Ｏから作製される酸化窒化珪素膜を５０ｎｍ、６０２ｂをＳｉＨ₄とＮ₂Ｏから作製される酸化窒化珪素膜を１００ｎｍ積層させた２層構造や、或いは、窒化珪素膜とＴＥＯＳ（Tetraethyl Ortho Silicate）を用いて作製される酸化珪素膜を積層させた２層構造とする。

尚、本発明の好適な実施例において、ＴＦＴは絶縁体の上に形成する。絶縁体は絶縁膜（代表的には珪素を含む絶縁膜）の場合もあるし、絶縁材料からなる基板（代表的には石英基板）の場合もある。従って、絶縁体の上とは、絶縁膜の上もしくは絶縁材料からなる基板の上ということを意味している。

この珪素を含む絶縁膜６０２ｂの上にはスイッチング用ＴＦＴ６５１および電流制御用ＴＦＴ６５２がｐチャネル型ＴＦＴで形成されている。

スイッチング用ＴＦＴ６５１は、半導体膜６０３にｐ型半導体からなる領域（以下、ｐ型半導体領域という）６０５〜６０７および真性または実質的に真性な半導体からなる領域（以下、チャネル形成領域という）６０８、６０９を含む半導体領域を有している。また、電流制御用ＴＦＴ６５２は半導体膜６０４にｐ型半導体領域６１０、６１１およびチャネル形成領域６１２を含む半導体領域を有している。

尚、ｐ型半導体領域６０５もしくは６０７はスイッチング用ＴＦＴ６５１のソース領域もしくはドレイン領域となる。また、ｐ型半導体領域６１１は電流制御用ＴＦＴ６５２のソース領域となり、ｐ型半導体領域６１０は同ＴＦＴのドレイン領域となる。

半導体膜６０３、６０４は、ゲート絶縁膜６１３に覆われ、その上には電源線６１４、６１９、ソース配線６１５、ゲート電極６１６、ｐ型半導体領域６０７に接続しているゲート電極６１７が形成されている。これらは同一の材料で同時に形成される。これらの配線や電極の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）もしくはこれら金属の窒化物を用いれば良い。また、これら金属を組み合わせた合金を用いても良いし、これら金属のシリサイドを用いても良い。

図６において、６２０は窒化酸化珪素膜もしくは窒化珪素膜からなるパッシベーション膜であり、その上には層間絶縁膜６２１が設けられている。層間絶縁膜６２０としては、珪素を含む絶縁膜もしくは有機樹脂膜を用いる。有機樹脂膜としては、ポリイミド、ポリアミド、アクリル樹脂もしくはＢＣＢ（ベンゾシクロブテン）を用いれば良い。

パッシベーション膜６２０及び層間絶縁膜６２１にコンタクトホールが形成され、ソース配線６１５と半導体膜６０３のｐ型半導体領域６０５を接続する接続配線、ゲート電極６１６と接続するゲート配線６１８、ｐ型半導体領域６０７とゲート電極６１７を接続する接続配線６２３、電源線６１９とｐ型半導体領域６１１と接続する接続配線６２５、画素電極６２６とｐ型半導体領域６１０とを接続する接続配線６２４が形成されている。これらの配線は、アルミニウム（Ａｌ）を主成分とする材料で形成する。

図７の上面図で示すように、このような構造とすることにより、半導体膜６０３のチャネル形成領域６０８、６０９をゲート配線６１８で覆い遮光することができる。また、半導体膜６０３のｐ型半導体領域６０５〜６０７も遮光される構造とすることが望ましい。さらに、画素電極６２６の端部は、ソース配線６１５、電源線６１９とオーバーラップさせて形成することができるので、画素電極を大きくとり、開口率を向上させることが可能となる。また、ソース配線６１５、電源線６１９に遮光膜としての機能を持たせることができる。

ここで図７においてＢ−Ｂ'で切断した断面図を図８（Ａ）に示す。図８（Ａ）はゲート配線６１８とゲート電極６１６のコンタクト部を説明する図であり、ゲート絶縁膜６１３上に形成されたゲート電極６１６は、半導体膜６０３の外側の領域でゲート配線６１８と電気的な接続が形成されている。

また、図７においてＣ−Ｃ'で切断した断面図を図８（Ｂ）に示す。図８（Ｂ）は容量を形成する領域の断面構造を説明する図であり、ベースコート層６０２ｂ上に形成された半導体膜６０４を一方の電極とし、ゲート絶縁膜６１３を誘電体、ゲート電極６１７を他方の電極として容量を形成している。

このような画素の等価回路図は図１０（Ａ）であり、半導体膜６０３で形成されるＴＦＴがスイッチング用、半導体膜６０４で形成されるＴＦＴが電流制御用として機能する。

次に、図６（Ｂ）に示すように、画素電極６２６の端部および凹部（コンタクトホールに起因する窪み）を隠すように樹脂からなる絶縁体６５０、６５１を形成する。これは樹脂からなる絶縁膜を形成した後、画素電極に合わせて所定のパターンで形成すれば良い。このとき、画素電極６２６の表面から絶縁体６５０の頂上まで高さを３００ｎｍ以下（好ましくは２００ｎｍ以下）とすることが望ましい。なお、この絶縁体６５０、６５１は省略することも可能である。

絶縁体６５０、６５１は画素電極６２６の端部を隠し、端部における電界集中の影響を避ける目的で形成する。これによりＥＬ層の劣化を抑制することができる。また、絶縁体６５０、６５１はコンタクトホールに起因して形成される画素電極の凹部を埋め込む目的で形成する。これにより後に形成されるＥＬ層の被覆不良を防止し、画素電極と後に形成される陰極の短絡を防止することができる。

次に、７０ｎｍ厚のＥＬ層６５２及び３００ｎｍ厚の陰極６５３を蒸着法により形成する。本実施例ではＥＬ層６５２として２０ｎｍ厚の銅フタロシアニン（正孔注入層）及び５０ｎｍ厚のＡｌｑ₃（発光層）を積層した構造を用いる。勿論、発光層に正孔注入層、正孔輸送層、電子輸送層もしくは電子注入を組み合わせた公知の他の構造を用いても良い。

本実施例では、まず全ての画素電極を覆うように銅フタロシアニンを形成し、その後、赤色、緑色及び青色に対応する画素ごとに各々赤色の発光層、緑色の発光層及び青色の発光層を形成する。形成する領域の区別は蒸着時にシャドーマスクを用いて行えば良い。このようにすることでカラー表示が可能となる。

なお、緑色の発光層を形成する時は、発光層の母体材料としてＡｌｑ₃（トリス−８−キノリノラトアルミニウム錯体）を用い、キナクリドンもしくはクマリン６をドーパントとして添加する。また、赤色の発光層を形成する時は、発光層の母体材料としてＡｌｑ₃を用い、ＤＣＪＴ、ＤＣＭ１もしくはＤＣＭ２をドーパントとして添加する。また、青色の発光層を形成する時は、発光層の母体材料としてＢＡｌｑ₃（２−メチル−８−キノリノールとフェノール誘導体の混合配位子を持つ５配位の錯体）を用い、ペリレンをドーパントとして添加する。

勿論、本願発明では上記有機材料に限定する必要はなく、公知の低分子系有機ＥＬ材料、高分子系有機ＥＬ材料もしくは無機ＥＬ材料を用いることが可能である。また、これらの材料を組み合わせて用いることも可能である。なお、高分子系有機ＥＬ材料を用いる場合は塗布法を用いることもできる。

以上のようにして、画素電極（陽極）８３６、ＥＬ層８３９及び陰極８４０からなるＥＬ素子が形成される。また、陰極６５３上にはＡｌなどで補助電極６５４を形成しても良い。

こうして、アクティブマトリクス型自発光装置が完成する。ＥＬ層および陰極の形成は公知の技術を用いても良い。以上の画素構造とすることで、アクティブマトリクス型自発光装置の製造工程を大幅に低減することが可能となり、安価なアクティブマトリクス型自発光装置を生産することが可能となる。また、それを表示部に用いた電子装置を安価なものとすることができる。

本実施例は、同一の絶縁体上にＥ型ＰＴＦＴとＤ型ＰＴＦＴを作製する工程を図９を用いて説明する。

まず、図９（Ａ）に示すように、ガラス基板９０１上に、ベースコート膜（絶縁体）を形成する。本実施例ではガラス基板９０１側から５０ｎｍの厚さで第１の窒化酸化珪素膜９０２ａ、２００ｎｍの厚さで第２の窒化酸化珪素膜９０２ｂを順次積層してベースコート膜とする。また、第１の窒化酸化珪素膜９０２ａの方が第２の窒化酸化珪素膜９０２ｂに比べて窒素の含有量を多くし、ガラス基板９０１からのアルカリ金属の拡散を抑制している。

次に、ベースコート膜上に非晶質半導体膜９０３をプラズマＣＶＤ法により４０ｎｍの厚さに形成する。非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの材料を用いる。そして、非晶質半導体膜９０３にレーザー光を照射することにより結晶化させ、多結晶半導体膜（ポリシリコン膜）を形成する。また、結晶化方法はレーザー結晶化法に限定する必要はなく、公知の他の結晶化法を用いることもできる。

次に、図９（Ｂ）に示すように、多結晶半導体膜を第１のフォトマスクを用い、光露光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜９０４、９０５を形成する。なお、９０４、９０５で示される半導体膜は、完成時にＴＦＴのチャネル形成領域やソースまたはドレイン領域を形成する。

Ｄ型ＰＴＦＴを形成するために、あらかじめアクセプタを半導体膜にドーピングする工程を行う。まず、酸化珪素膜からなるマスク絶縁膜９０６を形成する。
これは、イオンドーピング法またはイオン注入法を用いてドーピングするアクセプタの濃度を制御するために設ける。注入するアクセプタの濃度は１×１０¹⁶〜１×１０¹⁸／ｃｍ³とする。このドーピングはＤ型ＰＴＦＴのチャネル形成領域に対して行うものである。図９（Ｃ）では、半導体膜９０５の全面にドーピングを行い、Ｅ型ＰＴＦＴを形成する半導体膜９０４はレジストによるマスク９０７で被覆してアクセプタがドーピングされないようにしている。この工程は、Ｄ型ＰＴＦＴを形成する場合に適用する。

図９（Ｄ）では、ゲート絶縁膜９０９をプラズマＣＶＤ法により８０ｎｍの厚さに形成する。ゲート絶縁膜９０９は、酸化珪素、酸化窒化珪素膜などで形成する。そして、窒化タンタルまたは窒化チタンで形成する第１の導電膜９１０を２０〜４０ｎｍ、好ましくは３０ｎｍの厚さに形成すする。その上に第２の導電膜９１１を形成する。第２の導電膜としては、Ｔａ、Ｗ、Ｍｏ、Ｎｂ、Ｔｉもしくはこれら金属の窒化物を用い、３００〜４００ｎｍの厚さに形成する。

図９（Ｅ）に示すように、第２のフォトマスクを用い、光露光プロセスによりレジストマスク９１２を形成し、導電膜をエッチングしてゲート電極９１３、９１４を形成する。この工程は、ドーピング工程との組合せで、半導体膜にｐ型半導体領域によるＬＤＤ領域とソース及びドレイン領域とを自己整合的に形成することができる。最初に行う第１のエッチング処理では、その好適な手法としてＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ₄とＣｌ₂を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。

上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化珪素膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は２０〜５０ｎｍ程度エッチングされる。

さらに、第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、図９（Ｅ）に示すように、第２の導電層９１３ｂ、９１４ｂの外側にその端部が位置する第１の導電層９１３ａ、９１４ａとからゲート電極９１３、９１４を形成する。

次いで、イオンドーピング法により第２の導電層９１３ｂ、９１４ｂをマスクとして半導体膜９０４、９０５に第１のｐ型半導体領域９１５、９１６を形成する。ドーピングは、第１の導電層９１３ａ、９１４ａとゲート絶縁膜９０９を通過させることが可能な程度に加速電圧を印加して行い、１×１０¹⁷〜５×１０¹⁹／ｃｍ³のアクセプタをドーピングする。アクセプタとしては、代表的にはボロンであり、その他に周期表の１３族に属する元素を添加すれば良い。イオンドーピング法においては、Ｂ₂Ｈ₆またはＢＦ₃などをソースガスとして用いる。

さらに、イオンドーピング法により第１の導電層９１３ａ、９１４ａと第２の導電層９１３ｂ、９１４ｂをマスクとして、第１のｐ型半導体領域の外側に第２のｐ型半導体領域９１７、９１８を形成する。第２のｐ型半導体領域はソースまたはドレイン領域とするものであり、１×１０²⁰〜１×１０²¹／ｃｍ³のアクセプタをドーピングする。

また、半導体膜がゲート電極の第２の導電層９１３ｂ、９１４ｂと重なる領域にはチャネル形成領域９１９、９２０が形成される。チャネル形成領域９２０には第１のｐ型半導体領域９１６よりも低濃度でアクセプタが添加されている。

次に、加熱処理を行ってｐ型半導体領域のアクセプタの活性化を行う。この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行うか、又はそれらを組み合わせて行えば良い。本実施例では５００℃４時間の加熱処理を窒素雰囲気で行う。このとき、窒素雰囲気中の酸素は極力低減しておくことが望ましい。

活性化が終了したら、図９（Ｆ）に示すように、パッシベーション膜９２１として窒化酸化珪素膜を２００ｎｍの厚さに形成し、その後、半導体層の水素化処理を行う。水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良い。さらに、樹脂からなる層間絶縁膜９２２を８００ｎｍの厚さに形成する。樹脂としては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはＢＣＢ（ベンゾシクロブテン）を用いれば良い。また、無機の絶縁膜を用いても構わない。

次に、第３のフォトマスクを用い、層間絶縁膜９２２にコンタクトホールを形成する。そして、第４のフォトマスクを用い、配線９２３〜９２６を形成する。
本実施例では配線９２３〜９２６として、ＴｉとＡｌの積層体を形成する。ｐ型半導体領域とのコンタクトは耐熱性を高めるためにＴｉで形成する。

こうして、Ｅ型ＰＴＦＴ９３０とＤ型ＰＴＦＴ９３１が完成する。Ｅ型ＰＴＦＴのみを形成する場合には４枚のフォトマスクで完成させることが可能であり、Ｅ型ＰＴＦＴとＤ型ＰＴＦＴとを同一基板上に形成するには５枚のフォトマスクで完成させることができる。

いずれのＴＦＴにもゲート電極とオーバーラップするＬＤＤが形成され、ホットキャリア効果などに起因する劣化を防ぐことができる。このようなＥ型ＰＴＦＴまたはＤ型ＰＴＦＴにより、ＰＭＯＳ回路を基本とした各種回路を形成することができる。例えば、実施の形態において説明したように、図４で説明したＥＥＭＯＳ回路やＥＤＭＯＳ回路を形成することができる。

実施例２で示すＥ型ＰＴＦＴまたはＤ型ＰＴＦＴを用いて、反射型の表示装置の一例を示す。その画素構造の一例を図１２に示し、断面構造を図１１に示す。
図１２におけるＡ−Ａ'断面図を図１１に示している。

図１１において、駆動回路４４４のＥ型ＰＴＦＴ４４０及びＤ型ＰＴＦＴ４４１は実施例２と同様な工程により作製され、その差異は、第２のｐ型半導体領域を形成するドーピング工程の後に、第１の導電膜を選択的にエッチングして図１１で示す構造を形成している。エッチングは、Ｃｌ₂とＳＦ₆の混合ガスを用いて行う。

即ち、半導体膜４０３にはチャネル形成領域４２４、ゲート電極４１０とオーバーラップしない第１のｐ型半導体領域４２５（ＬＤＤ領域）、ソースまたはドレイン領域を形成する第２のｐ型半導体領域４２６が形成されている。また、半導体膜４０４には、アクセプタがドーピングされているチャネル形成領域４２７、ゲート電極４１１とオーバーラップしない第１のｐ型半導体領域４２８（ＬＤＤ領域）、ソースまたはドレイン領域を形成する第２のｐ型半導体領域４２９が形成されている。その他、基板４０１上に、ベースコート膜４０２a、４０２ｂ、半導体膜４０３、４０４、ゲート電極４０７、ゲート電極４１０、４１１、パッシベーション膜４１４、層間絶縁膜４１５、配線４１７〜４２０が形成されている。層間絶縁膜の下の配線４０８はゲート電極と同じ層に形成され、配線４１６と共に駆動回路における配線を形成している。

一方、画素部４４５の画素ＴＦＴ４４２はＥ型ＰＴＦＴで形成され、画素電極に印加する電圧を制御するスイッチング素子として設けられている。画素ＴＦＴ４４２及び保持容量４４３は、駆動回路４４４のＴＦＴと同じ工程により形成される。画素ＴＦＴ４４２は、半導体膜４０５にチャネル形成領域４３０、ゲート電極４１２とオーバーラップしない第１のｐ型半導体領域４３１（ＬＤＤ領域）
、ソースまたはドレイン領域を形成する第２のｐ型半導体領域４３２〜４３４、ゲート電極４１２、ソース配線４０９、接続配線４２１、画素電極４２２などが形成されている。このように、ゲート電極とオーバーラップしない第１のｐ型半導体領域４３１（ＬＤＤ領域）を設けることによりオフ電流を低減させている。

第１の導電膜を選択的にエッチングしてゲート電極とオーバーラップしない第１のｐ型半導体領域を形成する工程において、エッチング条件の調節によりオフセット領域を形成することができる。図１４はこの状態を説明する図であり、第１の導電膜と第２の導電膜から成るゲート電極１４０３の端部を共に後退させ、ゲート電極１４０３の端部（または、チャネル形成領域１３０６）と第１のｐ型半導体領域１４０５の端部との間にアクセプタが添加されていないオフセット領域１４０７を形成することができる。オフセット領域１４０７は１０〜１０００ｎｍ程度の範囲で調節できる。オフセット領域により、ＰＴＦＴのオフ電流値を低減することが可能であり、特に、画素ＴＦＴにおいてこの領域を設けると良い。

保持容量４４３は実質的に真性な半導体領域４３２とｐ型半導体領域４３３を有する半導体膜４０６と、ゲート絶縁膜４０７と同じ層で形成される誘電体と、容量電極４１３、容量配線４２３から形成されている。

図１２は画素の構造を示す上面図であり、保持容量は半導体膜４０６上のゲート絶縁膜と同じ層で形成される絶縁膜を誘電体として、半導体膜４０６と、容量電極４１３とで形成している。なお、容量電極４１３は、容量配線４２３と接続されている。容量配線は、画素電極４２２、接続電極４２１、ゲート配線４２４と同じ絶縁膜上に同時に形成される。画素電極はソース配線４０９と、その端部がオーバーラップするように形成されている。このような構造とすることにより、画素電極を大きくとり、開口率を向上させることが可能となる。また、ソース配線４０９に遮光膜としての機能を持たせることができる。このような画素電極の配置は、特に反射型の液晶表示装置において開口率を向上させる効果を発揮させることができる。

ところで、画素に設ける保持容量の大きさは、用いる液晶材料と画素ＴＦＴのオフ電流値により決めることができる。図１０（Ｂ）の等価回路においても示される保持容量Ｃ_Sと液晶容量Ｃ_LCの比は、ネマチック液晶を用いる場合には、Ｃ_S／Ｃ_LC＝２．７〜４．５となり、反強誘電性液晶（ＡＦＬＣ）においては、Ｃ_S／Ｃ_LC＝７．５となっている。

図２４はチャネル長６．８μm、チャネル幅４μmのシングルドレイン、マルチゲート構造のＰＴＦＴのゲート電圧（ＶＧ）対ドレイン電流（ＩＤ）の特性を示している。オフ電流値をドレイン電圧（ＶＤ）＝１４Ｖ、ゲート電圧（ＶＧ）＝４．５Ｖの値に着目すると、その時のオフ電流値（Ｉ_off）はチャネル幅で規格化すると０．４ｐＡ／μmが得られる。この値は実用上十分使い得る値である。

以上の数値より、オフ電流値と保持容量の関係を次式によって定義する。

従って、ネマチック液晶の場合には０．０８〜０．１ｐＡ／μmであり、ＡＦＬＣの場合には、０．０５〜０．０７ｐＡ／μm程度である。

図１１示す駆動回路４４４のＥ型ＰＴＦＴ４４０または、Ｄ型ＰＴＦＴを用いて図１及び図３で示す駆動回路を形成することができる。また、画素部４４５の等価回路は図１０（Ｂ）と同様である。こうしてアクティブマトリクス型液晶表示装置を形成するための一方の基板（本明細書においては、素子基板と呼ぶ）を形成することができる。

図１１で示す素子基板において、ＰＴＦＴの劣化を考慮して、駆動回路のＰＴＦＴのＬＤＤ構造を変更した一例を図１３を用いて説明する。図１３で示す素子基板において、画素部４４５の画素ＴＦＴ４４２と保持容量４４３の構成は、実施例３と同様であるので、ここでは説明を省略する。

図１３において、駆動回路５４４にＥ型ＰＴＦＴ５４０とＤ型ＰＴＦＴ５４１とが形成されている。これらのＴＦＴは、実施例２において図６と同様な工程により作製することができる。Ｅ型ＰＴＦＴ５４０には、半導体膜５０３にはチャネル形成領域５２４、ゲート電極５１０とオーバーラップする第１のｐ型半導体領域５２５（ＬＤＤ）、ソースまたはドレイン領域を形成する第２のｐ型半導体領域５２６が形成されている。また、Ｄ型ＰＴＦＴ５４１の半導体膜５０４には、アクセプタがドーピングされているチャネル形成領域５２７、ゲート電極５１１とオーバーラップする第１のｐ型半導体領域５２８（ＬＤＤ）、ソースまたはドレイン領域を形成する第２のｐ型半導体領域５２９が形成されている。

駆動回路５４４と画素部４５５とでＬＤＤ構造を変えるには、ドーピング工程の後で光露光プロセスを追加して行う。駆動回路５４４を覆うレジストマスクを形成し、画素部４５５の画素ＴＦＴ４４２の第１の導電膜を選択的にエッチングすることにより図１３のような構成を実現することができる。駆動回路５４４の各ＴＦＴにゲート電極とオーバーラップするＬＤＤ領域を形成することにより、ホットキャリア効果などに起因するＴＦＴの劣化を防止することができる。特に、バッファ回路やレベルシフタ回路などに好適に用いることができる。

アクティブマトリクス型液晶表示装置の用途として、テレビ受像器などを考慮すると、画面サイズの大型化と高精細化が要求される。しかし、画面の大型化および高精細化により走査線（ゲート配線）の数が増えその長さも増大するので、ゲート配線及びソース配線の低抵抗化がより必要となる。すなわち走査線が増えるに従って液晶への充電時間が短くなり、ゲート配線の時定数（抵抗×容量）を小さくして高速で応答させる必要がある。例えば、ゲート配線を形成する材料の比抵抗が１００μΩｃｍの場合には画面サイズが６インチクラスがほぼ限界となるが、３μΩｃｍの場合には２７インチクラス相当まで表示が可能とされている。

抵抗率から考慮して、選択される配線材料はＡｌやＣｕがある。図１５は、図１１または図１３で示す画素部と同様な構成において、ソース配線をＡｌなどを用いて作製した一例を示す。画素部７４５において、画素ＴＦＴ４４２は実施例３または実施例４と同様な構成となっている。ソース配線７０９はゲート絶縁膜７０７上に形成され、接続配線４２１とコンタクトを形成している。このソース配線７０９はＡｌまたはＣｕを主成分とする材料で形成し、その抵抗率は１０μΩｃｍ以下、好ましくは３μΩｃｍ以下とする。このような材料は、耐熱性に問題があるので、活性化の工程の後にソース配線７０９を形成することが好ましい。

また、保持容量４４３において容量電極７１０を同様にＡｌまたはＣｕを主成分とする材料で形成することができる。容量電極７１０を後から形成することにより、保持容量４４３のもう一方の電極である半導体膜４０６をｐ型半導体領域７３３で形成することができる。

ゲート配線はＡｌを主成分とする材料で形成されるので、ソース配線と共に低抵抗化を実現することが可能となり、図１５に示す画素構造は、配線遅延の問題を解決し、画面の大型化に対応することができる。本実施例の構成は、実施例１、３、４、６と組み合わせてアクティブマトリクス型表示装置を形成することができる。

実施例３または実施例４において、透過型の液晶表示装置を形成するには画素電極を透明導電膜で形成すれば良い。図１６はその一例を示し、層間絶縁膜４１５上に酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、ガリウムを添加した酸化亜鉛などから選ばれる透明導電膜材料を用いて画素電極７０１を形成する。画素ＴＦＴのソースまたはドレイン領域とのコンタクトは、透明電極７０１で行っても良いし、図１６に示すように、接続電極７０２を使って形成しても良い。

尚、このような本実施例の構成は、実施例３、４、５と組み合わせてアクティブマトリクス型表示装置を形成することができる。

本実施例では実施例３乃至６のいずれかの構成で作製した素子基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１７は素子基板と対向基板７１０とをシール材７１５で貼り合わせた状態を示している。素子基板上には柱状のスペーサ７１３を形成する。画素部においては画素電極上のコンタクト部に合わせて形成すると良い。スペーサは用いる液晶材料にも依存するが、３〜１０μmの高さとする。コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。その後、配向膜７１４を形成しラビング処理を行う。対向基板７１０には透明導電膜７１１、配向膜７１２を形成する。その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層７１６を形成する。

図１８は素子基板と対向基板とを貼り合わせて組み立てる様子を模式的に示す。素子基板７５０は、画素部７５３、走査線側駆動回路７５２、信号線側駆動回路７５１、外部入力端子７５４、外部入力端子から各回路の入力部までを接続する配線７５９などが形成されている。対向基板７５５にはアクティブマトリクス基板７５０の画素部及び駆動回路が形成されている領域に対応して対向電極７５６が形成されている。このような素子基板７５０と対向基板７５５とはシール材７５７を介して貼り合わせ、液晶を注入してシール材７５７の内側に液晶層７５８を設ける。さらに、素子基板７５０の外部入力端子７５４にはＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）７６０を貼り付ける。ＦＰＣ７６０の接着強度を高めるために補強板７５９を設けても良い。

ＦＰＣを貼り付ける外部入力端子７５４の断面図を図１９に示す。基板７５０のベースコート膜７６１上に、第１の導電膜と第２の導電膜とから形成されるゲート電極と同じ層を使って端子７６２が形成される。この上層にはパッシベーション膜７６３と層間絶縁膜７６４が形成されている。電極７６２上には開口部が形成され、好ましくは透明導電膜材料で形成する電極７６５が形成され一体となって端子を形成する。端子の幅は１００〜１０００μm、そのピッチは５０〜２００μm程度で形成される。

以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。

実施例１乃至７で示す表示装置を用いた電子装置の一例を図２０を用いて説明する。図２０の表示装置は、基板上に形成されたＴＦＴによって画素８２０から成る画素部８２１、画素部の駆動に用いるデータ信号側駆動回路８１５、ゲート信号側駆動回路８１４が形成されている。データ信号側駆動回路８１５はデジタル駆動の例を示しているが、シフトレジスタ８１６、ラッチ回路８１７、８１８、バッファ回路８１９から成っている。また、ゲート信号側駆動回路８１４であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。

図２０で示すシステムブロック図は、ＰＤＡなどの携帯型情報端末の形態を示すものである。表示装置には画素部８２１、ゲート信号側駆動回路８１４、データ信号側駆動回路８１５が形成されている。

この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路８０１、ＵＳＢ端子などを備えた外部インターフェイスポート８０２、ＣＰＵ８０３、入力手段として用いるペン入力タブレット８１０及び検出回路８１１、クロック信号発振器８１２、コントロール回路８１３などから成っている。

ＣＰＵ８０３は映像信号処理回路８０４やペン入力タブレット８１０からの信号を入力するタブレットインターフェイス８０５などが内蔵されている。また、ＶＲＡＭ８０６、ＤＲＡＭ８０７、フラッシュメモリ８０８及びメモリーカード８０９が接続されている。ＣＰＵ８０３で処理された情報は、映像信号（データ信号）として映像信号処理回路８０４からコントロール回路８１３に出力する。
コントロール回路８１３は、映像信号とクロックを、データ信号側駆動回路８１５とゲート信号側駆動回路８１４のそれぞれのタイミング仕様に変換する機能を持っている。

具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。

ＰＤＡなどの携帯型情報端末はＡＣコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。

例えば、ＣＰＵ８０３に対して一定時間ペン入力タブレット８１０からの入力信号がタブレットインターフェイス８０５に入らない場合、スタンバイモードとなり、図２０において点線で囲んだ部分の動作を同期させて停止させる。または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして電子装置の消費電力を低減させる。

また、静止画像を表示するにはＣＰＵ８０３の映像信号処理回路８０４、ＶＲＡＭ８０６のなどの機能を停止させ、消費電力の低減を図ることができる。図２０では動作をおこなう部分を点線で表示してある。また、コントーロラ８１３はＩＣチップを用い、ＣＯＧ法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。

実施例１〜８において、ＰＴＦＴを形成する基板に有機樹脂材料を用いることができる。有機樹脂材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルサルフォン、ポリカーボネート、ポリイミド、アラミドなどを採用することができる。ガラス材料と比較して有機樹脂材料は比重が小さいので、有機樹脂基板を用いた表示装置は電子装置の軽量化に貢献することができる。例えば、５インチクラスの表示装置を搭載することを考えると、ガラス基板を用いるとその重量が６０ｇ程度になるのに対し、有機樹脂基板を用いた表示装置では１０ｇ以下を達成することができる。

しかし、有機樹脂材料は耐熱性が悪いので、多結晶珪素膜を形成や、アクセプタを活性化するためにはレーザーアニール法を積極的に適用する。レーザーアニール法は、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧまたはＹＶＯ₄レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を１００〜７００ｍＪ／ｃｍ²として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。
こうすることにより、基板を殆ど加熱することなくアニール処理を行うことができる。

また、有機樹脂材料は耐摩耗性に劣るので、表面をＤＬＣ膜で被覆しておくと良い。表面の硬度が増し、いわゆるひっかき傷などが出来にくく、いつまでも美しい表示画面を得ることができる。このように、実施例１〜８の構成に有機樹脂基板を適用することで、携帯型情報端末などの電子装置においてきわめて優れた効果を発揮することができる。

実施例１〜６においてＰＴＦＴを形成するために用いる半導体膜の作製方法の他の一例を図２１を用いて説明する。

図２１で説明する半導体膜の作製方法は、非晶珪素膜の全面に珪素の結晶化を助長する元素を添加して結晶化を行う方法である。まず、図２１（Ａ）において、基板２１０１はコーニング社の#１７７３ガラス基板に代表されるガラス基板を用いる。基板２１０１の表面には、ベースコート膜２１０２としてプラズマＣＶＤ法でＳｉＨ₄とＮ₂Ｏを用い酸化窒化珪素膜を１００ｎｍの厚さに形成する。
ベースコート膜２１０２はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。

珪素を主成分とする非晶質半導体膜２１０３はプラズマＣＶＤ法により作製し、ＳｉＨ₄を反応室に導入し、間欠放電またはパルス放電により分解して基板２１０１に堆積させる。その条件は、２７ＭＨｚの高周波電力を変調し、繰り返し周波数５ｋＨｚ、デューティー比２０％の間欠放電により５４ｎｍの厚さに堆積する。珪素を主成分とする非晶質半導体膜２１０３の酸素、窒素、炭素などの不純物を極力低減するために、ＳｉＨ₄は純度９９．９９９９％以上のものを用いる。また、プラズマＣＶＤ装置の仕様としては、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒の複合分子ポンプ、二段目に排気速度４０ｍ³／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。

ここでは、パルス放電によるプラズマＣＶＤ法の一例を示したが、勿論、連続放電によるプラズマＣＶＤ法で非晶質半導体膜を形成しても良い。

そして図７（Ｂ）で示すように、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層２１０４を形成する。この場合、当該溶液の馴染みをよくするために、珪素を主成分とする非晶質半導体膜２１０３の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。珪素の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。

次に、５００℃にて１時間の加熱処理を行い、珪素を主成分とする非晶質半導体膜中の水素を放出させる。そして、５８０℃にて４時間に加熱処理を行い結晶化を行う。こうして、図２１（Ｃ）に示す結晶質半導体膜２１０５が形成される。

さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜２１０５に対してレーザー光２１０６を照射するレーザー処理を行う。レーザーは波長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて１００〜３００ｍＪ／ｃｍ²に集光し、９０〜９５％のオーバーラップ率をもって半導体膜を溶融させることなくレーザー処理を行う。こうして図２１（Ｄ）に示す珪素を主成分とする結晶質半導体膜２１０７を得ることができる。

こうして作製された結晶質半導体膜２１０７を所定の形状にエッチングし、個々に孤立した半導体膜を形成する。本実施例の方法により作製された半導体膜は、結晶性に優れ、ＰＴＦＴにおいても電界効果移動度やＳ値（サブスレショルド係数）を向上させることができる。

実施例１０において、珪素とゲルマニウムを成分とする非晶質半導体膜を適用するこができる。このような非晶質半導体膜は、代表的にはＳｉＨ₄とＧｅＨ₄を原料ガスとして用い、プラズマＣＶＤ法により作製することができる。珪素とゲルマニウムを成分とする非晶質半導体膜を用い、実施例１０に記載の結晶化方法を採用することにより、｛１０１｝面の配向率が３０％以上の結晶質半導体膜を得ることができる。この場合、珪素とゲルマニウムを成分とする非晶質半導体膜のゲルマニウム含有量は１０原子％以下、好ましくは５原子％以下とすると良い。

本実施例では、本発明のアクティブマトリクス型表示装置を組み込んだ電子装置について示す。このような電子装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。ここで列挙する電子装置は、実施例８で示すような外部回路が接続されていても良い。それらの一例を図２２と図２３に示す。

図２２（Ａ）は携帯電話であり、本体２９０１、音声出力部９００２、音声入力部２９０３、表示装置２９０４、操作スイッチ２９０５、アンテナ２９０６から構成されている。本発明は表示装置２９０４に適用することができ、特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２２（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示装置９１０２に適用することができる。特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２２（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本発明は表示装置９２０５に適用することができる。
特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２２（Ｄ）はテレビ受像器であり、本体９４０１、スピーカー９４０２、表示装置９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示装置９４０３に適用することができる。特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２２（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。直視型の表示装置９５０２、９５０３は特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。本発明は表示装置９６０３に適用することができる。特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置９７０２に適用することができる。特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

図２３（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示装置９８０２に適用することができる。特に、実施例３または実施例４で示す反射型の液晶表示装置は低消費電力化の観点から適している。

Claims

絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜を形成する第１の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれの上層に、第１の導電膜と該第１の導電膜の内側の第２の導電膜とから成るゲート電極を形成する第２の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第３の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第４の工程と、
前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去する第５の工程とを有することを特徴とする表示装置の作製方法。