JP2002076352A - 表示装置及びその作製方法 - Google Patents
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Abstract
(57)【要約】
【課題】本発明は、アクティブマトリクス型表示装置の
製造コストを低減することを課題とし、安価な表示装置
を提供することを課題とする。また、本発明の表示装置
を表示部に用いた安価な電子装置を提供することを目的
とする。 【解決手段】 アクティブマトリクス型表示装置の製造
コストを低減するために画素部に用いるＴＦＴを全て一
導電型ＴＦＴ（ここではｐチャネル型ＴＦＴもしくはｎ
チャネル型ＴＦＴのいずれか一方を指す）とし、さらに
駆動回路もすべて画素部と同じ導電型のＴＦＴで形成す
ることを特徴とする。これにより製造工程を大幅に削減
し製造コストを低減することが可能となる。
製造コストを低減することを課題とし、安価な表示装置
を提供することを課題とする。また、本発明の表示装置
を表示部に用いた安価な電子装置を提供することを目的
とする。 【解決手段】 アクティブマトリクス型表示装置の製造
コストを低減するために画素部に用いるＴＦＴを全て一
導電型ＴＦＴ（ここではｐチャネル型ＴＦＴもしくはｎ
チャネル型ＴＦＴのいずれか一方を指す）とし、さらに
駆動回路もすべて画素部と同じ導電型のＴＦＴで形成す
ることを特徴とする。これにより製造工程を大幅に削減
し製造コストを低減することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一の絶縁体上に
画素部および画素部に信号を伝送するための駆動回路を
有する表示装置に関する。特に、電極間に液晶材料を挟
んだ液晶表示装置、または電極間に発光性材料を挟んだ
自発光表示装置に関する。電極間に発光性材料を挟んだ
素子（以下、発光素子という）を有する装置（以下、発
光装置という）に関する。また、本発明は電極間に液晶
材料を挟んだ素子（以下、液晶素子という）を有する装
置（以下、液晶表示装置という）に用いることも可能で
ある。なお、本明細書では液晶表示装置及び自発光表示
装置をまとめて表示装置と呼ぶ。
画素部および画素部に信号を伝送するための駆動回路を
有する表示装置に関する。特に、電極間に液晶材料を挟
んだ液晶表示装置、または電極間に発光性材料を挟んだ
自発光表示装置に関する。電極間に発光性材料を挟んだ
素子（以下、発光素子という）を有する装置（以下、発
光装置という）に関する。また、本発明は電極間に液晶
材料を挟んだ素子（以下、液晶素子という）を有する装
置（以下、液晶表示装置という）に用いることも可能で
ある。なお、本明細書では液晶表示装置及び自発光表示
装置をまとめて表示装置と呼ぶ。
【０００２】
【従来の技術】近年、薄膜トランジスタ（以下、ＴＦＴ
と記す）で画素部を形成したアクティブマトリクス型表
示装置の開発が進んでいる。アクティブマトリクス型表
示装置の代表例は液晶表示装置であり、各画素に液晶層
に印加する電圧を制御するためにスイッチング素子とし
てＴＦＴが設けられている。また、ＥＬ(Electro Lumin
escence)材料を用いた自発光表示装置は、画素部に設け
られた各画素の各々にＴＦＴを設け、ＴＦＴによりＥＬ
素子に流れる電流量を制御して各画素の発光輝度を制御
する。このようなアクティブマトリクス型表示装置の特
徴は、画素数が増えても各画素に均一に電圧を供給でき
るので高精細な画像を得る場合に適している。
と記す）で画素部を形成したアクティブマトリクス型表
示装置の開発が進んでいる。アクティブマトリクス型表
示装置の代表例は液晶表示装置であり、各画素に液晶層
に印加する電圧を制御するためにスイッチング素子とし
てＴＦＴが設けられている。また、ＥＬ(Electro Lumin
escence)材料を用いた自発光表示装置は、画素部に設け
られた各画素の各々にＴＦＴを設け、ＴＦＴによりＥＬ
素子に流れる電流量を制御して各画素の発光輝度を制御
する。このようなアクティブマトリクス型表示装置の特
徴は、画素数が増えても各画素に均一に電圧を供給でき
るので高精細な画像を得る場合に適している。
【０００３】また、アクティブマトリクス型表示装置の
利点は、画素部に信号を伝送する駆動回路として、シフ
トレジスタ、ラッチもしくはバッファといった回路を同
一の絶縁体上にＴＦＴで形成することが可能な点であ
る。これにより外部回路との接点数が非常に少なく、か
つ、高精細な画像表示が可能な表示装置を実現すること
が可能となっている。
利点は、画素部に信号を伝送する駆動回路として、シフ
トレジスタ、ラッチもしくはバッファといった回路を同
一の絶縁体上にＴＦＴで形成することが可能な点であ
る。これにより外部回路との接点数が非常に少なく、か
つ、高精細な画像表示が可能な表示装置を実現すること
が可能となっている。
【０００４】ここでアクティブマトリクス型自発光表示
装置の画素の等価回路図を図１０（Ａ）に示す。図１０
（Ａ）において、１００１はソース配線、１００２はゲ
ート配線、１００３はスイッチング素子として機能する
ＴＦＴ（以下、スイッチングＴＦＴという）、１００４
はスイッチングＴＦＴ１００３のドレインに電気的に接
続されたコンデンサである。
装置の画素の等価回路図を図１０（Ａ）に示す。図１０
（Ａ）において、１００１はソース配線、１００２はゲ
ート配線、１００３はスイッチング素子として機能する
ＴＦＴ（以下、スイッチングＴＦＴという）、１００４
はスイッチングＴＦＴ１００３のドレインに電気的に接
続されたコンデンサである。
【０００５】また、スイッチングＴＦＴ１００３のドレ
インには電流制御ＴＦＴ１００５のゲート電極が電気的
に接続されている。電流制御ＴＦＴ１００５のソースは
電流供給線１００６に電気的に接続され、ドレインはＥ
Ｌ素子１００７に電気的に接続される。即ち、電流制御
ＴＦＴ１００５はＥＬ素子１００７に流れる電流を制御
する素子として機能することになる。
インには電流制御ＴＦＴ１００５のゲート電極が電気的
に接続されている。電流制御ＴＦＴ１００５のソースは
電流供給線１００６に電気的に接続され、ドレインはＥ
Ｌ素子１００７に電気的に接続される。即ち、電流制御
ＴＦＴ１００５はＥＬ素子１００７に流れる電流を制御
する素子として機能することになる。
【０００６】このように画素内に二つのＴＦＴを有し、
それぞれ異なる役割を持ってＥＬ素子の発光輝度を制御
することができる。その結果、発光期間がほぼ１フレー
ム期間行われ、高精細な画素部となっても発光輝度を抑
えたまま画像を表示することが可能となる。さらに、ア
クティブマトリクス型の利点は、画素部に信号を伝送す
る駆動回路として、シフトレジスタやサンプリング回路
を同一の基板上にＴＦＴで形成することが可能な点であ
る。これにより非常にコンパクトな自発光表示装置を作
製することが可能となっている。
それぞれ異なる役割を持ってＥＬ素子の発光輝度を制御
することができる。その結果、発光期間がほぼ１フレー
ム期間行われ、高精細な画素部となっても発光輝度を抑
えたまま画像を表示することが可能となる。さらに、ア
クティブマトリクス型の利点は、画素部に信号を伝送す
る駆動回路として、シフトレジスタやサンプリング回路
を同一の基板上にＴＦＴで形成することが可能な点であ
る。これにより非常にコンパクトな自発光表示装置を作
製することが可能となっている。
【０００７】また、図１０（Ｂ）は液晶表示装置の画素
の等価回路図であり、ソース配線１０１１、ゲート配線
１０１２、スイッチングＴＦＴ１０１３、保持容量１０
１５、容量線１０１４、液晶層１０１６である。
の等価回路図であり、ソース配線１０１１、ゲート配線
１０１２、スイッチングＴＦＴ１０１３、保持容量１０
１５、容量線１０１４、液晶層１０１６である。
【０００８】代用的な液晶表示装置は画素内に一つのＴ
ＦＴ、またはマルチゲート構造のＴＦＴが設けられてい
る。液晶は交流で駆動させるので、フレーム反転駆動と
呼ばれる方式が多く採用されている。ＴＦＴはスイッチ
ング素子としての機能を果たし、液晶層に印加する電圧
を保持するために、リーク電流が小さいことが要求され
ている。ＴＦＴがオン状態のときにソース配線から画素
に転送される電荷は、フィールド期間の間保持される。
液晶の抵抗は高くなくてはならない。ＴＦＴに要求され
る特性は、走査期間中に画素容量（液晶そのもの）を充
電し得る十分大きなオン電流、フィールド期間中にわた
って電荷を保持し得る十分小さなオフ電流、十分小さな
ゲート・ドレイン間寄生容量などである。保持容量は、
画素容量が小さいため、保持の動作が不十分であるため
これを補い、寄生容量の影響を防ぐために設ける。
ＦＴ、またはマルチゲート構造のＴＦＴが設けられてい
る。液晶は交流で駆動させるので、フレーム反転駆動と
呼ばれる方式が多く採用されている。ＴＦＴはスイッチ
ング素子としての機能を果たし、液晶層に印加する電圧
を保持するために、リーク電流が小さいことが要求され
ている。ＴＦＴがオン状態のときにソース配線から画素
に転送される電荷は、フィールド期間の間保持される。
液晶の抵抗は高くなくてはならない。ＴＦＴに要求され
る特性は、走査期間中に画素容量（液晶そのもの）を充
電し得る十分大きなオン電流、フィールド期間中にわた
って電荷を保持し得る十分小さなオフ電流、十分小さな
ゲート・ドレイン間寄生容量などである。保持容量は、
画素容量が小さいため、保持の動作が不十分であるため
これを補い、寄生容量の影響を防ぐために設ける。
【０００９】一方、駆動回路のバッファ回路は高い駆動
電圧が印加されるため、高電圧が印加されても壊れない
ように耐圧を高めておく必要があった。また電流駆動能
力を高めるために、オン電流値（ＴＦＴがオン動作時に
流れるドレイン電流）を十分確保する必要がある。
電圧が印加されるため、高電圧が印加されても壊れない
ように耐圧を高めておく必要があった。また電流駆動能
力を高めるために、オン電流値（ＴＦＴがオン動作時に
流れるドレイン電流）を十分確保する必要がある。
【００１０】
【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクス型表示装置はＴＦＴの製造工程が複雑で
あると、製造コストが高くなるという問題を抱えてい
た。また、複数のＴＦＴを同時に形成するため、製造工
程が複雑になると歩留まりを確保することが難しい。特
に駆動回路に動作不良があると画素一列が動作しないと
いった線状欠陥を引き起こすこともある。
ィブマトリクス型表示装置はＴＦＴの製造工程が複雑で
あると、製造コストが高くなるという問題を抱えてい
た。また、複数のＴＦＴを同時に形成するため、製造工
程が複雑になると歩留まりを確保することが難しい。特
に駆動回路に動作不良があると画素一列が動作しないと
いった線状欠陥を引き起こすこともある。
【００１１】本発明は、アクティブマトリクス型表示装
置の製造コストを低減することを課題とし、安価な表示
装置を提供することを課題とする。また、本発明の表示
装置を表示部に用いた安価な電子装置を提供することを
目的とする。
置の製造コストを低減することを課題とし、安価な表示
装置を提供することを課題とする。また、本発明の表示
装置を表示部に用いた安価な電子装置を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明は、アクティブマ
トリクス型表示装置の製造コストを低減するために画素
部に用いるＴＦＴを全て一導電型ＴＦＴ（ここではｐチ
ャネル型ＴＦＴもしくはｎチャネル型ＴＦＴのいずれか
一方を指す）とし、さらに駆動回路もすべて画素部と同
じ導電型のＴＦＴで形成することを特徴とする。これに
より製造工程を大幅に削減し製造コストを低減すること
が可能となる。
トリクス型表示装置の製造コストを低減するために画素
部に用いるＴＦＴを全て一導電型ＴＦＴ（ここではｐチ
ャネル型ＴＦＴもしくはｎチャネル型ＴＦＴのいずれか
一方を指す）とし、さらに駆動回路もすべて画素部と同
じ導電型のＴＦＴで形成することを特徴とする。これに
より製造工程を大幅に削減し製造コストを低減すること
が可能となる。
【００１３】特に重要な点は、一導電型のＴＦＴだけで
駆動回路を形成する点にある。即ち、一般的な駆動回路
はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的
に組み合わせたＣＭＯＳ回路を基本に設計されるが、本
発明ではｐチャネル型ＴＦＴもしくはｎチャネル型ＴＦ
Ｔのみを組み合わせて駆動回路を形成する。
駆動回路を形成する点にある。即ち、一般的な駆動回路
はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的
に組み合わせたＣＭＯＳ回路を基本に設計されるが、本
発明ではｐチャネル型ＴＦＴもしくはｎチャネル型ＴＦ
Ｔのみを組み合わせて駆動回路を形成する。
【００１４】このような構成とすることで、ＴＦＴの製
造工程において、導電型を制御する不純物をドーピング
するときに用いるマスク数を１枚減らすことができる。
その結果、製造工程の短縮と、製造コストの削減が可能
となる。
造工程において、導電型を制御する不純物をドーピング
するときに用いるマスク数を１枚減らすことができる。
その結果、製造工程の短縮と、製造コストの削減が可能
となる。
【００１５】以上のように、本発明の構成は、画素部及
び駆動回路が同一の絶縁体上に形成された表示装置にお
いて、前記画素部及び前記駆動回路の全てのＴＦＴはｐ
チャネル型で形成され、前記画素部のｐチャネル型ＴＦ
Ｔはオフセットゲート構造を有していることを特徴とし
ている。
び駆動回路が同一の絶縁体上に形成された表示装置にお
いて、前記画素部及び前記駆動回路の全てのＴＦＴはｐ
チャネル型で形成され、前記画素部のｐチャネル型ＴＦ
Ｔはオフセットゲート構造を有していることを特徴とし
ている。
【００１６】また、他の発明は、画素部及び駆動回路が
同一の絶縁体上に形成された表示装置において、前記画
素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で
形成され、前記画素部のｐチャネル型ＴＦＴは、ゲート
電極の外側にＬＤＤ領域を有し、前記駆動回路のｐチャ
ネル型ＴＦＴは、ゲート電極と重なるＬＤＤ領域を有し
ていることを特徴としている。
同一の絶縁体上に形成された表示装置において、前記画
素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で
形成され、前記画素部のｐチャネル型ＴＦＴは、ゲート
電極の外側にＬＤＤ領域を有し、前記駆動回路のｐチャ
ネル型ＴＦＴは、ゲート電極と重なるＬＤＤ領域を有し
ていることを特徴としている。
【００１７】また、他の発明は、画素部及び駆動回路が
同一の絶縁体上に形成された表示装置において、前記画
素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で
形成され、前記画素部のソース配線とゲート電極は第１
の絶縁膜上に形成され、かつ、該ゲート電極と接続する
ゲート配線は、第２の絶膜を介して前記ソース配線と交
差していることを特徴としている。
同一の絶縁体上に形成された表示装置において、前記画
素部及び前記駆動回路の全てのＴＦＴはｐチャネル型で
形成され、前記画素部のソース配線とゲート電極は第１
の絶縁膜上に形成され、かつ、該ゲート電極と接続する
ゲート配線は、第２の絶膜を介して前記ソース配線と交
差していることを特徴としている。
【００１８】前記駆動回路は、ＥＥＭＯＳ回路もしくは
ＥＤＭＯＳ回路を含み、或いは、前記駆動回路は複数の
ＮＡＮＤ回路からなるデコーダを含むことを特徴として
いる。
ＥＤＭＯＳ回路を含み、或いは、前記駆動回路は複数の
ＮＡＮＤ回路からなるデコーダを含むことを特徴として
いる。
【００１９】また、本発明の表示装置の作製方法は、絶
縁体上に駆動回路のＴＦＴを形成するための第１の半導
体膜と、画素部のＴＦＴを形成するための第２の半導体
膜を形成する第１の工程と、前記第１の半導体膜と前記
第２の半導体膜のそれぞれの上層に、第１の導電膜と該
第１の導電膜の内側の第２の導電膜とから成るゲート電
極を形成する第２の工程と、前記第１の半導体膜と前記
第２の半導体膜のそれぞれに、前記第１の導電膜と重な
る第１のｐ型半導体領域を形成する第３の工程と、前記
第１の半導体膜と前記第２の半導体膜のそれぞれに、前
記第１の導電膜と重ならない第２のｐ型半導体領域を形
成する第４の工程と、前記第１の導電膜が前記第１のｐ
型半導体領域と重なる部分をエッチングにより除去する
第５の工程とを有することを特徴としている。
縁体上に駆動回路のＴＦＴを形成するための第１の半導
体膜と、画素部のＴＦＴを形成するための第２の半導体
膜を形成する第１の工程と、前記第１の半導体膜と前記
第２の半導体膜のそれぞれの上層に、第１の導電膜と該
第１の導電膜の内側の第２の導電膜とから成るゲート電
極を形成する第２の工程と、前記第１の半導体膜と前記
第２の半導体膜のそれぞれに、前記第１の導電膜と重な
る第１のｐ型半導体領域を形成する第３の工程と、前記
第１の半導体膜と前記第２の半導体膜のそれぞれに、前
記第１の導電膜と重ならない第２のｐ型半導体領域を形
成する第４の工程と、前記第１の導電膜が前記第１のｐ
型半導体領域と重なる部分をエッチングにより除去する
第５の工程とを有することを特徴としている。
【００２０】また、本発明の表示装置の作製方法の他の
一例は、絶縁体上に駆動回路のＴＦＴを形成するための
第１の半導体膜と、画素部のＴＦＴを形成するための第
２の半導体膜を形成する第１の工程と、前記第１の半導
体膜と前記第２の半導体膜のそれぞれの上層に、第１の
導電膜と該第１の導電膜の内側の第２の導電膜とから成
るゲート電極を形成する第２の工程と、前記第１の半導
体膜と前記第２の半導体膜のそれぞれに、前記第１の導
電膜と重なる第１のｐ型半導体領域を形成する第３の工
程と、前記第１の半導体膜と前記第２の半導体膜のそれ
ぞれに、前記第１の導電膜と重ならない第２のｐ型半導
体領域を形成する第４の工程と、前記第２の半導体膜上
の前記第１の導電膜が前記第１のｐ型半導体領域と重な
る部分をエッチングにより除去してオフセット領域を形
成する第５の工程とを有することを特徴としている。
一例は、絶縁体上に駆動回路のＴＦＴを形成するための
第１の半導体膜と、画素部のＴＦＴを形成するための第
２の半導体膜を形成する第１の工程と、前記第１の半導
体膜と前記第２の半導体膜のそれぞれの上層に、第１の
導電膜と該第１の導電膜の内側の第２の導電膜とから成
るゲート電極を形成する第２の工程と、前記第１の半導
体膜と前記第２の半導体膜のそれぞれに、前記第１の導
電膜と重なる第１のｐ型半導体領域を形成する第３の工
程と、前記第１の半導体膜と前記第２の半導体膜のそれ
ぞれに、前記第１の導電膜と重ならない第２のｐ型半導
体領域を形成する第４の工程と、前記第２の半導体膜上
の前記第１の導電膜が前記第１のｐ型半導体領域と重な
る部分をエッチングにより除去してオフセット領域を形
成する第５の工程とを有することを特徴としている。
【００２１】また、本発明の表示装置の作製方法の他の
一例は、絶縁体上に駆動回路のＴＦＴを形成するための
第１の半導体膜と、画素部のＴＦＴを形成するための第
２の半導体膜を形成する第１の工程と、前記第１の半導
体膜と前記第２の半導体膜の上に第１の絶縁膜を形成す
る第２の工程と、前記第１の絶縁膜の上に、前記第１の
半導体膜と前記第２の半導体膜に対応して、第１の導電
膜と該第１の導電膜の内側の第２の導電膜とから成るゲ
ート電極と、ソース配線を形成する第３の工程と、前記
第１の半導体膜と前記第２の半導体膜のそれぞれに、前
記第１の導電膜と重なる第１のｐ型半導体領域を形成す
る第４の工程と、前記第１の半導体膜と前記第２の半導
体膜のそれぞれに、前記第１の導電膜と重ならない第２
のｐ型半導体領域を形成する第５の工程と、前記第１の
導電膜が前記第１のｐ型半導体領域と重なる部分をエッ
チングにより除去する第６の工程と、前記ゲート電極及
び前記ソース配線の上に、第２の絶縁膜を形成する第７
の工程と、前記第２の絶縁膜上にゲート配線を形成する
第８の工程とを有することを特徴としている。
一例は、絶縁体上に駆動回路のＴＦＴを形成するための
第１の半導体膜と、画素部のＴＦＴを形成するための第
２の半導体膜を形成する第１の工程と、前記第１の半導
体膜と前記第２の半導体膜の上に第１の絶縁膜を形成す
る第２の工程と、前記第１の絶縁膜の上に、前記第１の
半導体膜と前記第２の半導体膜に対応して、第１の導電
膜と該第１の導電膜の内側の第２の導電膜とから成るゲ
ート電極と、ソース配線を形成する第３の工程と、前記
第１の半導体膜と前記第２の半導体膜のそれぞれに、前
記第１の導電膜と重なる第１のｐ型半導体領域を形成す
る第４の工程と、前記第１の半導体膜と前記第２の半導
体膜のそれぞれに、前記第１の導電膜と重ならない第２
のｐ型半導体領域を形成する第５の工程と、前記第１の
導電膜が前記第１のｐ型半導体領域と重なる部分をエッ
チングにより除去する第６の工程と、前記ゲート電極及
び前記ソース配線の上に、第２の絶縁膜を形成する第７
の工程と、前記第２の絶縁膜上にゲート配線を形成する
第８の工程とを有することを特徴としている。
【００２２】
【発明の実施の形態】ここで本発明で用いる駆動回路に
ついて図１、図２を用いて説明する。図１はゲート側駆
動回路の例であるが、本発明では一般的なシフトレジス
タの代わりに図１に示すようなｐチャネル型ＴＦＴを用
いたデコーダを用いる。
ついて図１、図２を用いて説明する。図１はゲート側駆
動回路の例であるが、本発明では一般的なシフトレジス
タの代わりに図１に示すようなｐチャネル型ＴＦＴを用
いたデコーダを用いる。
【００２３】図１において、１００がゲート側駆動回路
のデコーダ、１０１がゲート側駆動回路のバッファ部で
ある。なお、バッファ部とは複数のバッファ（緩衝増幅
器）が集積化された部分を指す。また、バッファとは後
段の影響を前段に与えずに駆動を行う回路を指す。
のデコーダ、１０１がゲート側駆動回路のバッファ部で
ある。なお、バッファ部とは複数のバッファ（緩衝増幅
器）が集積化された部分を指す。また、バッファとは後
段の影響を前段に与えずに駆動を行う回路を指す。
【００２４】ゲート側のデコーダ１００において、１０
２はデコーダ１００の入力信号線（以下、選択線とい
う）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反
転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した
信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信
号）を示している。即ち、２ｎ本の選択線が並んでいる
と考えれば良い。
２はデコーダ１００の入力信号線（以下、選択線とい
う）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反
転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した
信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信
号）を示している。即ち、２ｎ本の選択線が並んでいる
と考えれば良い。
【００２５】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１０２は図
２のタイミングチャートに示す信号を伝送する。図２に
示すように、Ａ１の周波数を１とすると、Ａ２の周波数
は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２
-(n-1)倍となる。
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１０２は図
２のタイミングチャートに示す信号を伝送する。図２に
示すように、Ａ１の周波数を１とすると、Ａ２の周波数
は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２
-(n-1)倍となる。
【００２６】また、１０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１０３bは第２段のＮＡＮ
Ｄ回路、１０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ
回路はゲート配線の本数分が必要であり、ここではｎ個
が必要となる。即ち、本発明ではデコーダ１００が複数
のＮＡＮＤ回路からなる。
（ＮＡＮＤセルともいう）、１０３bは第２段のＮＡＮ
Ｄ回路、１０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ
回路はゲート配線の本数分が必要であり、ここではｎ個
が必要となる。即ち、本発明ではデコーダ１００が複数
のＮＡＮＤ回路からなる。
【００２７】また、ＮＡＮＤ回路１０３a〜１０３cは、
ｐチャネル型ＴＦＴ１０４〜１０９が組み合わされてＮ
ＡＮＤ回路を形成している。なお、実際には２ｎ個のＴ
ＦＴがＮＡＮＤ回路１０３に用いられている。また、ｐ
チャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択
線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａ
ｎバー）のいずれかに接続されている。
ｐチャネル型ＴＦＴ１０４〜１０９が組み合わされてＮ
ＡＮＤ回路を形成している。なお、実際には２ｎ個のＴ
ＦＴがＮＡＮＤ回路１０３に用いられている。また、ｐ
チャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択
線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａ
ｎバー）のいずれかに接続されている。
【００２８】このとき、ＮＡＮＤ回路１０３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｐチャネル型ＴＦ
Ｔ１０４〜１０６は、互いに並列に接続されており、共
通のソースとして正電源線（Ｖ DH）１１０に接続され、
共通のドレインとして出力線１１１に接続されている。
また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選
択線と呼ぶ）のいずれかに接続されたゲートを有するｐ
チャネル型ＴＦＴ１０７〜１０９は、互いに直列に接続
されており、回路端に位置するｐチャネル型ＴＦＴ１０
９のソースが負電源線（ＶDL）１１２に接続され、もう
一方の回路端に位置するｐチャネル型ＴＦＴ１０７のド
レインが出力線１１１に接続されている。
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｐチャネル型ＴＦ
Ｔ１０４〜１０６は、互いに並列に接続されており、共
通のソースとして正電源線（Ｖ DH）１１０に接続され、
共通のドレインとして出力線１１１に接続されている。
また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選
択線と呼ぶ）のいずれかに接続されたゲートを有するｐ
チャネル型ＴＦＴ１０７〜１０９は、互いに直列に接続
されており、回路端に位置するｐチャネル型ＴＦＴ１０
９のソースが負電源線（ＶDL）１１２に接続され、もう
一方の回路端に位置するｐチャネル型ＴＦＴ１０７のド
レインが出力線１１１に接続されている。
【００２９】以上のように、本発明においてＮＡＮＤ回
路は直列に接続されたｎ個の一導電型ＴＦＴ（ここでは
ｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一
導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。
但し、ｎ個のＮＡＮＤ回路１０３a〜１０３cにおいて、
ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異
なる。即ち、出力線１１１は必ず１本しか選択されない
ようになっており、選択線１０２には出力線１１１が端
から順番に選択されていくような信号が入力される。
路は直列に接続されたｎ個の一導電型ＴＦＴ（ここでは
ｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一
導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。
但し、ｎ個のＮＡＮＤ回路１０３a〜１０３cにおいて、
ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異
なる。即ち、出力線１１１は必ず１本しか選択されない
ようになっており、選択線１０２には出力線１１１が端
から順番に選択されていくような信号が入力される。
【００３０】次に、バッファ１０１はＮＡＮＤ回路１０
３a〜１０３cの各々に対応して複数のバッファ１１３a
〜１１３cにより形成されている。但しバッファ１１３a
〜１１３cはいずれも同一構造で良い。
３a〜１０３cの各々に対応して複数のバッファ１１３a
〜１１３cにより形成されている。但しバッファ１１３a
〜１１３cはいずれも同一構造で良い。
【００３１】また、バッファ１１３a〜１１３cは一導電
型ＴＦＴとしてｐチャネル型ＴＦＴ１１４〜１１６を用
いて形成される。デコーダからの出力線１１１はｐチャ
ネル型ＴＦＴ１１４（第１の一導電型ＴＦＴ）のゲート
として入力される。ｐチャネル型ＴＦＴ１１４は接地電
源線（ＧＮＤ）１１７をソースとし、ゲート配線１１８
をドレインとする。また、ｐチャネル型ＴＦＴ１１５
（第２の一導電型ＴＦＴ）は接地電源線１１７をゲート
とし、正電源線（ＶDH）１１９をソースとし、ゲート配
線１１８をドレインとして常時オン状態となっている。
型ＴＦＴとしてｐチャネル型ＴＦＴ１１４〜１１６を用
いて形成される。デコーダからの出力線１１１はｐチャ
ネル型ＴＦＴ１１４（第１の一導電型ＴＦＴ）のゲート
として入力される。ｐチャネル型ＴＦＴ１１４は接地電
源線（ＧＮＤ）１１７をソースとし、ゲート配線１１８
をドレインとする。また、ｐチャネル型ＴＦＴ１１５
（第２の一導電型ＴＦＴ）は接地電源線１１７をゲート
とし、正電源線（ＶDH）１１９をソースとし、ゲート配
線１１８をドレインとして常時オン状態となっている。
【００３２】即ち、本発明において、バッファ１１３a
〜１１３cは第１の一導電型ＴＦＴ（ｐチャネル型ＴＦ
Ｔ１１４）および第１の一導電型ＴＦＴに直列に接続さ
れ、且つ、第１の一導電型ＴＦＴのドレインをゲートと
する第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１１
５）を含む。
〜１１３cは第１の一導電型ＴＦＴ（ｐチャネル型ＴＦ
Ｔ１１４）および第１の一導電型ＴＦＴに直列に接続さ
れ、且つ、第１の一導電型ＴＦＴのドレインをゲートと
する第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１１
５）を含む。
【００３３】また、ｐチャネル型ＴＦＴ１１６（第３の
一導電型ＴＦＴ）はリセット信号線（Reset）をゲート
とし、正電源線１１９をソースとし、ゲート配線１１８
をドレインとする。なお、接地電源線１１７は負電源線
（但し画素のスイッチング素子として用いるｐチャネル
型ＴＦＴがオン状態になるような電圧を与える電源線）
としても構わない。
一導電型ＴＦＴ）はリセット信号線（Reset）をゲート
とし、正電源線１１９をソースとし、ゲート配線１１８
をドレインとする。なお、接地電源線１１７は負電源線
（但し画素のスイッチング素子として用いるｐチャネル
型ＴＦＴがオン状態になるような電圧を与える電源線）
としても構わない。
【００３４】このとき、ｐチャネル型ＴＦＴ１１５のチ
ャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１１４の
チャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係
がある。なお、チャネル幅とはチャネル長に垂直な方向
におけるチャネル形成領域の長さである。
ャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１１４の
チャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係
がある。なお、チャネル幅とはチャネル長に垂直な方向
におけるチャネル形成領域の長さである。
【００３５】バッファ１１３aの動作は次の通りであ
る。まず出力線１１１に正電圧が加えられているとき、
ｐチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成
されていない状態）となる。一方でｐチャネル型ＴＦＴ
１１５は常にオン状態（チャネルが形成されている状
態）であるため、ゲート配線１１８には正電源線１１９
の電圧が加えられる。
る。まず出力線１１１に正電圧が加えられているとき、
ｐチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成
されていない状態）となる。一方でｐチャネル型ＴＦＴ
１１５は常にオン状態（チャネルが形成されている状
態）であるため、ゲート配線１１８には正電源線１１９
の電圧が加えられる。
【００３６】ところが、出力線１１１に負電圧が加えら
れた場合、ｐチャネル型ＴＦＴ１１４がオン状態とな
る。このとき、ｐチャネル型ＴＦＴ１１４のチャネル幅
がｐチャネル型ＴＦＴ１１５のチャネル幅よりも大きい
ため、ゲート配線１１８の電位はｐチャネル型ＴＦＴ１
１４側の出力に引っ張られ、結果的に接地電源線１１７
の電圧がゲート配線１１８に加えられる。
れた場合、ｐチャネル型ＴＦＴ１１４がオン状態とな
る。このとき、ｐチャネル型ＴＦＴ１１４のチャネル幅
がｐチャネル型ＴＦＴ１１５のチャネル幅よりも大きい
ため、ゲート配線１１８の電位はｐチャネル型ＴＦＴ１
１４側の出力に引っ張られ、結果的に接地電源線１１７
の電圧がゲート配線１１８に加えられる。
【００３７】従って、ゲート配線１１８は、出力線１１
１に負電圧が加えられるときは負電圧（画素のスイッチ
ング素子として用いるｐチャネル型ＴＦＴがオン状態に
なるような電圧）を出力し、出力線１１１に正電圧が加
えられているときは常に正電圧（画素のスイッチング素
子として用いるｐチャネル型ＴＦＴがオフ状態になるよ
うな電圧）を出力する。
１に負電圧が加えられるときは負電圧（画素のスイッチ
ング素子として用いるｐチャネル型ＴＦＴがオン状態に
なるような電圧）を出力し、出力線１１１に正電圧が加
えられているときは常に正電圧（画素のスイッチング素
子として用いるｐチャネル型ＴＦＴがオフ状態になるよ
うな電圧）を出力する。
【００３８】なお、ｐチャネル型ＴＦＴ１１６は負電圧
が加えられたゲート配線１１８を強制的に正電圧に引き
上げるリセットスイッチとして用いられる。即ち、ゲー
ト配線１１８の選択期間が終了したら。リセット信号を
入力してゲート配線１１８に正電圧を加える。但しｐチ
ャネル型ＴＦＴ１１６は省略することもできる。
が加えられたゲート配線１１８を強制的に正電圧に引き
上げるリセットスイッチとして用いられる。即ち、ゲー
ト配線１１８の選択期間が終了したら。リセット信号を
入力してゲート配線１１８に正電圧を加える。但しｐチ
ャネル型ＴＦＴ１１６は省略することもできる。
【００３９】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図３に示す。図３に示すソース
側駆動回路はデコーダ３０１、ラッチ３０２およびバッ
ファ３０３を含む。なお、デコーダ３０１およびバッフ
ァ３０３の構成はゲート側駆動回路と同様であるので、
ここでの説明は省略する。
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図３に示す。図３に示すソース
側駆動回路はデコーダ３０１、ラッチ３０２およびバッ
ファ３０３を含む。なお、デコーダ３０１およびバッフ
ァ３０３の構成はゲート側駆動回路と同様であるので、
ここでの説明は省略する。
【００４０】図３に示すソース側駆動回路の場合、ラッ
チ３０２は第１段目のラッチ３０４および第２段目のラ
ッチ３０５からなる。また、第１段目のラッチ３０４お
よび第２段目のラッチ３０５は、各々ｍ個のｐチャネル
型ＴＦＴ３０６a〜３０６cで形成される複数の単位ユニ
ット３０７を有する。デコーダ３０１からの出力線３０
８は単位ユニット３０７を形成するｍ個のｐチャネル型
ＴＦＴ３０６a〜３０６cのゲートに入力される。なお、
ｍは任意の整数である。
チ３０２は第１段目のラッチ３０４および第２段目のラ
ッチ３０５からなる。また、第１段目のラッチ３０４お
よび第２段目のラッチ３０５は、各々ｍ個のｐチャネル
型ＴＦＴ３０６a〜３０６cで形成される複数の単位ユニ
ット３０７を有する。デコーダ３０１からの出力線３０
８は単位ユニット３０７を形成するｍ個のｐチャネル型
ＴＦＴ３０６a〜３０６cのゲートに入力される。なお、
ｍは任意の整数である。
【００４１】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。
【００４２】そして、ｐチャネル型ＴＦＴ３０６a〜３
０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖ
ｋ）３０９に接続される。即ち、出力線３０８に負電圧
が加えられると一斉にｐチャネル型ＴＦＴ３０６a〜３
０６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｐチャネル型ＴＦＴ３０６a〜３０６cの各々に接続
されたコンデンサ３１０a〜３１０cに保持される。
０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖ
ｋ）３０９に接続される。即ち、出力線３０８に負電圧
が加えられると一斉にｐチャネル型ＴＦＴ３０６a〜３
０６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｐチャネル型ＴＦＴ３０６a〜３０６cの各々に接続
されたコンデンサ３１０a〜３１０cに保持される。
【００４３】また、第２段目のラッチ３０５も複数の単
位ユニット３０７bを有し、単位ユニット３０７bはｍ個
のｐチャネル型ＴＦＴ３１１a〜３１１cで形成される。
ｐチャネル型ＴＦＴ３１１a〜３１１cのゲートはすべて
ラッチ信号線３１２に接続され、ラッチ信号線３１２に
負電圧が加えられると一斉にｐチャネル型ＴＦＴ３１１
a〜３１１cがオン状態となる。
位ユニット３０７bを有し、単位ユニット３０７bはｍ個
のｐチャネル型ＴＦＴ３１１a〜３１１cで形成される。
ｐチャネル型ＴＦＴ３１１a〜３１１cのゲートはすべて
ラッチ信号線３１２に接続され、ラッチ信号線３１２に
負電圧が加えられると一斉にｐチャネル型ＴＦＴ３１１
a〜３１１cがオン状態となる。
【００４４】その結果、コンデンサ３１０a〜３１０cに
保持されていた信号が、ｐチャネル型ＴＦＴ３１１a〜
３１１cの各々に接続されたコンデンサ３１３a〜３１３
cに保持されると同時にバッファ３０３へと出力され
る。そして、図１で説明したようにバッファを介してソ
ース配線３１４に出力される。以上のような動作のソー
ス側駆動回路によりソース配線が順番に選択されること
になる。
保持されていた信号が、ｐチャネル型ＴＦＴ３１１a〜
３１１cの各々に接続されたコンデンサ３１３a〜３１３
cに保持されると同時にバッファ３０３へと出力され
る。そして、図１で説明したようにバッファを介してソ
ース配線３１４に出力される。以上のような動作のソー
ス側駆動回路によりソース配線が順番に選択されること
になる。
【００４５】以上のように、ｐチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｐチャネル型Ｔ
ＦＴで形成することが可能となる。従って、アクティブ
マトリクス型表示装置を作製する上でＴＦＴ工程の歩留
まりおよびスループットを大幅に向上させることがで
き、製造コストを低減することが可能となる。
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｐチャネル型Ｔ
ＦＴで形成することが可能となる。従って、アクティブ
マトリクス型表示装置を作製する上でＴＦＴ工程の歩留
まりおよびスループットを大幅に向上させることがで
き、製造コストを低減することが可能となる。
【００４６】なお、ソース側駆動回路もしくはゲート側
駆動回路のいずれか片方を外付けのＩＣチップとする場
合にも本発明は実施できる。
駆動回路のいずれか片方を外付けのＩＣチップとする場
合にも本発明は実施できる。
【００４７】また、ＰＭＯＳ回路において、エンハンス
メント型ＴＦＴで形成するＥＥＭＯＳ回路と、エンハン
スメント型とデプレッション型とを組み合わせて形成す
るＥＤＭＯＳ回路がある。
メント型ＴＦＴで形成するＥＥＭＯＳ回路と、エンハン
スメント型とデプレッション型とを組み合わせて形成す
るＥＤＭＯＳ回路がある。
【００４８】ここでＥＥＭＯＳ回路の例を図４（Ａ）
に、ＥＤＭＯＳ回路の例を図４（Ｂ）に示す。図４
（Ａ）において、４０１、４０２はどちらもエンハンス
メント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴと
いう）である。また、図４（Ｂ）において、４０３はＥ
型ＰＴＦＴ、４０４はデプレッション型のｐチャネル型
ＴＦＴ（以下、Ｄ型ＰＴＦＴという）である。
に、ＥＤＭＯＳ回路の例を図４（Ｂ）に示す。図４
（Ａ）において、４０１、４０２はどちらもエンハンス
メント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴと
いう）である。また、図４（Ｂ）において、４０３はＥ
型ＰＴＦＴ、４０４はデプレッション型のｐチャネル型
ＴＦＴ（以下、Ｄ型ＰＴＦＴという）である。
【００４９】なお、図４（Ａ）、（Ｂ）において、ＶDH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。
【００５０】さらに、図４（Ａ）に示したＥＥＭＯＳ回
路もしくは図４（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図５に示す。図５におい
て、５００、５０１はフリップフロップ回路である。ま
た、５０２、５０３はＥ型ＰＴＦＴであり、Ｅ型ＰＴＦ
Ｔ５０２のゲートにはクロック信号（ＣＬ）が入力さ
れ、Ｅ型ＰＴＦＴ５０３のゲートには極性の反転したク
ロック信号（ＣＬバー）が入力される。また、５０４で
示される記号はインバータ回路であり、図５（Ｂ）に示
すように、図４（Ａ）に示したＥＥＭＯＳ回路もしくは
図４（Ｂ）に示したＥＤＭＯＳ回路が用いられる。
路もしくは図４（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図５に示す。図５におい
て、５００、５０１はフリップフロップ回路である。ま
た、５０２、５０３はＥ型ＰＴＦＴであり、Ｅ型ＰＴＦ
Ｔ５０２のゲートにはクロック信号（ＣＬ）が入力さ
れ、Ｅ型ＰＴＦＴ５０３のゲートには極性の反転したク
ロック信号（ＣＬバー）が入力される。また、５０４で
示される記号はインバータ回路であり、図５（Ｂ）に示
すように、図４（Ａ）に示したＥＥＭＯＳ回路もしくは
図４（Ｂ）に示したＥＤＭＯＳ回路が用いられる。
【００５１】以上のように、全てのＴＦＴをｐチャネル
型ＴＦＴとすることによりｎチャネル型ＴＦＴを形成す
る工程が削減されるため、アクティブマトリクス型表示
装置の製造工程を簡略化することができる。また、それ
に伴って製造工程の歩留まりが向上し、アクティブマト
リクス型表示装置の製造コストを下げることができる。
型ＴＦＴとすることによりｎチャネル型ＴＦＴを形成す
る工程が削減されるため、アクティブマトリクス型表示
装置の製造工程を簡略化することができる。また、それ
に伴って製造工程の歩留まりが向上し、アクティブマト
リクス型表示装置の製造コストを下げることができる。
【００５２】
【実施例】[実施例１]本発明では駆動回路をすべてｐチ
ャネル型ＴＦＴで形成することを特徴としているが、画
素部もすべてｐチャネル型ＴＦＴで形成する。そこで、
本実施例では図１および図３に示した駆動回路により伝
送される信号により画像を表示するための画素部の構造
の一例について説明する。
ャネル型ＴＦＴで形成することを特徴としているが、画
素部もすべてｐチャネル型ＴＦＴで形成する。そこで、
本実施例では図１および図３に示した駆動回路により伝
送される信号により画像を表示するための画素部の構造
の一例について説明する。
【００５３】ここで本発明のアクティブマトリクス型自
発光表示装置の画素構造を図６および図７に示す。図６
は一画素の断面図を示しており、図７はその画素の上面
図を示している。なお、図６は図７をＡ−Ａ'で切断し
た断面図を表し、各図面において同一の箇所には同一の
符号を付してある。
発光表示装置の画素構造を図６および図７に示す。図６
は一画素の断面図を示しており、図７はその画素の上面
図を示している。なお、図６は図７をＡ−Ａ'で切断し
た断面図を表し、各図面において同一の箇所には同一の
符号を付してある。
【００５４】図６において、６０１は可視光に対して透
明な基板、６０２ａ及び６０２ｂはベースコート層であ
る。可視光に対して透明な基板６０１としてはガラス基
板、石英基板、結晶化ガラス基板もしくはプラスチック
基板（プラスチックフィルムも含む）を用いることがで
きる。ベースコート層は、酸化珪素膜、窒化珪素膜、酸
化窒化珪素膜（ＳｉＯxＮyで表される）などで形成す
る。その厚さは５０〜２００ｎｍで形成する。例えば、
６０２ａをプラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏ
から作製される酸化窒化珪素膜を５０ｎｍ、６０２ｂを
ＳｉＨ4とＮ2Ｏから作製される酸化窒化珪素膜を１００
ｎｍ積層させた２層構造や、或いは、窒化珪素膜とＴＥ
ＯＳ（Tetraethyl Ortho Silicate）を用いて作製され
る酸化珪素膜を積層させた２層構造とする。
明な基板、６０２ａ及び６０２ｂはベースコート層であ
る。可視光に対して透明な基板６０１としてはガラス基
板、石英基板、結晶化ガラス基板もしくはプラスチック
基板（プラスチックフィルムも含む）を用いることがで
きる。ベースコート層は、酸化珪素膜、窒化珪素膜、酸
化窒化珪素膜（ＳｉＯxＮyで表される）などで形成す
る。その厚さは５０〜２００ｎｍで形成する。例えば、
６０２ａをプラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏ
から作製される酸化窒化珪素膜を５０ｎｍ、６０２ｂを
ＳｉＨ4とＮ2Ｏから作製される酸化窒化珪素膜を１００
ｎｍ積層させた２層構造や、或いは、窒化珪素膜とＴＥ
ＯＳ（Tetraethyl Ortho Silicate）を用いて作製され
る酸化珪素膜を積層させた２層構造とする。
【００５５】尚、本発明の好適な実施例において、ＴＦ
Ｔは絶縁体の上に形成する。絶縁体は絶縁膜（代表的に
は珪素を含む絶縁膜）の場合もあるし、絶縁材料からな
る基板（代表的には石英基板）の場合もある。従って、
絶縁体の上とは、絶縁膜の上もしくは絶縁材料からなる
基板の上ということを意味している。
Ｔは絶縁体の上に形成する。絶縁体は絶縁膜（代表的に
は珪素を含む絶縁膜）の場合もあるし、絶縁材料からな
る基板（代表的には石英基板）の場合もある。従って、
絶縁体の上とは、絶縁膜の上もしくは絶縁材料からなる
基板の上ということを意味している。
【００５６】この珪素を含む絶縁膜６０２ｂの上にはス
イッチング用ＴＦＴ６５１および電流制御用ＴＦＴ６５
２がｐチャネル型ＴＦＴで形成されている。
イッチング用ＴＦＴ６５１および電流制御用ＴＦＴ６５
２がｐチャネル型ＴＦＴで形成されている。
【００５７】スイッチング用ＴＦＴ６５１は、半導体膜
６０３にｐ型半導体からなる領域（以下、ｐ型半導体領
域という）６０５〜６０７および真性または実質的に真
性な半導体からなる領域（以下、チャネル形成領域とい
う）６０８、６０９を含む半導体領域を有している。ま
た、電流制御用ＴＦＴ６５２は半導体膜６０４にｐ型半
導体領域６１０、６１１およびチャネル形成領域６１２
を含む半導体領域を有している。
６０３にｐ型半導体からなる領域（以下、ｐ型半導体領
域という）６０５〜６０７および真性または実質的に真
性な半導体からなる領域（以下、チャネル形成領域とい
う）６０８、６０９を含む半導体領域を有している。ま
た、電流制御用ＴＦＴ６５２は半導体膜６０４にｐ型半
導体領域６１０、６１１およびチャネル形成領域６１２
を含む半導体領域を有している。
【００５８】尚、ｐ型半導体領域６０５もしくは６０７
はスイッチング用ＴＦＴ６５１のソース領域もしくはド
レイン領域となる。また、ｐ型半導体領域６１１は電流
制御用ＴＦＴ６５２のソース領域となり、ｐ型半導体領
域６１０は同ＴＦＴのドレイン領域となる。
はスイッチング用ＴＦＴ６５１のソース領域もしくはド
レイン領域となる。また、ｐ型半導体領域６１１は電流
制御用ＴＦＴ６５２のソース領域となり、ｐ型半導体領
域６１０は同ＴＦＴのドレイン領域となる。
【００５９】半導体膜６０３、６０４は、ゲート絶縁膜
６１３に覆われ、その上には電源線６１４、６１９、ソ
ース配線６１５、ゲート電極６１６、ｐ型半導体領域６
０７に接続しているゲート電極６１７が形成されてい
る。これらは同一の材料で同時に形成される。これらの
配線や電極の材料としては、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、
チタン（Ｔｉ）もしくはこれら金属の窒化物を用いれば
良い。また、これら金属を組み合わせた合金を用いても
良いし、これら金属のシリサイドを用いても良い。
６１３に覆われ、その上には電源線６１４、６１９、ソ
ース配線６１５、ゲート電極６１６、ｐ型半導体領域６
０７に接続しているゲート電極６１７が形成されてい
る。これらは同一の材料で同時に形成される。これらの
配線や電極の材料としては、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、
チタン（Ｔｉ）もしくはこれら金属の窒化物を用いれば
良い。また、これら金属を組み合わせた合金を用いても
良いし、これら金属のシリサイドを用いても良い。
【００６０】図６において、６２０は窒化酸化珪素膜も
しくは窒化珪素膜からなるパッシベーション膜であり、
その上には層間絶縁膜６２１が設けられている。層間絶
縁膜６２０としては、珪素を含む絶縁膜もしくは有機樹
脂膜を用いる。有機樹脂膜としては、ポリイミド、ポリ
アミド、アクリル樹脂もしくはＢＣＢ（ベンゾシクロブ
テン）を用いれば良い。
しくは窒化珪素膜からなるパッシベーション膜であり、
その上には層間絶縁膜６２１が設けられている。層間絶
縁膜６２０としては、珪素を含む絶縁膜もしくは有機樹
脂膜を用いる。有機樹脂膜としては、ポリイミド、ポリ
アミド、アクリル樹脂もしくはＢＣＢ（ベンゾシクロブ
テン）を用いれば良い。
【００６１】パッシベーション膜６２０及び層間絶縁膜
６２１にコンタクトホールが形成され、ソース配線６１
５と半導体膜６０３のｐ型半導体領域６０５を接続する
接続配線、ゲート電極６１６と接続するゲート配線６１
８、ｐ型半導体領域６０７とゲート電極６１７を接続す
る接続配線６２３、電源線６１９とｐ型半導体領域６１
１と接続する接続配線６２５、画素電極６２６とｐ型半
導体領域６１０とを接続する接続配線６２４が形成され
ている。これらの配線は、アルミニウム（Ａｌ）を主成
分とする材料で形成する。
６２１にコンタクトホールが形成され、ソース配線６１
５と半導体膜６０３のｐ型半導体領域６０５を接続する
接続配線、ゲート電極６１６と接続するゲート配線６１
８、ｐ型半導体領域６０７とゲート電極６１７を接続す
る接続配線６２３、電源線６１９とｐ型半導体領域６１
１と接続する接続配線６２５、画素電極６２６とｐ型半
導体領域６１０とを接続する接続配線６２４が形成され
ている。これらの配線は、アルミニウム（Ａｌ）を主成
分とする材料で形成する。
【００６２】図７の上面図で示すように、このような構
造とすることにより、半導体膜６０３のチャネル形成領
域６０８、６０９をゲート配線６１８で覆い遮光するこ
とができる。また、半導体膜６０３のｐ型半導体領域６
０５〜６０７も遮光される構造とすることが望ましい。
さらに、画素電極６２６の端部は、ソース配線６１５、
電源線６１９とオーバーラップさせて形成することがで
きるので、画素電極を大きくとり、開口率を向上させる
ことが可能となる。また、ソース配線６１５、電源線６
１９に遮光膜としての機能を持たせることができる。
造とすることにより、半導体膜６０３のチャネル形成領
域６０８、６０９をゲート配線６１８で覆い遮光するこ
とができる。また、半導体膜６０３のｐ型半導体領域６
０５〜６０７も遮光される構造とすることが望ましい。
さらに、画素電極６２６の端部は、ソース配線６１５、
電源線６１９とオーバーラップさせて形成することがで
きるので、画素電極を大きくとり、開口率を向上させる
ことが可能となる。また、ソース配線６１５、電源線６
１９に遮光膜としての機能を持たせることができる。
【００６３】ここで図７においてＢ−Ｂ'で切断した断
面図を図８（Ａ）に示す。図８（Ａ）はゲート配線６１
８とゲート電極６１６のコンタクト部を説明する図であ
り、ゲート絶縁膜６１３上に形成されたゲート電極６１
６は、半導体膜６０３の外側の領域でゲート配線６１８
と電気的な接続が形成されている。
面図を図８（Ａ）に示す。図８（Ａ）はゲート配線６１
８とゲート電極６１６のコンタクト部を説明する図であ
り、ゲート絶縁膜６１３上に形成されたゲート電極６１
６は、半導体膜６０３の外側の領域でゲート配線６１８
と電気的な接続が形成されている。
【００６４】また、図７においてＣ−Ｃ'で切断した断
面図を図８（Ｂ）に示す。図８（Ｂ）は容量を形成する
領域の断面構造を説明する図であり、ベースコート層６
０２ｂ上に形成された半導体膜６０４を一方の電極と
し、ゲート絶縁膜６１３を誘電体、ゲート電極６１７を
他方の電極として容量を形成している。
面図を図８（Ｂ）に示す。図８（Ｂ）は容量を形成する
領域の断面構造を説明する図であり、ベースコート層６
０２ｂ上に形成された半導体膜６０４を一方の電極と
し、ゲート絶縁膜６１３を誘電体、ゲート電極６１７を
他方の電極として容量を形成している。
【００６５】このような画素の等価回路図は図１０
（Ａ）であり、半導体膜６０３で形成されるＴＦＴがス
イッチング用、半導体膜６０４で形成されるＴＦＴが電
流制御用として機能する。
（Ａ）であり、半導体膜６０３で形成されるＴＦＴがス
イッチング用、半導体膜６０４で形成されるＴＦＴが電
流制御用として機能する。
【００６６】次に、図６（Ｂ）に示すように、画素電極
６２６の端部および凹部（コンタクトホールに起因する
窪み）を隠すように樹脂からなる絶縁体６５０、６５１
を形成する。これは樹脂からなる絶縁膜を形成した後、
画素電極に合わせて所定のパターンで形成すれば良い。
このとき、画素電極６２６の表面から絶縁体６５０の頂
上まで高さを３００ｎｍ以下（好ましくは２００ｎｍ以
下）とすることが望ましい。なお、この絶縁体６５０、
６５１は省略することも可能である。
６２６の端部および凹部（コンタクトホールに起因する
窪み）を隠すように樹脂からなる絶縁体６５０、６５１
を形成する。これは樹脂からなる絶縁膜を形成した後、
画素電極に合わせて所定のパターンで形成すれば良い。
このとき、画素電極６２６の表面から絶縁体６５０の頂
上まで高さを３００ｎｍ以下（好ましくは２００ｎｍ以
下）とすることが望ましい。なお、この絶縁体６５０、
６５１は省略することも可能である。
【００６７】絶縁体６５０、６５１は画素電極６２６の
端部を隠し、端部における電界集中の影響を避ける目的
で形成する。これによりＥＬ層の劣化を抑制することが
できる。また、絶縁体６５０、６５１はコンタクトホー
ルに起因して形成される画素電極の凹部を埋め込む目的
で形成する。これにより後に形成されるＥＬ層の被覆不
良を防止し、画素電極と後に形成される陰極の短絡を防
止することができる。
端部を隠し、端部における電界集中の影響を避ける目的
で形成する。これによりＥＬ層の劣化を抑制することが
できる。また、絶縁体６５０、６５１はコンタクトホー
ルに起因して形成される画素電極の凹部を埋め込む目的
で形成する。これにより後に形成されるＥＬ層の被覆不
良を防止し、画素電極と後に形成される陰極の短絡を防
止することができる。
【００６８】次に、７０ｎｍ厚のＥＬ層６５２及び３０
０ｎｍ厚の陰極６５３を蒸着法により形成する。本実施
例ではＥＬ層６５２として２０ｎｍ厚の銅フタロシアニ
ン（正孔注入層）及び５０ｎｍ厚のＡｌｑ3（発光層）
を積層した構造を用いる。勿論、発光層に正孔注入層、
正孔輸送層、電子輸送層もしくは電子注入を組み合わせ
た公知の他の構造を用いても良い。
０ｎｍ厚の陰極６５３を蒸着法により形成する。本実施
例ではＥＬ層６５２として２０ｎｍ厚の銅フタロシアニ
ン（正孔注入層）及び５０ｎｍ厚のＡｌｑ3（発光層）
を積層した構造を用いる。勿論、発光層に正孔注入層、
正孔輸送層、電子輸送層もしくは電子注入を組み合わせ
た公知の他の構造を用いても良い。
【００６９】本実施例では、まず全ての画素電極を覆う
ように銅フタロシアニンを形成し、その後、赤色、緑色
及び青色に対応する画素ごとに各々赤色の発光層、緑色
の発光層及び青色の発光層を形成する。形成する領域の
区別は蒸着時にシャドーマスクを用いて行えば良い。こ
のようにすることでカラー表示が可能となる。
ように銅フタロシアニンを形成し、その後、赤色、緑色
及び青色に対応する画素ごとに各々赤色の発光層、緑色
の発光層及び青色の発光層を形成する。形成する領域の
区別は蒸着時にシャドーマスクを用いて行えば良い。こ
のようにすることでカラー表示が可能となる。
【００７０】なお、緑色の発光層を形成する時は、発光
層の母体材料としてＡｌｑ3（トリス−８−キノリノラ
トアルミニウム錯体）を用い、キナクリドンもしくはク
マリン６をドーパントとして添加する。また、赤色の発
光層を形成する時は、発光層の母体材料としてＡｌｑ3
を用い、ＤＣＪＴ、ＤＣＭ１もしくはＤＣＭ２をドーパ
ントとして添加する。また、青色の発光層を形成する時
は、発光層の母体材料としてＢＡｌｑ3（２−メチル−
８−キノリノールとフェノール誘導体の混合配位子を持
つ５配位の錯体）を用い、ペリレンをドーパントとして
添加する。
層の母体材料としてＡｌｑ3（トリス−８−キノリノラ
トアルミニウム錯体）を用い、キナクリドンもしくはク
マリン６をドーパントとして添加する。また、赤色の発
光層を形成する時は、発光層の母体材料としてＡｌｑ3
を用い、ＤＣＪＴ、ＤＣＭ１もしくはＤＣＭ２をドーパ
ントとして添加する。また、青色の発光層を形成する時
は、発光層の母体材料としてＢＡｌｑ3（２−メチル−
８−キノリノールとフェノール誘導体の混合配位子を持
つ５配位の錯体）を用い、ペリレンをドーパントとして
添加する。
【００７１】勿論、本願発明では上記有機材料に限定す
る必要はなく、公知の低分子系有機ＥＬ材料、高分子系
有機ＥＬ材料もしくは無機ＥＬ材料を用いることが可能
である。また、これらの材料を組み合わせて用いること
も可能である。なお、高分子系有機ＥＬ材料を用いる場
合は塗布法を用いることもできる。
る必要はなく、公知の低分子系有機ＥＬ材料、高分子系
有機ＥＬ材料もしくは無機ＥＬ材料を用いることが可能
である。また、これらの材料を組み合わせて用いること
も可能である。なお、高分子系有機ＥＬ材料を用いる場
合は塗布法を用いることもできる。
【００７２】以上のようにして、画素電極（陽極）８３
６、ＥＬ層８３９及び陰極８４０からなるＥＬ素子が形
成される。また、陰極６５３上にはＡｌなどで補助電極
６５４を形成しても良い。
６、ＥＬ層８３９及び陰極８４０からなるＥＬ素子が形
成される。また、陰極６５３上にはＡｌなどで補助電極
６５４を形成しても良い。
【００７３】こうして、アクティブマトリクス型自発光
装置が完成する。ＥＬ層および陰極の形成は公知の技術
を用いても良い。以上の画素構造とすることで、アクテ
ィブマトリクス型自発光装置の製造工程を大幅に低減す
ることが可能となり、安価なアクティブマトリクス型自
発光装置を生産することが可能となる。また、それを表
示部に用いた電子装置を安価なものとすることができ
る。
装置が完成する。ＥＬ層および陰極の形成は公知の技術
を用いても良い。以上の画素構造とすることで、アクテ
ィブマトリクス型自発光装置の製造工程を大幅に低減す
ることが可能となり、安価なアクティブマトリクス型自
発光装置を生産することが可能となる。また、それを表
示部に用いた電子装置を安価なものとすることができ
る。
【００７４】[実施例２]本実施例は、同一の絶縁体上に
Ｅ型ＰＴＦＴとＤ型ＰＴＦＴを作製する工程を図９を用
いて説明する。
Ｅ型ＰＴＦＴとＤ型ＰＴＦＴを作製する工程を図９を用
いて説明する。
【００７５】まず、図９（Ａ）に示すように、ガラス基
板９０１上に、ベースコート膜（絶縁体）を形成する。
本実施例ではガラス基板９０１側から５０ｎｍの厚さで
第１の窒化酸化珪素膜９０２ａ、２００ｎｍの厚さで第
２の窒化酸化珪素膜９０２ｂを順次積層してベースコー
ト膜とする。また、第１の窒化酸化珪素膜９０２ａの方
が第２の窒化酸化珪素膜９０２ｂに比べて窒素の含有量
を多くし、ガラス基板９０１からのアルカリ金属の拡散
を抑制している。
板９０１上に、ベースコート膜（絶縁体）を形成する。
本実施例ではガラス基板９０１側から５０ｎｍの厚さで
第１の窒化酸化珪素膜９０２ａ、２００ｎｍの厚さで第
２の窒化酸化珪素膜９０２ｂを順次積層してベースコー
ト膜とする。また、第１の窒化酸化珪素膜９０２ａの方
が第２の窒化酸化珪素膜９０２ｂに比べて窒素の含有量
を多くし、ガラス基板９０１からのアルカリ金属の拡散
を抑制している。
【００７６】次に、ベースコート膜上に非晶質半導体膜
９０３をプラズマＣＶＤ法により４０ｎｍの厚さに形成
する。非晶質半導体膜としては、珪素、シリコンゲルマ
ニウムなどの材料を用いる。そして、非晶質半導体膜９
０３にレーザー光を照射することにより結晶化させ、多
結晶半導体膜（ポリシリコン膜）を形成する。また、結
晶化方法はレーザー結晶化法に限定する必要はなく、公
知の他の結晶化法を用いることもできる。
９０３をプラズマＣＶＤ法により４０ｎｍの厚さに形成
する。非晶質半導体膜としては、珪素、シリコンゲルマ
ニウムなどの材料を用いる。そして、非晶質半導体膜９
０３にレーザー光を照射することにより結晶化させ、多
結晶半導体膜（ポリシリコン膜）を形成する。また、結
晶化方法はレーザー結晶化法に限定する必要はなく、公
知の他の結晶化法を用いることもできる。
【００７７】次に、図９（Ｂ）に示すように、多結晶半
導体膜を第１のフォトマスクを用い、光露光プロセスを
経て、所定の形状にエッチングし、個々に孤立した半導
体膜９０４、９０５を形成する。なお、９０４、９０５
で示される半導体膜は、完成時にＴＦＴのチャネル形成
領域やソースまたはドレイン領域を形成する。
導体膜を第１のフォトマスクを用い、光露光プロセスを
経て、所定の形状にエッチングし、個々に孤立した半導
体膜９０４、９０５を形成する。なお、９０４、９０５
で示される半導体膜は、完成時にＴＦＴのチャネル形成
領域やソースまたはドレイン領域を形成する。
【００７８】Ｄ型ＰＴＦＴを形成するために、あらかじ
めアクセプタを半導体膜にドーピングする工程を行う。
まず、酸化珪素膜からなるマスク絶縁膜９０６を形成す
る。これは、イオンドーピング法またはイオン注入法を
用いてドーピングするアクセプタの濃度を制御するため
に設ける。注入するアクセプタの濃度は１×１０16〜１
×１０18／ｃｍ3とする。このドーピングはＤ型ＰＴＦ
Ｔのチャネル形成領域に対して行うものである。図９
（Ｃ）では、半導体膜９０５の全面にドーピングを行
い、Ｅ型ＰＴＦＴを形成する半導体膜９０４はレジスト
によるマスク９０７で被覆してアクセプタがドーピング
されないようにしている。この工程は、Ｄ型ＰＴＦＴを
形成する場合に適用する。
めアクセプタを半導体膜にドーピングする工程を行う。
まず、酸化珪素膜からなるマスク絶縁膜９０６を形成す
る。これは、イオンドーピング法またはイオン注入法を
用いてドーピングするアクセプタの濃度を制御するため
に設ける。注入するアクセプタの濃度は１×１０16〜１
×１０18／ｃｍ3とする。このドーピングはＤ型ＰＴＦ
Ｔのチャネル形成領域に対して行うものである。図９
（Ｃ）では、半導体膜９０５の全面にドーピングを行
い、Ｅ型ＰＴＦＴを形成する半導体膜９０４はレジスト
によるマスク９０７で被覆してアクセプタがドーピング
されないようにしている。この工程は、Ｄ型ＰＴＦＴを
形成する場合に適用する。
【００７９】図９（Ｄ）では、ゲート絶縁膜９０９をプ
ラズマＣＶＤ法により８０ｎｍの厚さに形成する。ゲー
ト絶縁膜９０９は、酸化珪素、酸化窒化珪素膜などで形
成する。そして、窒化タンタルまたは窒化チタンで形成
する第１の導電膜９１０を２０〜４０ｎｍ、好ましくは
３０ｎｍの厚さに形成すする。その上に第２の導電膜９
１１を形成する。第２の導電膜としては、Ｔａ、Ｗ、Ｍ
ｏ、Ｎｂ、Ｔｉもしくはこれら金属の窒化物を用い、３
００〜４００ｎｍの厚さに形成する。
ラズマＣＶＤ法により８０ｎｍの厚さに形成する。ゲー
ト絶縁膜９０９は、酸化珪素、酸化窒化珪素膜などで形
成する。そして、窒化タンタルまたは窒化チタンで形成
する第１の導電膜９１０を２０〜４０ｎｍ、好ましくは
３０ｎｍの厚さに形成すする。その上に第２の導電膜９
１１を形成する。第２の導電膜としては、Ｔａ、Ｗ、Ｍ
ｏ、Ｎｂ、Ｔｉもしくはこれら金属の窒化物を用い、３
００〜４００ｎｍの厚さに形成する。
【００８０】図９（Ｅ）に示すように、第２のフォトマ
スクを用い、光露光プロセスによりレジストマスク９１
２を形成し、導電膜をエッチングしてゲート電極９１
３、９１４を形成する。この工程は、ドーピング工程と
の組合せで、半導体膜にｐ型半導体領域によるＬＤＤ領
域とソース及びドレイン領域とを自己整合的に形成する
ことができる。最初に行う第１のエッチング処理では、
その好適な手法としてＩＣＰ（Inductively Coupled Pl
asma：誘導結合型プラズマ）エッチング法を用いる。エ
ッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐ
ａ、好ましくは１Ｐａの圧力でコイル型の電極に５００
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して行う。基板側（試料ステージ）にも１００Ｗ
のＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合し
た場合にはタングステン膜、窒化タンタル膜及びチタン
膜の場合でも、それぞれ同程度の速度でエッチングする
ことができる。
スクを用い、光露光プロセスによりレジストマスク９１
２を形成し、導電膜をエッチングしてゲート電極９１
３、９１４を形成する。この工程は、ドーピング工程と
の組合せで、半導体膜にｐ型半導体領域によるＬＤＤ領
域とソース及びドレイン領域とを自己整合的に形成する
ことができる。最初に行う第１のエッチング処理では、
その好適な手法としてＩＣＰ（Inductively Coupled Pl
asma：誘導結合型プラズマ）エッチング法を用いる。エ
ッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐ
ａ、好ましくは１Ｐａの圧力でコイル型の電極に５００
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して行う。基板側（試料ステージ）にも１００Ｗ
のＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合し
た場合にはタングステン膜、窒化タンタル膜及びチタン
膜の場合でも、それぞれ同程度の速度でエッチングする
ことができる。
【００８１】上記エッチング条件では、レジストによる
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５°となるようにする。また、ゲ
ート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化珪素膜の選択比は
２〜４（代表的には３）であるので、オーバーエッチン
グ処理により、酸化窒化珪素膜が露出した面は２０〜５
０ｎｍ程度エッチングされる。
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５°となるようにする。また、ゲ
ート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化珪素膜の選択比は
２〜４（代表的には３）であるので、オーバーエッチン
グ処理により、酸化窒化珪素膜が露出した面は２０〜５
０ｎｍ程度エッチングされる。
【００８２】さらに、第２のエッチング処理を行う。エ
ッチングはＩＣＰエッチング法を用い、エッチングガス
にＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を
供給してプラズマを生成する。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりタングステン膜を異方性
エッチングし、第１の導電層である窒化タンタル膜また
はチタン膜を残存させるようにする。こうして、図９
（Ｅ）に示すように、第２の導電層９１３ｂ、９１４ｂ
の外側にその端部が位置する第１の導電層９１３ａ、９
１４ａとからゲート電極９１３、９１４を形成する。
ッチングはＩＣＰエッチング法を用い、エッチングガス
にＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を
供給してプラズマを生成する。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりタングステン膜を異方性
エッチングし、第１の導電層である窒化タンタル膜また
はチタン膜を残存させるようにする。こうして、図９
（Ｅ）に示すように、第２の導電層９１３ｂ、９１４ｂ
の外側にその端部が位置する第１の導電層９１３ａ、９
１４ａとからゲート電極９１３、９１４を形成する。
【００８３】次いで、イオンドーピング法により第２の
導電層９１３ｂ、９１４ｂをマスクとして半導体膜９０
４、９０５に第１のｐ型半導体領域９１５、９１６を形
成する。ドーピングは、第１の導電層９１３ａ、９１４
ａとゲート絶縁膜９０９を通過させることが可能な程度
に加速電圧を印加して行い、１×１０17〜５×１０19／
ｃｍ3のアクセプタをドーピングする。アクセプタとし
ては、代表的にはボロンであり、その他に周期表の１３
族に属する元素を添加すれば良い。イオンドーピング法
においては、Ｂ2Ｈ6またはＢＦ3などをソースガスとし
て用いる。
導電層９１３ｂ、９１４ｂをマスクとして半導体膜９０
４、９０５に第１のｐ型半導体領域９１５、９１６を形
成する。ドーピングは、第１の導電層９１３ａ、９１４
ａとゲート絶縁膜９０９を通過させることが可能な程度
に加速電圧を印加して行い、１×１０17〜５×１０19／
ｃｍ3のアクセプタをドーピングする。アクセプタとし
ては、代表的にはボロンであり、その他に周期表の１３
族に属する元素を添加すれば良い。イオンドーピング法
においては、Ｂ2Ｈ6またはＢＦ3などをソースガスとし
て用いる。
【００８４】さらに、イオンドーピング法により第１の
導電層９１３ａ、９１４ａと第２の導電層９１３ｂ、９
１４ｂをマスクとして、第１のｐ型半導体領域の外側に
第２のｐ型半導体領域９１７、９１８を形成する。第２
のｐ型半導体領域はソースまたはドレイン領域とするも
のであり、１×１０20〜１×１０21／ｃｍ3のアクセプ
タをドーピングする。
導電層９１３ａ、９１４ａと第２の導電層９１３ｂ、９
１４ｂをマスクとして、第１のｐ型半導体領域の外側に
第２のｐ型半導体領域９１７、９１８を形成する。第２
のｐ型半導体領域はソースまたはドレイン領域とするも
のであり、１×１０20〜１×１０21／ｃｍ3のアクセプ
タをドーピングする。
【００８５】また、半導体膜がゲート電極の第２の導電
層９１３ｂ、９１４ｂと重なる領域にはチャネル形成領
域９１９、９２０が形成される。チャネル形成領域９２
０には第１のｐ型半導体領域９１６よりも低濃度でアク
セプタが添加されている。
層９１３ｂ、９１４ｂと重なる領域にはチャネル形成領
域９１９、９２０が形成される。チャネル形成領域９２
０には第１のｐ型半導体領域９１６よりも低濃度でアク
セプタが添加されている。
【００８６】次に、加熱処理を行ってｐ型半導体領域の
アクセプタの活性化を行う。この活性化はファーネスア
ニール、レーザーアニールもしくはランプアニールによ
り行うか、又はそれらを組み合わせて行えば良い。本実
施例では５００℃４時間の加熱処理を窒素雰囲気で行
う。このとき、窒素雰囲気中の酸素は極力低減しておく
ことが望ましい。
アクセプタの活性化を行う。この活性化はファーネスア
ニール、レーザーアニールもしくはランプアニールによ
り行うか、又はそれらを組み合わせて行えば良い。本実
施例では５００℃４時間の加熱処理を窒素雰囲気で行
う。このとき、窒素雰囲気中の酸素は極力低減しておく
ことが望ましい。
【００８７】活性化が終了したら、図９（Ｆ）に示すよ
うに、パッシベーション膜９２１として窒化酸化珪素膜
を２００ｎｍの厚さに形成し、その後、半導体層の水素
化処理を行う。水素化処理は公知の水素アニール技術も
しくはプラズマ水素化技術を用いれば良い。さらに、樹
脂からなる層間絶縁膜９２２を８００ｎｍの厚さに形成
する。樹脂としては、ポリイミド、ポリアミド、アクリ
ル樹脂、エポキシ樹脂もしくはＢＣＢ（ベンゾシクロブ
テン）を用いれば良い。また、無機の絶縁膜を用いても
構わない。
うに、パッシベーション膜９２１として窒化酸化珪素膜
を２００ｎｍの厚さに形成し、その後、半導体層の水素
化処理を行う。水素化処理は公知の水素アニール技術も
しくはプラズマ水素化技術を用いれば良い。さらに、樹
脂からなる層間絶縁膜９２２を８００ｎｍの厚さに形成
する。樹脂としては、ポリイミド、ポリアミド、アクリ
ル樹脂、エポキシ樹脂もしくはＢＣＢ（ベンゾシクロブ
テン）を用いれば良い。また、無機の絶縁膜を用いても
構わない。
【００８８】次に、第３のフォトマスクを用い、層間絶
縁膜９２２にコンタクトホールを形成する。そして、第
４のフォトマスクを用い、配線９２３〜９２６を形成す
る。本実施例では配線９２３〜９２６として、ＴｉとＡ
ｌの積層体を形成する。ｐ型半導体領域とのコンタクト
は耐熱性を高めるためにＴｉで形成する。
縁膜９２２にコンタクトホールを形成する。そして、第
４のフォトマスクを用い、配線９２３〜９２６を形成す
る。本実施例では配線９２３〜９２６として、ＴｉとＡ
ｌの積層体を形成する。ｐ型半導体領域とのコンタクト
は耐熱性を高めるためにＴｉで形成する。
【００８９】こうして、Ｅ型ＰＴＦＴ９３０とＤ型ＰＴ
ＦＴ９３１が完成する。Ｅ型ＰＴＦＴのみを形成する場
合には４枚のフォトマスクで完成させることが可能であ
り、Ｅ型ＰＴＦＴとＤ型ＰＴＦＴとを同一基板上に形成
するには５枚のフォトマスクで完成させることができ
る。
ＦＴ９３１が完成する。Ｅ型ＰＴＦＴのみを形成する場
合には４枚のフォトマスクで完成させることが可能であ
り、Ｅ型ＰＴＦＴとＤ型ＰＴＦＴとを同一基板上に形成
するには５枚のフォトマスクで完成させることができ
る。
【００９０】いずれのＴＦＴにもゲート電極とオーバー
ラップするＬＤＤが形成され、ホットキャリア効果など
に起因する劣化を防ぐことができる。このようなＥ型Ｐ
ＴＦＴまたはＤ型ＰＴＦＴにより、ＰＭＯＳ回路を基本
とした各種回路を形成することができる。例えば、実施
の形態において説明したように、図４で説明したＥＥＭ
ＯＳ回路やＥＤＭＯＳ回路を形成することができる。
ラップするＬＤＤが形成され、ホットキャリア効果など
に起因する劣化を防ぐことができる。このようなＥ型Ｐ
ＴＦＴまたはＤ型ＰＴＦＴにより、ＰＭＯＳ回路を基本
とした各種回路を形成することができる。例えば、実施
の形態において説明したように、図４で説明したＥＥＭ
ＯＳ回路やＥＤＭＯＳ回路を形成することができる。
【００９１】[実施例３]実施例２で示すＥ型ＰＴＦＴま
たはＤ型ＰＴＦＴを用いて、反射型の表示装置の一例を
示す。その画素構造の一例を図１２に示し、断面構造を
図１１に示す。図１２におけるＡ−Ａ'断面図を図１１
に示している。
たはＤ型ＰＴＦＴを用いて、反射型の表示装置の一例を
示す。その画素構造の一例を図１２に示し、断面構造を
図１１に示す。図１２におけるＡ−Ａ'断面図を図１１
に示している。
【００９２】図１１において、駆動回路４４４のＥ型Ｐ
ＴＦＴ４４０及びＤ型ＰＴＦＴ４４１は実施例２と同様
な工程により作製され、その差異は、第２のｐ型半導体
領域を形成するドーピング工程の後に、第１の導電膜を
選択的にエッチングして図１１で示す構造を形成してい
る。エッチングは、Ｃｌ2とＳＦ6の混合ガスを用いて行
う。
ＴＦＴ４４０及びＤ型ＰＴＦＴ４４１は実施例２と同様
な工程により作製され、その差異は、第２のｐ型半導体
領域を形成するドーピング工程の後に、第１の導電膜を
選択的にエッチングして図１１で示す構造を形成してい
る。エッチングは、Ｃｌ2とＳＦ6の混合ガスを用いて行
う。
【００９３】即ち、半導体膜４０３にはチャネル形成領
域４２４、ゲート電極４１０とオーバーラップしない第
１のｐ型半導体領域４２５（ＬＤＤ領域）、ソースまた
はドレイン領域を形成する第２のｐ型半導体領域４２６
が形成されている。また、半導体膜４０４には、アクセ
プタがドーピングされているチャネル形成領域４２７、
ゲート電極４１１とオーバーラップしない第１のｐ型半
導体領域４２８（ＬＤＤ領域）、ソースまたはドレイン
領域を形成する第２のｐ型半導体領域４２９が形成され
ている。その他、基板４０１上に、ベースコート膜４０
２a、４０２ｂ、半導体膜４０３、４０４、ゲート電極
４０７、ゲート電極４１０、４１１、パッシベーション
膜４１４、層間絶縁膜４１５、配線４１７〜４２０が形
成されている。層間絶縁膜の下の配線４０８はゲート電
極と同じ層に形成され、配線４１６と共に駆動回路にお
ける配線を形成している。
域４２４、ゲート電極４１０とオーバーラップしない第
１のｐ型半導体領域４２５（ＬＤＤ領域）、ソースまた
はドレイン領域を形成する第２のｐ型半導体領域４２６
が形成されている。また、半導体膜４０４には、アクセ
プタがドーピングされているチャネル形成領域４２７、
ゲート電極４１１とオーバーラップしない第１のｐ型半
導体領域４２８（ＬＤＤ領域）、ソースまたはドレイン
領域を形成する第２のｐ型半導体領域４２９が形成され
ている。その他、基板４０１上に、ベースコート膜４０
２a、４０２ｂ、半導体膜４０３、４０４、ゲート電極
４０７、ゲート電極４１０、４１１、パッシベーション
膜４１４、層間絶縁膜４１５、配線４１７〜４２０が形
成されている。層間絶縁膜の下の配線４０８はゲート電
極と同じ層に形成され、配線４１６と共に駆動回路にお
ける配線を形成している。
【００９４】一方、画素部４４５の画素ＴＦＴ４４２は
Ｅ型ＰＴＦＴで形成され、画素電極に印加する電圧を制
御するスイッチング素子として設けられている。画素Ｔ
ＦＴ４４２及び保持容量４４３は、駆動回路４４４のＴ
ＦＴと同じ工程により形成される。画素ＴＦＴ４４２
は、半導体膜４０５にチャネル形成領域４３０、ゲート
電極４１２とオーバーラップしない第１のｐ型半導体領
域４３１（ＬＤＤ領域）、ソースまたはドレイン領域を
形成する第２のｐ型半導体領域４３２〜４３４、ゲート
電極４１２、ソース配線４０９、接続配線４２１、画素
電極４２２などが形成されている。このように、ゲート
電極とオーバーラップしない第１のｐ型半導体領域４３
１（ＬＤＤ領域）を設けることによりオフ電流を低減さ
せている。
Ｅ型ＰＴＦＴで形成され、画素電極に印加する電圧を制
御するスイッチング素子として設けられている。画素Ｔ
ＦＴ４４２及び保持容量４４３は、駆動回路４４４のＴ
ＦＴと同じ工程により形成される。画素ＴＦＴ４４２
は、半導体膜４０５にチャネル形成領域４３０、ゲート
電極４１２とオーバーラップしない第１のｐ型半導体領
域４３１（ＬＤＤ領域）、ソースまたはドレイン領域を
形成する第２のｐ型半導体領域４３２〜４３４、ゲート
電極４１２、ソース配線４０９、接続配線４２１、画素
電極４２２などが形成されている。このように、ゲート
電極とオーバーラップしない第１のｐ型半導体領域４３
１（ＬＤＤ領域）を設けることによりオフ電流を低減さ
せている。
【００９５】第１の導電膜を選択的にエッチングしてゲ
ート電極とオーバーラップしない第１のｐ型半導体領域
を形成する工程において、エッチング条件の調節により
オフセット領域を形成することができる。図１４はこの
状態を説明する図であり、第１の導電膜と第２の導電膜
から成るゲート電極１４０３の端部を共に後退させ、ゲ
ート電極１４０３の端部（または、チャネル形成領域１
３０６）と第１のｐ型半導体領域１４０５の端部との間
にアクセプタが添加されていないオフセット領域１４０
７を形成することができる。オフセット領域１４０７は
１０〜１０００ｎｍ程度の範囲で調節できる。オフセッ
ト領域により、ＰＴＦＴのオフ電流値を低減することが
可能であり、特に、画素ＴＦＴにおいてこの領域を設け
ると良い。
ート電極とオーバーラップしない第１のｐ型半導体領域
を形成する工程において、エッチング条件の調節により
オフセット領域を形成することができる。図１４はこの
状態を説明する図であり、第１の導電膜と第２の導電膜
から成るゲート電極１４０３の端部を共に後退させ、ゲ
ート電極１４０３の端部（または、チャネル形成領域１
３０６）と第１のｐ型半導体領域１４０５の端部との間
にアクセプタが添加されていないオフセット領域１４０
７を形成することができる。オフセット領域１４０７は
１０〜１０００ｎｍ程度の範囲で調節できる。オフセッ
ト領域により、ＰＴＦＴのオフ電流値を低減することが
可能であり、特に、画素ＴＦＴにおいてこの領域を設け
ると良い。
【００９６】保持容量４４３は実質的に真性な半導体領
域４３２とｐ型半導体領域４３３を有する半導体膜４０
６と、ゲート絶縁膜４０７と同じ層で形成される誘電体
と、容量電極４１３、容量配線４２３から形成されてい
る。
域４３２とｐ型半導体領域４３３を有する半導体膜４０
６と、ゲート絶縁膜４０７と同じ層で形成される誘電体
と、容量電極４１３、容量配線４２３から形成されてい
る。
【００９７】図１２は画素の構造を示す上面図であり、
保持容量は半導体膜４０６上のゲート絶縁膜と同じ層で
形成される絶縁膜を誘電体として、半導体膜４０６と、
容量電極４１３とで形成している。なお、容量電極４１
３は、容量配線４２３と接続されている。容量配線は、
画素電極４２２、接続電極４２１、ゲート配線４２４と
同じ絶縁膜上に同時に形成される。画素電極はソース配
線４０９と、その端部がオーバーラップするように形成
されている。このような構造とすることにより、画素電
極を大きくとり、開口率を向上させることが可能とな
る。また、ソース配線４０９に遮光膜としての機能を持
たせることができる。このような画素電極の配置は、特
に反射型の液晶表示装置において開口率を向上させる効
果を発揮させることができる。
保持容量は半導体膜４０６上のゲート絶縁膜と同じ層で
形成される絶縁膜を誘電体として、半導体膜４０６と、
容量電極４１３とで形成している。なお、容量電極４１
３は、容量配線４２３と接続されている。容量配線は、
画素電極４２２、接続電極４２１、ゲート配線４２４と
同じ絶縁膜上に同時に形成される。画素電極はソース配
線４０９と、その端部がオーバーラップするように形成
されている。このような構造とすることにより、画素電
極を大きくとり、開口率を向上させることが可能とな
る。また、ソース配線４０９に遮光膜としての機能を持
たせることができる。このような画素電極の配置は、特
に反射型の液晶表示装置において開口率を向上させる効
果を発揮させることができる。
【００９８】ところで、画素に設ける保持容量の大きさ
は、用いる液晶材料と画素ＴＦＴのオフ電流値により決
めることができる。図１０（Ｂ）の等価回路においても
示される保持容量ＣSと液晶容量ＣLCの比は、ネマチッ
ク液晶を用いる場合には、ＣS／ＣLC＝２．７〜４．５
となり、反強誘電性液晶（ＡＦＬＣ）においては、ＣS
／ＣLC＝７．５となっている。
は、用いる液晶材料と画素ＴＦＴのオフ電流値により決
めることができる。図１０（Ｂ）の等価回路においても
示される保持容量ＣSと液晶容量ＣLCの比は、ネマチッ
ク液晶を用いる場合には、ＣS／ＣLC＝２．７〜４．５
となり、反強誘電性液晶（ＡＦＬＣ）においては、ＣS
／ＣLC＝７．５となっている。
【００９９】図２４はチャネル長６．８μm、チャネル
幅４μmのシングルドレイン、マルチゲート構造のＰＴ
ＦＴのゲート電圧（ＶＧ）対ドレイン電流（ＩＤ）の特
性を示している。オフ電流値をドレイン電圧（ＶＤ）＝
１４Ｖ、ゲート電圧（ＶＧ）＝４．５Ｖの値に着目する
と、その時のオフ電流値（Ｉoff）はチャネル幅で規格
化すると０．４ｐＡ／μmが得られる。この値は実用上
十分使い得る値である。
幅４μmのシングルドレイン、マルチゲート構造のＰＴ
ＦＴのゲート電圧（ＶＧ）対ドレイン電流（ＩＤ）の特
性を示している。オフ電流値をドレイン電圧（ＶＤ）＝
１４Ｖ、ゲート電圧（ＶＧ）＝４．５Ｖの値に着目する
と、その時のオフ電流値（Ｉoff）はチャネル幅で規格
化すると０．４ｐＡ／μmが得られる。この値は実用上
十分使い得る値である。
【０１００】以上の数値より、オフ電流値と保持容量の
関係を次式によって定義する。
関係を次式によって定義する。
【０１０１】
【数３】
【０１０２】従って、ネマチック液晶の場合には０．０
８〜０．１ｐＡ／μmであり、ＡＦＬＣの場合には、
０．０５〜０．０７ｐＡ／μm程度である。
８〜０．１ｐＡ／μmであり、ＡＦＬＣの場合には、
０．０５〜０．０７ｐＡ／μm程度である。
【０１０３】図１１示す駆動回路４４４のＥ型ＰＴＦＴ
４４０または、Ｄ型ＰＴＦＴを用いて図１及び図３で示
す駆動回路を形成することができる。また、画素部４４
５の等価回路は図１０（Ｂ）と同様である。こうしてア
クティブマトリクス型液晶表示装置を形成するための一
方の基板（本明細書においては、素子基板と呼ぶ）を形
成することができる。
４４０または、Ｄ型ＰＴＦＴを用いて図１及び図３で示
す駆動回路を形成することができる。また、画素部４４
５の等価回路は図１０（Ｂ）と同様である。こうしてア
クティブマトリクス型液晶表示装置を形成するための一
方の基板（本明細書においては、素子基板と呼ぶ）を形
成することができる。
【０１０４】[実施例４]図１１で示す素子基板におい
て、ＰＴＦＴの劣化を考慮して、駆動回路のＰＴＦＴの
ＬＤＤ構造を変更した一例を図１３を用いて説明する。
図１３で示す素子基板において、画素部４４５の画素Ｔ
ＦＴ４４２と保持容量４４３の構成は、実施例３と同様
であるので、ここでは説明を省略する。
て、ＰＴＦＴの劣化を考慮して、駆動回路のＰＴＦＴの
ＬＤＤ構造を変更した一例を図１３を用いて説明する。
図１３で示す素子基板において、画素部４４５の画素Ｔ
ＦＴ４４２と保持容量４４３の構成は、実施例３と同様
であるので、ここでは説明を省略する。
【０１０５】図１３において、駆動回路５４４にＥ型Ｐ
ＴＦＴ５４０とＤ型ＰＴＦＴ５４１とが形成されてい
る。これらのＴＦＴは、実施例２において図６と同様な
工程により作製することができる。Ｅ型ＰＴＦＴ５４０
には、半導体膜５０３にはチャネル形成領域５２４、ゲ
ート電極５１０とオーバーラップする第１のｐ型半導体
領域５２５（ＬＤＤ）、ソースまたはドレイン領域を形
成する第２のｐ型半導体領域５２６が形成されている。
また、Ｄ型ＰＴＦＴ５４１の半導体膜５０４には、アク
セプタがドーピングされているチャネル形成領域５２
７、ゲート電極５１１とオーバーラップする第１のｐ型
半導体領域５２８（ＬＤＤ）、ソースまたはドレイン領
域を形成する第２のｐ型半導体領域５２９が形成されて
いる。
ＴＦＴ５４０とＤ型ＰＴＦＴ５４１とが形成されてい
る。これらのＴＦＴは、実施例２において図６と同様な
工程により作製することができる。Ｅ型ＰＴＦＴ５４０
には、半導体膜５０３にはチャネル形成領域５２４、ゲ
ート電極５１０とオーバーラップする第１のｐ型半導体
領域５２５（ＬＤＤ）、ソースまたはドレイン領域を形
成する第２のｐ型半導体領域５２６が形成されている。
また、Ｄ型ＰＴＦＴ５４１の半導体膜５０４には、アク
セプタがドーピングされているチャネル形成領域５２
７、ゲート電極５１１とオーバーラップする第１のｐ型
半導体領域５２８（ＬＤＤ）、ソースまたはドレイン領
域を形成する第２のｐ型半導体領域５２９が形成されて
いる。
【０１０６】駆動回路５４４と画素部４５５とでＬＤＤ
構造を変えるには、ドーピング工程の後で光露光プロセ
スを追加して行う。駆動回路５４４を覆うレジストマス
クを形成し、画素部４５５の画素ＴＦＴ４４２の第１の
導電膜を選択的にエッチングすることにより図１３のよ
うな構成を実現することができる。駆動回路５４４の各
ＴＦＴにゲート電極とオーバーラップするＬＤＤ領域を
形成することにより、ホットキャリア効果などに起因す
るＴＦＴの劣化を防止することができる。特に、バッフ
ァ回路やレベルシフタ回路などに好適に用いることがで
きる。
構造を変えるには、ドーピング工程の後で光露光プロセ
スを追加して行う。駆動回路５４４を覆うレジストマス
クを形成し、画素部４５５の画素ＴＦＴ４４２の第１の
導電膜を選択的にエッチングすることにより図１３のよ
うな構成を実現することができる。駆動回路５４４の各
ＴＦＴにゲート電極とオーバーラップするＬＤＤ領域を
形成することにより、ホットキャリア効果などに起因す
るＴＦＴの劣化を防止することができる。特に、バッフ
ァ回路やレベルシフタ回路などに好適に用いることがで
きる。
【０１０７】[実施例５]アクティブマトリクス型液晶表
示装置の用途として、テレビ受像器などを考慮すると、
画面サイズの大型化と高精細化が要求される。しかし、
画面の大型化および高精細化により走査線（ゲート配
線）の数が増えその長さも増大するので、ゲート配線及
びソース配線の低抵抗化がより必要となる。すなわち走
査線が増えるに従って液晶への充電時間が短くなり、ゲ
ート配線の時定数（抵抗×容量）を小さくして高速で応
答させる必要がある。例えば、ゲート配線を形成する材
料の比抵抗が１００μΩｃｍの場合には画面サイズが６
インチクラスがほぼ限界となるが、３μΩｃｍの場合に
は２７インチクラス相当まで表示が可能とされている。
示装置の用途として、テレビ受像器などを考慮すると、
画面サイズの大型化と高精細化が要求される。しかし、
画面の大型化および高精細化により走査線（ゲート配
線）の数が増えその長さも増大するので、ゲート配線及
びソース配線の低抵抗化がより必要となる。すなわち走
査線が増えるに従って液晶への充電時間が短くなり、ゲ
ート配線の時定数（抵抗×容量）を小さくして高速で応
答させる必要がある。例えば、ゲート配線を形成する材
料の比抵抗が１００μΩｃｍの場合には画面サイズが６
インチクラスがほぼ限界となるが、３μΩｃｍの場合に
は２７インチクラス相当まで表示が可能とされている。
【０１０８】抵抗率から考慮して、選択される配線材料
はＡｌやＣｕがある。図１５は、図１１または図１３で
示す画素部と同様な構成において、ソース配線をＡｌな
どを用いて作製した一例を示す。画素部７４５におい
て、画素ＴＦＴ４４２は実施例３または実施例４と同様
な構成となっている。ソース配線７０９はゲート絶縁膜
７０７上に形成され、接続配線４２１とコンタクトを形
成している。このソース配線７０９はＡｌまたはＣｕを
主成分とする材料で形成し、その抵抗率は１０μΩｃｍ
以下、好ましくは３μΩｃｍ以下とする。このような材
料は、耐熱性に問題があるので、活性化の工程の後にソ
ース配線７０９を形成することが好ましい。
はＡｌやＣｕがある。図１５は、図１１または図１３で
示す画素部と同様な構成において、ソース配線をＡｌな
どを用いて作製した一例を示す。画素部７４５におい
て、画素ＴＦＴ４４２は実施例３または実施例４と同様
な構成となっている。ソース配線７０９はゲート絶縁膜
７０７上に形成され、接続配線４２１とコンタクトを形
成している。このソース配線７０９はＡｌまたはＣｕを
主成分とする材料で形成し、その抵抗率は１０μΩｃｍ
以下、好ましくは３μΩｃｍ以下とする。このような材
料は、耐熱性に問題があるので、活性化の工程の後にソ
ース配線７０９を形成することが好ましい。
【０１０９】また、保持容量４４３において容量電極７
１０を同様にＡｌまたはＣｕを主成分とする材料で形成
することができる。容量電極７１０を後から形成するこ
とにより、保持容量４４３のもう一方の電極である半導
体膜４０６をｐ型半導体領域７３３で形成することがで
きる。
１０を同様にＡｌまたはＣｕを主成分とする材料で形成
することができる。容量電極７１０を後から形成するこ
とにより、保持容量４４３のもう一方の電極である半導
体膜４０６をｐ型半導体領域７３３で形成することがで
きる。
【０１１０】ゲート配線はＡｌを主成分とする材料で形
成されるので、ソース配線と共に低抵抗化を実現するこ
とが可能となり、図１５に示す画素構造は、配線遅延の
問題を解決し、画面の大型化に対応することができる。
本実施例の構成は、実施例１、３、４、６と組み合わせ
てアクティブマトリクス型表示装置を形成することがで
きる。
成されるので、ソース配線と共に低抵抗化を実現するこ
とが可能となり、図１５に示す画素構造は、配線遅延の
問題を解決し、画面の大型化に対応することができる。
本実施例の構成は、実施例１、３、４、６と組み合わせ
てアクティブマトリクス型表示装置を形成することがで
きる。
【０１１１】[実施例６]実施例３または実施例４におい
て、透過型の液晶表示装置を形成するには画素電極を透
明導電膜で形成すれば良い。図１６はその一例を示し、
層間絶縁膜４１５上に酸化インジウムスズ（ＩＴＯ）、
酸化亜鉛（ＺｎＯ）、ガリウムを添加した酸化亜鉛など
から選ばれる透明導電膜材料を用いて画素電極７０１を
形成する。画素ＴＦＴのソースまたはドレイン領域との
コンタクトは、透明電極７０１で行っても良いし、図１
６に示すように、接続電極７０２を使って形成しても良
い。
て、透過型の液晶表示装置を形成するには画素電極を透
明導電膜で形成すれば良い。図１６はその一例を示し、
層間絶縁膜４１５上に酸化インジウムスズ（ＩＴＯ）、
酸化亜鉛（ＺｎＯ）、ガリウムを添加した酸化亜鉛など
から選ばれる透明導電膜材料を用いて画素電極７０１を
形成する。画素ＴＦＴのソースまたはドレイン領域との
コンタクトは、透明電極７０１で行っても良いし、図１
６に示すように、接続電極７０２を使って形成しても良
い。
【０１１２】尚、このような本実施例の構成は、実施例
３、４、５と組み合わせてアクティブマトリクス型表示
装置を形成することができる。
３、４、５と組み合わせてアクティブマトリクス型表示
装置を形成することができる。
【０１１３】[実施例７]本実施例では実施例３乃至６の
いずれかの構成で作製した素子基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を説明する。図
１７は素子基板と対向基板７１０とをシール材７１５で
貼り合わせた状態を示している。素子基板上には柱状の
スペーサ７１３を形成する。画素部においては画素電極
上のコンタクト部に合わせて形成すると良い。スペーサ
は用いる液晶材料にも依存するが、３〜１０μmの高さ
とする。コンタクト部では、コンタクトホールに対応し
た凹部が形成されるので、この部分に合わせてスペーサ
を形成することにより液晶の配向の乱れを防ぐことがで
きる。その後、配向膜７１４を形成しラビング処理を行
う。対向基板７１０には透明導電膜７１１、配向膜７１
２を形成する。その後、素子基板と対向基板とを貼り合
わせ液晶を注入し、液晶層７１６を形成する。
いずれかの構成で作製した素子基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を説明する。図
１７は素子基板と対向基板７１０とをシール材７１５で
貼り合わせた状態を示している。素子基板上には柱状の
スペーサ７１３を形成する。画素部においては画素電極
上のコンタクト部に合わせて形成すると良い。スペーサ
は用いる液晶材料にも依存するが、３〜１０μmの高さ
とする。コンタクト部では、コンタクトホールに対応し
た凹部が形成されるので、この部分に合わせてスペーサ
を形成することにより液晶の配向の乱れを防ぐことがで
きる。その後、配向膜７１４を形成しラビング処理を行
う。対向基板７１０には透明導電膜７１１、配向膜７１
２を形成する。その後、素子基板と対向基板とを貼り合
わせ液晶を注入し、液晶層７１６を形成する。
【０１１４】図１８は素子基板と対向基板とを貼り合わ
せて組み立てる様子を模式的に示す。素子基板７５０
は、画素部７５３、走査線側駆動回路７５２、信号線側
駆動回路７５１、外部入力端子７５４、外部入力端子か
ら各回路の入力部までを接続する配線７５９などが形成
されている。対向基板７５５にはアクティブマトリクス
基板７５０の画素部及び駆動回路が形成されている領域
に対応して対向電極７５６が形成されている。このよう
な素子基板７５０と対向基板７５５とはシール材７５７
を介して貼り合わせ、液晶を注入してシール材７５７の
内側に液晶層７５８を設ける。さらに、素子基板７５０
の外部入力端子７５４にはＦＰＣ（フレキシブルプリン
ト配線板：Flexible Printed Circuit）７６０を貼り付
ける。ＦＰＣ７６０の接着強度を高めるために補強板７
５９を設けても良い。
せて組み立てる様子を模式的に示す。素子基板７５０
は、画素部７５３、走査線側駆動回路７５２、信号線側
駆動回路７５１、外部入力端子７５４、外部入力端子か
ら各回路の入力部までを接続する配線７５９などが形成
されている。対向基板７５５にはアクティブマトリクス
基板７５０の画素部及び駆動回路が形成されている領域
に対応して対向電極７５６が形成されている。このよう
な素子基板７５０と対向基板７５５とはシール材７５７
を介して貼り合わせ、液晶を注入してシール材７５７の
内側に液晶層７５８を設ける。さらに、素子基板７５０
の外部入力端子７５４にはＦＰＣ（フレキシブルプリン
ト配線板：Flexible Printed Circuit）７６０を貼り付
ける。ＦＰＣ７６０の接着強度を高めるために補強板７
５９を設けても良い。
【０１１５】ＦＰＣを貼り付ける外部入力端子７５４の
断面図を図１９に示す。基板７５０のベースコート膜７
６１上に、第１の導電膜と第２の導電膜とから形成され
るゲート電極と同じ層を使って端子７６２が形成され
る。この上層にはパッシベーション膜７６３と層間絶縁
膜７６４が形成されている。電極７６２上には開口部が
形成され、好ましくは透明導電膜材料で形成する電極７
６５が形成され一体となって端子を形成する。端子の幅
は１００〜１０００μm、そのピッチは５０〜２００μm
程度で形成される。
断面図を図１９に示す。基板７５０のベースコート膜７
６１上に、第１の導電膜と第２の導電膜とから形成され
るゲート電極と同じ層を使って端子７６２が形成され
る。この上層にはパッシベーション膜７６３と層間絶縁
膜７６４が形成されている。電極７６２上には開口部が
形成され、好ましくは透明導電膜材料で形成する電極７
６５が形成され一体となって端子を形成する。端子の幅
は１００〜１０００μm、そのピッチは５０〜２００μm
程度で形成される。
【０１１６】以上のようにして作製されるアクティブマ
トリクス型の液晶表示装置は各種電子装置の表示装置と
して用いることができる。
トリクス型の液晶表示装置は各種電子装置の表示装置と
して用いることができる。
【０１１７】[実施例８]実施例１乃至７で示す表示装置
を用いた電子装置の一例を図２０を用いて説明する。図
２０の表示装置は、基板上に形成されたＴＦＴによって
画素８２０から成る画素部８２１、画素部の駆動に用い
るデータ信号側駆動回路８１５、ゲート信号側駆動回路
８１４が形成されている。データ信号側駆動回路８１５
はデジタル駆動の例を示しているが、シフトレジスタ８
１６、ラッチ回路８１７、８１８、バッファ回路８１９
から成っている。また、ゲート信号側駆動回路８１４で
あり、シフトレジスタ、バッファ等（いずれも図示せ
ず）を有している。
を用いた電子装置の一例を図２０を用いて説明する。図
２０の表示装置は、基板上に形成されたＴＦＴによって
画素８２０から成る画素部８２１、画素部の駆動に用い
るデータ信号側駆動回路８１５、ゲート信号側駆動回路
８１４が形成されている。データ信号側駆動回路８１５
はデジタル駆動の例を示しているが、シフトレジスタ８
１６、ラッチ回路８１７、８１８、バッファ回路８１９
から成っている。また、ゲート信号側駆動回路８１４で
あり、シフトレジスタ、バッファ等（いずれも図示せ
ず）を有している。
【０１１８】図２０で示すシステムブロック図は、ＰＤ
Ａなどの携帯型情報端末の形態を示すものである。表示
装置には画素部８２１、ゲート信号側駆動回路８１４、
データ信号側駆動回路８１５が形成されている。
Ａなどの携帯型情報端末の形態を示すものである。表示
装置には画素部８２１、ゲート信号側駆動回路８１４、
データ信号側駆動回路８１５が形成されている。
【０１１９】この表示装置に接続する外部回路の構成
は、安定化電源と高速高精度のオペアンプからなる電源
回路８０１、ＵＳＢ端子などを備えた外部インターフェ
イスポート８０２、ＣＰＵ８０３、入力手段として用い
るペン入力タブレット８１０及び検出回路８１１、クロ
ック信号発振器８１２、コントロール回路８１３などか
ら成っている。
は、安定化電源と高速高精度のオペアンプからなる電源
回路８０１、ＵＳＢ端子などを備えた外部インターフェ
イスポート８０２、ＣＰＵ８０３、入力手段として用い
るペン入力タブレット８１０及び検出回路８１１、クロ
ック信号発振器８１２、コントロール回路８１３などか
ら成っている。
【０１２０】ＣＰＵ８０３は映像信号処理回路８０４や
ペン入力タブレット８１０からの信号を入力するタブレ
ットインターフェイス８０５などが内蔵されている。ま
た、ＶＲＡＭ８０６、ＤＲＡＭ８０７、フラッシュメモ
リ８０８及びメモリーカード８０９が接続されている。
ＣＰＵ８０３で処理された情報は、映像信号（データ信
号）として映像信号処理回路８０４からコントロール回
路８１３に出力する。コントロール回路８１３は、映像
信号とクロックを、データ信号側駆動回路８１５とゲー
ト信号側駆動回路８１４のそれぞれのタイミング仕様に
変換する機能を持っている。
ペン入力タブレット８１０からの信号を入力するタブレ
ットインターフェイス８０５などが内蔵されている。ま
た、ＶＲＡＭ８０６、ＤＲＡＭ８０７、フラッシュメモ
リ８０８及びメモリーカード８０９が接続されている。
ＣＰＵ８０３で処理された情報は、映像信号（データ信
号）として映像信号処理回路８０４からコントロール回
路８１３に出力する。コントロール回路８１３は、映像
信号とクロックを、データ信号側駆動回路８１５とゲー
ト信号側駆動回路８１４のそれぞれのタイミング仕様に
変換する機能を持っている。
【０１２１】具体的には、映像信号を表示装置の各画素
に対応したデータに振り分ける機能と、外部から入力さ
れる水平同期信号及び垂直同期信号を、駆動回路のスタ
ート信号及び内蔵電源回路の交流化のタイミング制御信
号に変換する機能を持っている。
に対応したデータに振り分ける機能と、外部から入力さ
れる水平同期信号及び垂直同期信号を、駆動回路のスタ
ート信号及び内蔵電源回路の交流化のタイミング制御信
号に変換する機能を持っている。
【０１２２】ＰＤＡなどの携帯型情報端末はＡＣコンセ
ントに接続しなくても、充電型のバッテリーを電源とし
て屋外や電車の中などでも長時間使用できることが望ま
れている。また、このような電子装置は持ち運び易さを
重点において、軽量化と小型化が同時に要求されてい
る。電子装置の重量の大半を占めるバッテリーは容量を
大きくすると重量増加してしまう。従って、このような
電子装置の消費電力を低減するために、バックライトの
点灯時間を制御したり、スタンバイモードを設定したり
といった、ソフトウエア面からの対策も施す必要があ
る。
ントに接続しなくても、充電型のバッテリーを電源とし
て屋外や電車の中などでも長時間使用できることが望ま
れている。また、このような電子装置は持ち運び易さを
重点において、軽量化と小型化が同時に要求されてい
る。電子装置の重量の大半を占めるバッテリーは容量を
大きくすると重量増加してしまう。従って、このような
電子装置の消費電力を低減するために、バックライトの
点灯時間を制御したり、スタンバイモードを設定したり
といった、ソフトウエア面からの対策も施す必要があ
る。
【０１２３】例えば、ＣＰＵ８０３に対して一定時間ペ
ン入力タブレット８１０からの入力信号がタブレットイ
ンターフェイス８０５に入らない場合、スタンバイモー
ドとなり、図２０において点線で囲んだ部分の動作を同
期させて停止させる。または、各画素にメモリーを備え
ておき、静止画像の表示モードに切り替えるなどの処置
をとる。こうして電子装置の消費電力を低減させる。
ン入力タブレット８１０からの入力信号がタブレットイ
ンターフェイス８０５に入らない場合、スタンバイモー
ドとなり、図２０において点線で囲んだ部分の動作を同
期させて停止させる。または、各画素にメモリーを備え
ておき、静止画像の表示モードに切り替えるなどの処置
をとる。こうして電子装置の消費電力を低減させる。
【０１２４】また、静止画像を表示するにはＣＰＵ８０
３の映像信号処理回路８０４、ＶＲＡＭ８０６のなどの
機能を停止させ、消費電力の低減を図ることができる。
図２０では動作をおこなう部分を点線で表示してある。
また、コントーロラ８１３はＩＣチップを用い、ＣＯＧ
法で素子基板に装着してもよいし、表示装置内部に一体
形成してもよい。
３の映像信号処理回路８０４、ＶＲＡＭ８０６のなどの
機能を停止させ、消費電力の低減を図ることができる。
図２０では動作をおこなう部分を点線で表示してある。
また、コントーロラ８１３はＩＣチップを用い、ＣＯＧ
法で素子基板に装着してもよいし、表示装置内部に一体
形成してもよい。
【０１２５】[実施例９]実施例１〜８において、ＰＴＦ
Ｔを形成する基板に有機樹脂材料を用いることができ
る。有機樹脂材料としては、ポリエチレンテレフタレー
ト、ポリエチレンナフタレート、ポリエーテルサルフォ
ン、ポリカーボネート、ポリイミド、アラミドなどを採
用することができる。ガラス材料と比較して有機樹脂材
料は比重が小さいので、有機樹脂基板を用いた表示装置
は電子装置の軽量化に貢献することができる。例えば、
５インチクラスの表示装置を搭載することを考えると、
ガラス基板を用いるとその重量が６０ｇ程度になるのに
対し、有機樹脂基板を用いた表示装置では１０ｇ以下を
達成することができる。
Ｔを形成する基板に有機樹脂材料を用いることができ
る。有機樹脂材料としては、ポリエチレンテレフタレー
ト、ポリエチレンナフタレート、ポリエーテルサルフォ
ン、ポリカーボネート、ポリイミド、アラミドなどを採
用することができる。ガラス材料と比較して有機樹脂材
料は比重が小さいので、有機樹脂基板を用いた表示装置
は電子装置の軽量化に貢献することができる。例えば、
５インチクラスの表示装置を搭載することを考えると、
ガラス基板を用いるとその重量が６０ｇ程度になるのに
対し、有機樹脂基板を用いた表示装置では１０ｇ以下を
達成することができる。
【０１２６】しかし、有機樹脂材料は耐熱性が悪いの
で、多結晶珪素膜を形成や、アクセプタを活性化するた
めにはレーザーアニール法を積極的に適用する。レーザ
ーアニール法は、波長４００ｎｍ以下のエキシマレーザ
ーや、ＹＡＧまたはＹＶＯ4レーザーの第２高調波（波
長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源
として用いて行う。これらのレーザー光は光学系にて線
状またはスポッ状に集光し、そのエネルギー密度を１０
０〜７００ｍＪ／ｃｍ2として照射し、上記のように集
光したレーザービームを基板の所定の領域に渡って走査
させ処理を行う。こうすることにより、基板を殆ど加熱
することなくアニール処理を行うことができる。
で、多結晶珪素膜を形成や、アクセプタを活性化するた
めにはレーザーアニール法を積極的に適用する。レーザ
ーアニール法は、波長４００ｎｍ以下のエキシマレーザ
ーや、ＹＡＧまたはＹＶＯ4レーザーの第２高調波（波
長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源
として用いて行う。これらのレーザー光は光学系にて線
状またはスポッ状に集光し、そのエネルギー密度を１０
０〜７００ｍＪ／ｃｍ2として照射し、上記のように集
光したレーザービームを基板の所定の領域に渡って走査
させ処理を行う。こうすることにより、基板を殆ど加熱
することなくアニール処理を行うことができる。
【０１２７】また、有機樹脂材料は耐摩耗性に劣るの
で、表面をＤＬＣ膜で被覆しておくと良い。表面の硬度
が増し、いわゆるひっかき傷などが出来にくく、いつま
でも美しい表示画面を得ることができる。このように、
実施例１〜８の構成に有機樹脂基板を適用することで、
携帯型情報端末などの電子装置においてきわめて優れた
効果を発揮することができる。
で、表面をＤＬＣ膜で被覆しておくと良い。表面の硬度
が増し、いわゆるひっかき傷などが出来にくく、いつま
でも美しい表示画面を得ることができる。このように、
実施例１〜８の構成に有機樹脂基板を適用することで、
携帯型情報端末などの電子装置においてきわめて優れた
効果を発揮することができる。
【０１２８】[実施例１０]実施例１〜６においてＰＴＦ
Ｔを形成するために用いる半導体膜の作製方法の他の一
例を図２１を用いて説明する。
Ｔを形成するために用いる半導体膜の作製方法の他の一
例を図２１を用いて説明する。
【０１２９】図２１で説明する半導体膜の作製方法は、
非晶珪素膜の全面に珪素の結晶化を助長する元素を添加
して結晶化を行う方法である。まず、図２１（Ａ）にお
いて、基板２１０１はコーニング社の#１７７３ガラス
基板に代表されるガラス基板を用いる。基板２１０１の
表面には、ベースコート膜２１０２としてプラズマＣＶ
Ｄ法でＳｉＨ4とＮ2Ｏを用い酸化窒化珪素膜を１００ｎ
ｍの厚さに形成する。ベースコート膜２１０２はガラス
基板に含まれるアルカリ金属がこの上層に形成する半導
体膜中に拡散しないために設ける。
非晶珪素膜の全面に珪素の結晶化を助長する元素を添加
して結晶化を行う方法である。まず、図２１（Ａ）にお
いて、基板２１０１はコーニング社の#１７７３ガラス
基板に代表されるガラス基板を用いる。基板２１０１の
表面には、ベースコート膜２１０２としてプラズマＣＶ
Ｄ法でＳｉＨ4とＮ2Ｏを用い酸化窒化珪素膜を１００ｎ
ｍの厚さに形成する。ベースコート膜２１０２はガラス
基板に含まれるアルカリ金属がこの上層に形成する半導
体膜中に拡散しないために設ける。
【０１３０】珪素を主成分とする非晶質半導体膜２１０
３はプラズマＣＶＤ法により作製し、ＳｉＨ4を反応室
に導入し、間欠放電またはパルス放電により分解して基
板２１０１に堆積させる。その条件は、２７ＭＨｚの高
周波電力を変調し、繰り返し周波数５ｋＨｚ、デューテ
ィー比２０％の間欠放電により５４ｎｍの厚さに堆積す
る。珪素を主成分とする非晶質半導体膜２１０３の酸
素、窒素、炭素などの不純物を極力低減するために、Ｓ
ｉＨ4は純度９９．９９９９％以上のものを用いる。ま
た、プラズマＣＶＤ装置の仕様としては、反応室の容積
１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒
の複合分子ポンプ、二段目に排気速度４０ｍ3／ｈｒの
ドライポンプを設け、排気系側から有機物の蒸気が逆拡
散してくるのを防ぐと共に、反応室の到達真空度を高
め、非晶質半導体膜の形成時に不純物元素が膜中に取り
込まれることを極力防いでいる。
３はプラズマＣＶＤ法により作製し、ＳｉＨ4を反応室
に導入し、間欠放電またはパルス放電により分解して基
板２１０１に堆積させる。その条件は、２７ＭＨｚの高
周波電力を変調し、繰り返し周波数５ｋＨｚ、デューテ
ィー比２０％の間欠放電により５４ｎｍの厚さに堆積す
る。珪素を主成分とする非晶質半導体膜２１０３の酸
素、窒素、炭素などの不純物を極力低減するために、Ｓ
ｉＨ4は純度９９．９９９９％以上のものを用いる。ま
た、プラズマＣＶＤ装置の仕様としては、反応室の容積
１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒
の複合分子ポンプ、二段目に排気速度４０ｍ3／ｈｒの
ドライポンプを設け、排気系側から有機物の蒸気が逆拡
散してくるのを防ぐと共に、反応室の到達真空度を高
め、非晶質半導体膜の形成時に不純物元素が膜中に取り
込まれることを極力防いでいる。
【０１３１】ここでは、パルス放電によるプラズマＣＶ
Ｄ法の一例を示したが、勿論、連続放電によるプラズマ
ＣＶＤ法で非晶質半導体膜を形成しても良い。
Ｄ法の一例を示したが、勿論、連続放電によるプラズマ
ＣＶＤ法で非晶質半導体膜を形成しても良い。
【０１３２】そして図７（Ｂ）で示すように、重量換算
で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をス
ピナーで塗布してニッケル含有層２１０４を形成する。
この場合、当該溶液の馴染みをよくするために、珪素を
主成分とする非晶質半導体膜２１０３の表面処理とし
て、オゾン含有水溶液で極薄い酸化膜を形成し、その酸
化膜をフッ酸と過酸化水素水の混合液でエッチングして
清浄な表面を形成した後、再度オゾン含有水溶液で処理
して極薄い酸化膜を形成しておく。珪素の表面は本来疎
水性なので、このように酸化膜を形成しておくことによ
り酢酸ニッケル塩溶液を均一に塗布することができる。
で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をス
ピナーで塗布してニッケル含有層２１０４を形成する。
この場合、当該溶液の馴染みをよくするために、珪素を
主成分とする非晶質半導体膜２１０３の表面処理とし
て、オゾン含有水溶液で極薄い酸化膜を形成し、その酸
化膜をフッ酸と過酸化水素水の混合液でエッチングして
清浄な表面を形成した後、再度オゾン含有水溶液で処理
して極薄い酸化膜を形成しておく。珪素の表面は本来疎
水性なので、このように酸化膜を形成しておくことによ
り酢酸ニッケル塩溶液を均一に塗布することができる。
【０１３３】次に、５００℃にて１時間の加熱処理を行
い、珪素を主成分とする非晶質半導体膜中の水素を放出
させる。そして、５８０℃にて４時間に加熱処理を行い
結晶化を行う。こうして、図２１（Ｃ）に示す結晶質半
導体膜２１０５が形成される。
い、珪素を主成分とする非晶質半導体膜中の水素を放出
させる。そして、５８０℃にて４時間に加熱処理を行い
結晶化を行う。こうして、図２１（Ｃ）に示す結晶質半
導体膜２１０５が形成される。
【０１３４】さらに結晶化率（膜の全体積における結晶
成分の割合）を高め、結晶粒内に残される欠陥を補修す
るために、結晶質半導体膜２１０５に対してレーザー光
２１０６を照射するレーザー処理を行う。レーザーは波
長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー
光を用いる。当該レーザー光は光学系にて１００〜３０
０ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラッ
プ率をもって半導体膜を溶融させることなくレーザー処
理を行う。こうして図２１（Ｄ）に示す珪素を主成分と
する結晶質半導体膜２１０７を得ることができる。
成分の割合）を高め、結晶粒内に残される欠陥を補修す
るために、結晶質半導体膜２１０５に対してレーザー光
２１０６を照射するレーザー処理を行う。レーザーは波
長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー
光を用いる。当該レーザー光は光学系にて１００〜３０
０ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラッ
プ率をもって半導体膜を溶融させることなくレーザー処
理を行う。こうして図２１（Ｄ）に示す珪素を主成分と
する結晶質半導体膜２１０７を得ることができる。
【０１３５】こうして作製された結晶質半導体膜２１０
７を所定の形状にエッチングし、個々に孤立した半導体
膜を形成する。本実施例の方法により作製された半導体
膜は、結晶性に優れ、ＰＴＦＴにおいても電界効果移動
度やＳ値（サブスレショルド係数）を向上させることが
できる。
７を所定の形状にエッチングし、個々に孤立した半導体
膜を形成する。本実施例の方法により作製された半導体
膜は、結晶性に優れ、ＰＴＦＴにおいても電界効果移動
度やＳ値（サブスレショルド係数）を向上させることが
できる。
【０１３６】[実施例１１]実施例１０において、珪素と
ゲルマニウムを成分とする非晶質半導体膜を適用するこ
ができる。このような非晶質半導体膜は、代表的にはＳ
ｉＨ4とＧｅＨ4を原料ガスとして用い、プラズマＣＶＤ
法により作製することができる。珪素とゲルマニウムを
成分とする非晶質半導体膜を用い、実施例１０に記載の
結晶化方法を採用することにより、｛１０１｝面の配向
率が３０％以上の結晶質半導体膜を得ることができる。
この場合、珪素とゲルマニウムを成分とする非晶質半導
体膜のゲルマニウム含有量は１０原子％以下、好ましく
は５原子％以下とすると良い。
ゲルマニウムを成分とする非晶質半導体膜を適用するこ
ができる。このような非晶質半導体膜は、代表的にはＳ
ｉＨ4とＧｅＨ4を原料ガスとして用い、プラズマＣＶＤ
法により作製することができる。珪素とゲルマニウムを
成分とする非晶質半導体膜を用い、実施例１０に記載の
結晶化方法を採用することにより、｛１０１｝面の配向
率が３０％以上の結晶質半導体膜を得ることができる。
この場合、珪素とゲルマニウムを成分とする非晶質半導
体膜のゲルマニウム含有量は１０原子％以下、好ましく
は５原子％以下とすると良い。
【０１３７】[実施例１２]本実施例では、本発明のアク
ティブマトリクス型表示装置を組み込んだ電子装置につ
いて示す。このような電子装置には、携帯情報端末（電
子手帳、モバイルコンピュータ、携帯電話等）、ビデオ
カメラ、スチルカメラ、パーソナルコンピュータ、テレ
ビ等が挙げられる。ここで列挙する電子装置は、実施例
８で示すような外部回路が接続されていても良い。それ
らの一例を図２２と図２３に示す。
ティブマトリクス型表示装置を組み込んだ電子装置につ
いて示す。このような電子装置には、携帯情報端末（電
子手帳、モバイルコンピュータ、携帯電話等）、ビデオ
カメラ、スチルカメラ、パーソナルコンピュータ、テレ
ビ等が挙げられる。ここで列挙する電子装置は、実施例
８で示すような外部回路が接続されていても良い。それ
らの一例を図２２と図２３に示す。
【０１３８】図２２（Ａ）は携帯電話であり、本体２９
０１、音声出力部９００２、音声入力部２９０３、表示
装置２９０４、操作スイッチ２９０５、アンテナ２９０
６から構成されている。本発明は表示装置２９０４に適
用することができ、特に、実施例３または実施例４で示
す反射型の液晶表示装置は低消費電力化の観点から適し
ている。
０１、音声出力部９００２、音声入力部２９０３、表示
装置２９０４、操作スイッチ２９０５、アンテナ２９０
６から構成されている。本発明は表示装置２９０４に適
用することができ、特に、実施例３または実施例４で示
す反射型の液晶表示装置は低消費電力化の観点から適し
ている。
【０１３９】図２２（Ｂ）はビデオカメラであり、本体
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本発明は表示装置９１０２に適用
することができる。特に、実施例３または実施例４で示
す反射型の液晶表示装置は低消費電力化の観点から適し
ている。
９１０１、表示装置９１０２、音声入力部９１０３、操
作スイッチ９１０４、バッテリー９１０５、受像部９１
０６から成っている。本発明は表示装置９１０２に適用
することができる。特に、実施例３または実施例４で示
す反射型の液晶表示装置は低消費電力化の観点から適し
ている。
【０１４０】図２２（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本発明は表示装置９２０
５に適用することができる。特に、実施例３または実施
例４で示す反射型の液晶表示装置は低消費電力化の観点
から適している。
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、表示装
置９２０５で構成されている。本発明は表示装置９２０
５に適用することができる。特に、実施例３または実施
例４で示す反射型の液晶表示装置は低消費電力化の観点
から適している。
【０１４１】図２２（Ｄ）はテレビ受像器であり、本体
９４０１、スピーカー９４０２、表示装置９４０３、受
信装置９４０４、増幅装置９４０５等で構成される。本
発明は表示装置９４０３に適用することができる。特
に、実施例３または実施例４で示す反射型の液晶表示装
置は低消費電力化の観点から適している。
９４０１、スピーカー９４０２、表示装置９４０３、受
信装置９４０４、増幅装置９４０５等で構成される。本
発明は表示装置９４０３に適用することができる。特
に、実施例３または実施例４で示す反射型の液晶表示装
置は低消費電力化の観点から適している。
【０１４２】図２２（Ｅ）は携帯書籍であり、本体９５
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。直視型の表示装置９５０２、９５０３は特に、
実施例３または実施例４で示す反射型の液晶表示装置は
低消費電力化の観点から適している。
０１、表示装置９５０２、９５０３、記憶媒体９５０
４、操作スイッチ９５０５、アンテナ９５０６から構成
されており、ミニディスク（ＭＤ）やＤＶＤに記憶され
たデータや、アンテナで受信したデータを表示するもの
である。直視型の表示装置９５０２、９５０３は特に、
実施例３または実施例４で示す反射型の液晶表示装置は
低消費電力化の観点から適している。
【０１４３】図２３（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。本発明は表
示装置９６０３に適用することができる。特に、実施例
３または実施例４で示す反射型の液晶表示装置は低消費
電力化の観点から適している。
あり、本体９６０１、画像入力部９６０２、表示装置９
６０３、キーボード９６０４で構成される。本発明は表
示装置９６０３に適用することができる。特に、実施例
３または実施例４で示す反射型の液晶表示装置は低消費
電力化の観点から適している。
【０１４４】図２３（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示装置９７０２に適用す
ることができる。特に、実施例３または実施例４で示す
反射型の液晶表示装置は低消費電力化の観点から適して
いる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、表示装置９７０２、スピーカ部９７
０３、記録媒体９７０４、操作スイッチ９７０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示装置９７０２に適用す
ることができる。特に、実施例３または実施例４で示す
反射型の液晶表示装置は低消費電力化の観点から適して
いる。
【０１４５】図２３（Ｃ）はデジタルカメラであり、本
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。本発明は表示装置９８０２に適用することができ
る。特に、実施例３または実施例４で示す反射型の液晶
表示装置は低消費電力化の観点から適している。
体９８０１、表示装置９８０２、接眼部９８０３、操作
スイッチ９８０４、受像部（図示しない）で構成され
る。本発明は表示装置９８０２に適用することができ
る。特に、実施例３または実施例４で示す反射型の液晶
表示装置は低消費電力化の観点から適している。
【０１４６】
【発明の効果】以上のように、本発明によれば、反射型
の表示装置を４枚のフォトマスクで実現することが可能
となり、アクティブマトリクス型表示装置の製造コスト
を低減することを可能とする。
の表示装置を４枚のフォトマスクで実現することが可能
となり、アクティブマトリクス型表示装置の製造コスト
を低減することを可能とする。
【図１】 ゲート側駆動回路の構成を示す図。
【図２】 デコーダ入力信号のタイミングチャートを示
す図。
す図。
【図３】 ソース側駆動回路の構成を示す図。
【図４】 ＥＥＭＯＳ回路及びＥＤＭＯＳ回路の構成を
示す図。
示す図。
【図５】 シフトレジスタの構成を示す図。
【図６】 ＰＴＦＴにより形成される自発光装置の画素
部の構造を説明する断面図。
部の構造を説明する断面図。
【図７】 ＰＴＦＴにより形成される自発光装置の画素
部の構造を説明する上面図。
部の構造を説明する上面図。
【図８】 ＰＴＦＴにより形成される自発光装置の画素
部の構造を説明する断面図。
部の構造を説明する断面図。
【図９】 Ｅ型ＰＴＦＴ及びＤ型ＰＴＦＴの作製工程を
説明する断面図。
説明する断面図。
【図１０】 画素部の等価回路図。
【図１１】 ＰＴＦＴにより形成される液晶表示装置の
画素部の構造を説明する断面図。
画素部の構造を説明する断面図。
【図１２】 ＰＴＦＴにより形成される液晶表示装置の
画素部の構造を説明する上面図。
画素部の構造を説明する上面図。
【図１３】 ＰＴＦＴにより形成される液晶表示装置の
画素部の構造を説明する断面図。
画素部の構造を説明する断面図。
【図１４】 オフセットゲート構造の詳細を説明する
図。
図。
【図１５】 ＰＴＦＴにより形成される液晶表示装置の
画素部の構造を説明する断面図。
画素部の構造を説明する断面図。
【図１６】 ＰＴＦＴにより形成される透過型の液晶表
示装置の画素部の構造を説明する断面図。
示装置の画素部の構造を説明する断面図。
【図１７】 ＰＴＦＴにより形成される透過型の液晶表
示装置の構造を説明する断面図。
示装置の構造を説明する断面図。
【図１８】 液晶表示装置の主要構成要素の組み立て
図。
図。
【図１９】 端子部の構造を説明する図。
【図２０】 電子装置の構成を説明するブロック図。
【図２１】 結晶質半導体膜の作製方法を説明する図。
【図２２】 電子装置の一例を説明する図。
【図２３】 電子装置の一例を説明する図。
【図２４】 ＰＴＦＴのゲート電圧（ＶＧ）対ドレイン
電流（ＩＤ）の特性を示すグラフ。
電流（ＩＤ）の特性を示すグラフ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ａ Ｆターム(参考） 2H092 JA24 JA28 JA37 JA41 MA17 MA30 NA27 PA06 5C094 AA43 AA44 BA03 BA29 BA43 CA19 EA03 EA04 EA07 FB14 FB19 GB01 5F110 AA16 BB02 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE04 EE05 EE06 EE14 FF02 FF04 FF30 GG02 GG13 GG25 GG34 GG35 GG45 GG51 GG52 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL11 HM14 HM15 NN03 NN04 NN22 NN27 NN72 NN78 PP03 PP10 PP34 QQ11 QQ24 QQ25 5G435 AA17 BB05 BB12 HH13 KK05
Claims (16)
- 【請求項１】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部のｐチャネル型ＴＦＴはオフセットゲート構造を有し
ていることを特徴とする表示装置。 - 【請求項２】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部のｐチャネル型ＴＦＴは、ゲート電極の外側にＬＤＤ
領域を有し、前記駆動回路のｐチャネル型ＴＦＴは、ゲ
ート電極と重なるＬＤＤ領域を有していることを特徴と
する表示装置。 - 【請求項３】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部にはスイッチン
グ用ＴＦＴおよび電流制御用ＴＦＴが設けられ、前記駆
動回路にはインバータ回路を形成するＴＦＴが設けら
れ、前記スイッチング用ＴＦＴ、前記電流制御用ＴＦＴ
および前記インバータ回路を形成するＴＦＴは全てｐチ
ャネル型のＴＦＴからなることを特徴とする表示装置。 - 【請求項４】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部のソース配線とゲート電極は第１の絶縁膜上に形成さ
れ、かつ、該ゲート電極と接続するゲート配線は、第２
の絶膜を介して前記ソース配線と交差していることを特
徴とする表示装置。 - 【請求項５】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部のｐチャネル型ＴＦＴは、ゲート電極の外側にＬＤＤ
領域を有し、前記駆動回路のｐチャネル型ＴＦＴは、ゲ
ート電極と重なるＬＤＤ領域を有し、前記画素部のソー
ス配線とゲート電極は第１の絶縁膜上に形成され、か
つ、該ゲート電極と接続するゲート配線は、第２の絶膜
を介して前記ソース配線と交差していることを特徴とす
る表示装置。 - 【請求項６】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部にはスイッチン
グ用ＴＦＴおよび電流制御用ＴＦＴが設けられ、前記駆
動回路にはインバータ回路を形成するＴＦＴが設けら
れ、前記スイッチング用ＴＦＴ、前記電流制御用ＴＦＴ
および前記インバータ回路を形成するＴＦＴは全てｐチ
ャネル型のＴＦＴからなり、前記画素部のソース配線と
ゲート電極は第１の絶縁膜上に形成され、かつ、該ゲー
ト電極と接続するゲート配線は、第２の絶膜を介して前
記ソース配線と交差していることを特徴とする表示装
置。 - 【請求項７】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部にはｐチャネル型ＴＦＴと保持容量と液晶層が設けら
れ、前記画素部のｐチャネル型ＴＦＴは、ゲート電極の
外側にＬＤＤ領域を有し、前記液晶層はネマチック液晶
で形成され、前記ｐチャネル型ＴＦＴのオフ電流値（Ｉ
off）と、前記保持容量（Ｃs）と、前記液晶層が持つ容
量(ＣLC)とが次式、 【数１】 において、０．１以下であることを特徴とする表示装
置。 - 【請求項８】画素部及び駆動回路が同一の絶縁体上に形
成された表示装置において、前記画素部及び前記駆動回
路の全てのＴＦＴはｐチャネル型で形成され、前記画素
部にはｐチャネル型ＴＦＴと保持容量と液晶層が設けら
れ、前記画素部のｐチャネル型ＴＦＴは、ゲート電極の
外側にＬＤＤ領域を有し、前記液晶層は反強誘電性液晶
で形成され、前記ｐチャネル型ＴＦＴのオフ電流値（Ｉ
off）と、前記保持容量（Ｃs）と、前記液晶層が持つ容
量(ＣLC)とが次式、 【数２】 において、０．０６以下であることを特徴とする表示装
置。 - 【請求項９】請求項１乃至請求項８のいずれか一項にお
いて、前記駆動回路はＥＥＭＯＳ回路もしくはＥＤＭＯ
Ｓ回路を含むことを特徴とする表示装置。 - 【請求項１０】請求項１乃至請求項８のいずれか一項に
おいて、前記駆動回路は複数のＮＡＮＤ回路からなるデ
コーダを含むことを特徴とする表示装置。 - 【請求項１１】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれの上層に、
第１の導電膜と該第１の導電膜の内側の第２の導電膜と
から成るゲート電極を形成する第２の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれに、前記第
１の導電膜と重なる第１のｐ型半導体領域を形成する第
３の工程と、前記第１の半導体膜と前記第２の半導体膜
のそれぞれに、前記第１の導電膜と重ならない第２のｐ
型半導体領域を形成する第４の工程と、前記第１の導電
膜が前記第１のｐ型半導体領域と重なる部分をエッチン
グにより除去する第５の工程とを有することを特徴とす
る表示装置の作製方法。 - 【請求項１２】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれの上層に、
第１の導電膜と該第１の導電膜の内側の第２の導電膜と
から成るゲート電極を形成する第２の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれに、前記第
１の導電膜と重なる第１のｐ型半導体領域を形成する第
３の工程と、前記第１の半導体膜と前記第２の半導体膜
のそれぞれに、前記第１の導電膜と重ならない第２のｐ
型半導体領域を形成する第４の工程と、前記第２の半導
体膜上の前記第１の導電膜が前記第１のｐ型半導体領域
と重なる部分をエッチングにより除去する第５の工程と
を有することを特徴とする表示装置の作製方法。 - 【請求項１３】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれの上層に、
第１の導電膜と該第１の導電膜の内側の第２の導電膜と
から成るゲート電極を形成する第２の工程と、前記第１
の半導体膜と前記第２の半導体膜のそれぞれに、前記第
１の導電膜と重なる第１のｐ型半導体領域を形成する第
３の工程と、前記第１の半導体膜と前記第２の半導体膜
のそれぞれに、前記第１の導電膜と重ならない第２のｐ
型半導体領域を形成する第４の工程と、前記第２の半導
体膜上の前記第１の導電膜が前記第１のｐ型半導体領域
と重なる部分をエッチングにより除去してオフセット領
域を形成する第５の工程とを有することを特徴とする表
示装置の作製方法。 - 【請求項１４】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜の上に第１の絶縁膜を
形成する第２の工程と、前記第１の絶縁膜の上に、前記
第１の半導体膜と前記第２の半導体膜に対応して、第１
の導電膜と該第１の導電膜の内側の第２の導電膜とから
成るゲート電極と、ソース配線を形成する第３の工程
と、前記第１の半導体膜と前記第２の半導体膜のそれぞ
れに、前記第１の導電膜と重なる第１のｐ型半導体領域
を形成する第４の工程と、前記第１の半導体膜と前記第
２の半導体膜のそれぞれに、前記第１の導電膜と重なら
ない第２のｐ型半導体領域を形成する第５の工程と、前
記第１の導電膜が前記第１のｐ型半導体領域と重なる部
分をエッチングにより除去する第６の工程と、前記ゲー
ト電極及び前記ソース配線の上に、第２の絶縁膜を形成
する第７の工程と、前記第２の絶縁膜上にゲート配線を
形成する第８の工程とを有することを特徴とする表示装
置の作製方法。 - 【請求項１５】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜の上に第１の絶縁膜を
形成する第２の工程と、前記第１の絶縁膜の上に、前記
第１の半導体膜と前記第２の半導体膜に対応して、第１
の導電膜と該第１の導電膜の内側の第２の導電膜とから
成るゲート電極と、ソース配線を形成する第３の工程
と、前記第１の半導体膜と前記第２の半導体膜のそれぞ
れに、前記第１の導電膜と重なる第１のｐ型半導体領域
を形成する第４の工程と、前記第１の半導体膜と前記第
２の半導体膜のそれぞれに、前記第１の導電膜と重なら
ない第２のｐ型半導体領域を形成する第５の工程と、前
記第２の半導体膜上の前記第１の導電膜が前記第１のｐ
型半導体領域と重なる部分をエッチングにより除去する
第６の工程と前記ゲート電極及び前記ソース配線の上
に、第２の絶縁膜を形成する第７の工程と、前記第２の
絶縁膜上にゲート配線を形成する第８の工程とを有する
ことを特徴とする表示装置の作製方法。 - 【請求項１６】絶縁体上に駆動回路のＴＦＴを形成する
ための第１の半導体膜と、画素部のＴＦＴを形成するた
めの第２の半導体膜を形成する第１の工程と、前記第１
の半導体膜と前記第２の半導体膜の上に第１の絶縁膜を
形成する第２の工程と、前記第１の絶縁膜の上に、前記
第１の半導体膜と前記第２の半導体膜に対応して、第１
の導電膜と該第１の導電膜の内側の第２の導電膜とから
成るゲート電極とソース配線を形成する第３の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれ
に、前記第１の導電膜と重なる第１のｐ型半導体領域を
形成する第４の工程と、前記第１の半導体膜と前記第２
の半導体膜のそれぞれに、前記第１の導電膜と重ならな
い第２のｐ型半導体領域を形成する第５の工程と、前記
第２の半導体膜上の前記第１の導電膜が前記第１のｐ型
半導体領域と重なる部分をエッチングにより除去してオ
フセット領域を形成する第６の工程と、前記ゲート電極
及び前記ソース配線の上に、第２の絶縁膜を形成する第
７の工程と、前記第２の絶縁膜上にゲート配線を形成す
る第８の工程とを有することを特徴とする表示装置の作
製方法。
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