JP2011129237A - 半導体装置及び半導体記憶装置 - Google Patents

Abstract

【課題】ビット線及びセンスアンプが階層化された構成においてメモリセルの読み出し時にリークの温度依存性に起因するセンス動作の不具合を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、複数のメモリセルＭＣを含むメモリセルアレイ１０と、選択されたメモリセルＭＣの保持情報を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換するシングルエンド型の第１のセンスアンプ２０と、第１のセンスアンプ２０を介して第１のビット線ＬＢＬと選択的に接続される第２のビット線ＧＢＬと、第２のビット線ＧＢＬの信号電圧のレベルを判定する第２のセンスアンプ２１と、温度の検知結果に応じて各センスアンプ２０、２１の活性化期間を制御するセンスアンプ制御回路（１４、１５）を備えて構成される。これにより、メモリセルＭＣのリークの温度依存性に起因するセンス動作の不具合を防止可能となる。
【選択図】図１

Description

本発明は、メモリセルからビット線に読み出された信号電圧をセンスアンプにより増幅するセンスアンプを備えた半導体装置に関し、特に階層化ビット線及び階層化センスアンプを採用した半導体装置に関するものである。

ＤＲＡＭ等の半導体記憶装置においては、メモリセルからビット線を介して読み出された信号電圧をセンス・増幅するセンスアンプが設けられている。近年、半導体記憶装置の大容量化に伴いビット線に接続されるメモリセル数が増大することへの方策として、ビット線構成とセンスアンプ構成をそれぞれ階層化したメモリセルアレイの構成が提案されている。このようなメモリセルアレイにおいては、差動構成のセンスアンプ回路を用いることなく、回路規模の小さいシングルエンド型のセンスアンプを採用可能となる。ＤＲＡＭのメモリセルに保持される「０」又は「１」に対応する情報はシングルエンド型のセンスアンプに読み出されてトランジスタのドレイン電流に変換され、このドレイン電流に応じて変化する信号電圧は、後段のグローバルセンスアンプに含まれるラッチ回路で「０」又は「１」を判定するように構成される。

特開２００２−５６６８１号公報 特開平５−２６６６５８号公報

一般に、ＤＲＡＭのメモリセルに保持される情報は、主にメモリセルを構成するキャパシタに蓄積された電荷がジャンクションを介してリークすることにより失われる。特に、メモリセルへのアクセス時やリフレッシュの際にハイ情報が書き込まれた場合は、時間経過とともにキャパシタの蓄積電荷が減少していく。一般にＤＲＡＭのメモリセルにおける蓄積電荷のリークには温度依存性があり、低温時よりも高温時の方がリークは増加する傾向がある。これにより、上述の階層化センスアンプの構成において、低温時よりも高温時にセンスアンプの電流能力が低下し、上記グローバルセンスアンプのラッチ回路に入力される信号電圧の変化が遅くなる。その結果、ラッチ回路では信号電圧が十分変化する前にラッチタイミングが到来して誤ラッチを招くことが問題となる。また、かかる問題は、特に高温時にハイ情報を読み出す際に顕著となるので、高温時にハイ情報の読み出しマージンが減少するが、ロー情報の読み出しマージンとの間でバランスを確保できなくなるという問題がある。従来からシングルエンド型のセンスアンプの構成は広く知られており（例えば、特許文献１参照）、ＤＲＡＭにおいて温度を検知する回路構成も知られているが（例えば、特許文献２参照）、上述したメモリセルにおけるリークの温度依存性に起因する問題に対処し得る構成は知られていなかった。

上記課題を解決するために、本発明の半導体装置は、メモリセルと、前記メモリセルに保持される情報に対応した第１の電圧を受ける第１のビット線と、前記第１の電圧を受けて、第１の上位ビット線の電圧を変化させる第１の制御を行う第１のセンスアンプと、温度検知回路と、前記温度検知回路の温度検知結果を受けて、前記第１の制御の制御期間を変化させる制御を行うセンスアンプ制御回路と、を備えることを特徴としている。

このような構成を備えることで、温度の変化に起因するセンスアンプの能力変化に対応してセンスアンプの制御期間を変化させ、上記誤ラッチ等の不具合を防止することが可能となるものである。

本発明によれば、温度依存性に起因するセンス動作の不具合を防止すべく、階層化センスアンプの活性化期間を温度に応じて適切に変化させる制御を行う。その制御のうち、特に、高温時にキャパシタの蓄積電荷のリークが増加すると、センスアンプが、必要とされるデータを増幅するのに時間を要するので、その分だけ活性化期間を長くすることにより誤ラッチを確実に防止することが可能となる。また、メモリセルからハイ情報とロー情報を読み出す際のそれぞれのマージンのバランスを保つことができ、読み出し動作の信頼性を高めることができる。

本実施形態のＤＲＡＭのうちカラム系回路の全体構成のブロック図である。 本実施形態のＤＲＡＭにおいて、階層化ビット線及び階層化センスアンプに関わる部分の具体的な回路構成を示す図である。 遅延回路１４に含まれる第１遅延回路１４ａの回路構成例を示す図である。 遅延回路１４に含まれる第２遅延回路１４ｂの回路構成例を示す図である。 本本実施形態のＤＲＡＭの動作について説明するために、ＤＲＡＭにＡＣＴコマンドが入力されたときの動作波形を示す図である。 図５との対比のため、本実形態の温度補償制御を適用しない従来の構成においてＡＣＴコマンドが入力されたときの動作波形を示す比較図である。 図３の第１遅延回路１４ａの変形例を示す図である。 図４の第２遅延回路１４ｂの変形例を示す図である。

本発明の課題を解決する技術的思想の代表的な一例は以下に示される。

本発明は、例えばＤＲＡＭのように、メモリセルと、そのデータを読み出すためのセンスアンプと、を有する半導体記憶装置において、所謂ＰＶＴ変動（プロセス変化、電圧変化、温度変化）が生じた場合のセンスアンプの能力変化に対応して、センスアンプの動作期間を変化させるものである。

以下、本発明の代表的な実施形態を示す。ただし、本発明は、以下の実施形態の内容に限定されるものではなく、本願の特許請求の範囲に記載された内容に基づいて広く適用可能である。本実施形態では、階層化ビット線及び階層化センスアンプを採用し、シングルエンド型のセンスアンプ回路を備える半導体記憶装置としてのＤＲＡＭ（Dynamic Random Access Memory）に対し本発明を適用する場合を説明する。

図１は、本実施形態のＤＲＡＭのうち、主にカラム系回路の全体構成のブロック図を示している。図１のブロック図には、複数のメモリセルアレイ１０と、それぞれのメモリセルアレイ１０に付随する複数のセンスアンプ列１１と、複数のメモリセルアレイ１０の一端に配置されるグローバルセンスアンプ列１２と、それぞれのメモリセルアレイ１０に付随する複数のワードドライバ１３と、遅延回路１４と、温度検知回路１５とが示されている。なお、遅延回路１４及び温度検知回路１５は、本発明のセンスアンプ制御回路の一部として機能する。

各々のメモリセルアレイ１０には、複数のワード線ＷＬと、これに直交する複数のローカルビット線ＬＢＬ（本発明の第１のビット線）が配置され、それらの交点に複数のメモリセルＭＣが形成されている。各々のメモリセル１０に隣接するセンスアンプ列１１には、複数のセンスアンプ２０（本発明の第１のセンスアンプ）が配置されている。そして、メモリセルアレイ１０の各々のローカルビット線ＬＢＬは、センスアンプ列１１に含まれる各々のセンスアンプ２０に接続される。メモリセルアレイ１０において選択されたワード線ＷＬは、ワードドライバ１３によって駆動され、対応するメモリセルＭＣから１対のローカルビット線ＬＢＬに信号電圧が読み出される。ローカルビット線ＬＢＬに接続されるセンスアンプ２０は、ローカルビット線ＬＢＬの信号電圧をセンス・増幅する。

隣接する一対のメモリセルアレイ１０及びセンスアンプ列１１は、ビット線方向に繰り返し配置され、その配置の一端に１個のグローバルセンスアンプ列１２が配置されている。図１の例では、Ｎ個のメモリセルアレイ１０とＮ個のセンスアンプ列１１がビット線方向に交互に並ぶものとする。グローバルセンスアンプ列１２には、複数のグローバルセンスアンプ２１（本発明の第２のセンスアンプ）が配置されている。各々のグローバルビット線ＧＢＬ（本発明の第２のビット線）は、Ｎ個のメモリセルアレイ１０及びＮ個のセンスアンプ列１１に跨って配置され、ビット線方向に並ぶＮ個のセンスアンプ２０と選択的に接続される。以上のように、本実施形態のＤＲＡＭは、階層化ビット線及び階層化センスアンプを採用している。

各々のワードドライバ１３にはワード線起動信号ＦＸが入力され、対応するメモリセルアレイ１０中の選択されたワード線ＷＬは、ワード線起動信号ＦＸに応じてワードドライバ１３により駆動される。また、ワード線起動信号ＦＸは遅延回路１４にも入力される。遅延回路１４は、入力されたワード線起動信号ＦＸに対し、温度検知回路１５から出力される温度検知信号ＴＨ（本発明の第１の温度検知信号）及び温度検知信号ＴＬ（本発明の第２の温度検知信号）に応じた遅延時間を付与した制御信号ＲＴ（本発明の第１の制御信号）及び制御信号ＬＴＣ（本発明の第２の制御信号）を出力する。温度検知回路１５は、周知の回路構成に基づいてメモリセルアレイ１０の動作時における温度を２値で検知し、高温時にイネーブルとなる温度検知信号ＴＨと、低温時にイネーブルとなる温度検知信号ＴＬとを生成する。遅延回路１４から出力される一方の制御信号ＲＴは、センスアンプ列１１の各センスアンプ２０の活性化期間を制御するために用いられ、遅延回路１４から出力される他方の制御信号ＬＴＣは、グローバルセンスアンプ列１２の各グローバルセンスアンプ２１の活性化期間を制御するために用いられる。遅延回路１４の回路構成と、制御信号ＲＴ、ＬＴＣを用いた具体的な制御の詳細については後述する。

次に図２は、本実施形態のＤＲＡＭにおいて、階層化ビット線及び階層化センスアンプの構成に関わる部分の具体的な回路構成を示している。図２の回路構成は、図１に示すブロック図のうち、１本のワード線ＷＬ及び１本のローカルビット線ＬＢＬと、それらの交点に配置される１個のメモリセルＭＣと、１個のセンスアンプ２０と、１本のグローバルビット線ＧＢＬと、１個のグローバルセンスアンプ２１と、１対のリードバスＲＢＵＳ及びライトバスＷＢＵＳとを含む範囲に対応する。

メモリセルＭＣは、Ｎチャネル型ＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ０とキャパシタＣｓから構成される。ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインがキャパシタＣｓの一方の端子に接続されている。キャパシタＣｓの他方の端子は、セルプレート電位ＶＰＬＴの配線に接続されている。また、ローカルビット線ＬＢＬには、ビット線容量Ｃｂが形成される。なお、図２では１個のメモリセルＭＣのみ示しているが、実際には１本のローカルビット線ＬＢＬに多数のメモリセルＭＣが接続されるので、それに依存してビット線容量Ｃｂの値が定まる。

センスアンプ２０は、４個のＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４を含んで構成される。ＮＭＯＳトランジスタＱ３、Ｑ１は、グローバルビット線ＧＢＬとグランド電位ＶＳＳＳＡの間に直列接続されている。ＮＭＯＳトランジスタＱ１（本発明の第１のトランジスタ）は、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの信号電圧を増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ３（本発明の第２のトランジスタ）は、ゲートに入力された制御信号ＲＴに応じて、ＮＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬとの間の接続状態を制御する。

２個のＮＭＯＳトランジスタＱ４、Ｑ２もグローバルビット線ＧＢＬとグランド電位ＶＳＳＳＡの間に直列接続され、両者の中間ノードがローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタＱ２(本発明の第１のプリチャージ回路)は、ゲートに入力されたプリチャージ信号ＰＣ(本発明の第１のプリチャージ信号)に応じてローカルビット線ＬＢＬをプリチャージする。プリチャージ信号ＰＣがハイに制御されると、ローカルビット線ＬＢＬがグランド電位ＶＳＳＳＡにプリチャージされる。ＮＭＯＳトランジスタＱ４は、ゲートに入力された制御信号ＷＴに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの間の接続状態を制御する。

一方、グローバルセンスアンプ２１は、３個のＰチャネル型ＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ１０、Ｑ１３、Ｑ１５と、４個のＮＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１４、Ｑ１６とを含んで構成される。ＰＭＯＳトランジスタＱ１０(本発明の第２のプリチャージ回路)は、電源電圧ＶＡＲＹとグローバルビット線ＧＢＬとの間に接続され、ゲートに入力されたプリチャージ信号ＰＣＧ(本発明の第２のプリチャージ信号)に応じてグローバルビット線ＧＢＬをプリチャージする。プリチャージ信号ＰＣＧがローに制御されると、グローバルビット線ＧＢＬが電源電圧ＶＡＲＹにプリチャージされる。ＮＭＯＳトランジスタＱ１１は、ゲートに印加される制御信号ＬＴＣに応じて、グローバルビット線ＧＢＬとノードＮ１との間の接続を制御する。ＮＭＯＳトランジスタＱ１２は、ゲートに印加される制御信号ＲＥＳに応じて、グローバルビット線ＧＢＬとノードＮ２との間の接続を制御する。

２個のＰＭＯＳトランジスタＱ１３、Ｑ１５及び２個のＮＭＯＳトランジスタＱ１４、Ｑ１６はラッチ回路を構成し、グローバルビット線ＧＢＬに伝送された信号電圧を２値で判定してラッチする。比較的駆動力の大きなセンス用インバータを構成するセンス用ＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１４は、それぞれのゲートがノードＮ１に接続される。比較的駆動力の小さなラッチ用インバータを構成するＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ１６は、それぞれのゲートがノードＮ２に接続される。これら２つのインバータは、それぞれの入力と出力が互いにクロスカップルされ、電源電圧ＶＡＲＹ及びグランド電位ＶＳＳが供給される。

また、グローバルセンスアンプ２１と読み出し信号線ＲＢＵＳ及び書き込み信号線ＷＢＵＳの間には、４個のＮＭＯＳトランジスタＱ１７、Ｑ１８、Ｑ１９、Ｑ２０が設けられている。読み出し動作用の２個のＮＭＯＳトランジスタＱ１７、Ｑ１８は、読み出し信号線ＲＢＵＳとグランド電位ＶＳＳとの間に直列接続され、書き込み動作用の２個のＮＭＯＳトランジスタＱ１９、Ｑ２０は、ノードＮ１と書き込み信号線ＷＢＵＳとの間に直列接続されている。ＮＭＯＳトランジスタＱ１７のゲートはノードＮ２に接続され、ＮＭＯＳトランジスタＱ１９のゲートには制御信号ＷＥが印加され、ＮＭＯＳトランジスタＱ１８、Ｑ２０の各ゲートに選択信号ＹＳが共通に印加されている。

読み出し動作時は、制御信号ＬＴＣがハイ、かつ選択信号ＹＳがハイになり、ノードＮ２に現れる出力信号がＮＭＯＳトランジスタＱ１７のゲートに入力され、直列接続されたＮＭＯＳトランジスタＱ１７、Ｑ１８を通って読み出し信号線ＲＢＵＳに出力される。読み出し動作後のメモリセルＭＣへの再書き込み動作時は、制御信号ＬＴＣがロー、制御信号ＲＥＳがハイとなり、ノードＮ２の出力信号はＮＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力される。一方、書き込み動作時は、選択信号ＹＳがハイ、制御信号ＷＥがハイになり、書き込み信号線ＷＢＵＳから書き込みデータが入力される。この書き込みデータは、ＮＭＯＳトランジスタＱ２０、Ｑ１９を通ってノードＮ１に達し、上述のセンス用インバータによって反転され、ＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力される。

次に、図１に示す遅延回路１４の具体的な回路構成について説明する。本実施形態の遅延回路１４は、センスアンプ２０に供給される制御信号ＲＴを出力する第１遅延回路１４ａと、グローバルセンスアンプ２１に供給される制御信号ＬＴＣを出力する第２遅延回路１４ｂとを含んで構成される。以下では、遅延回路１４に含まれる第１遅延回路１４ａ及び第２遅延回路１４ｂに関し、それぞれの回路構成例について図３及び図４を参照して説明する。

図３に示すように、制御信号ＲＴを出力する第１遅延回路１４ａは、３個の遅延素子１００〜１０２と、３個のＮＡＮＤゲート１０３〜１０５と、２個のＯＲゲート１０６、１０７と、３個のインバータ１０８〜１１０とにより構成されている。遅延素子１００は、ワード線起動信号ＦＸを入力して第１の遅延時間だけ遅延させて出力する。遅延素子１０１は、遅延素子１００の出力信号をさらに第２の遅延時間だけ遅延させて出力する。ＯＲゲート１０６には、遅延素子１０１の出力信号と、インバータ１０８を介した温度検知信号ＴＨの反転信号ＴＨＢとが入力される。そして、ＮＡＮＤゲート１０３には、遅延素子１００の出力信号と、ＯＲゲート１０６の出力信号とが入力され、さらにＮＡＮＤゲート１０３の出力信号がインバータ１０９を介して反転される。遅延素子１０２は、ＮＡＮＤゲート１０３の反転信号を第３の遅延時間だけ遅延させて出力する。ＯＲゲート１０７には、遅延素子１０２の出力信号と、温度検知信号ＴＬとが入力される。ＮＡＮＤゲート１０４には、ＮＡＮＤゲート１０３の反転信号と、ＯＲゲート１０７の出力信号とが入力される。そして、ＮＡＮＤゲート１０５には、ワード線起動信号ＦＸと、ＮＡＮＤゲート１０４の出力信号とが入力され、さらにＮＡＮＤゲート１０５の出力信号がインバータ１１０により反転される。第１遅延回路１４ａにおいては、ＮＡＮＤゲート１０５の反転信号が上述したように制御信号ＲＴとして出力される。

図３の構成により、制御信号ＲＴの立ち上がりタイミングは、ワード線起動信号ＦＸのそれと一致する。一方、制御信号ＲＴの立ち下がりタイミングは、温度検知信号ＴＬ、ＴＨのイネーブル状態に応じて変化する。すなわち、低温時に温度検知信号ＴＬがイネーブル（ハイ）になると、遅延素子１００による第１の遅延時間が経過した後に制御信号ＲＴが立ち下がる。高温時に温度検知信号ＴＨがイネーブル（ハイ）になると、３個の遅延素子１００〜１０２による第１、第２、第３の各遅延時間を併せた時間が経過した後に制御信号ＲＴが立ち下がる。また、常温時（温度検知信号ＴＨ、ＴＬがともにロー）では、遅延素子１００、１０２による第１及び第３の各遅延時間を併せた時間が経過した後に制御信号ＲＴが立ち下がる。よって、それぞれの遅延素子１００〜１０２の各遅延時間を適切に設定することにより、制御信号ＲＴに基づきセンスアンプ２０の活性化期間を温度に適合させて調整することができる。

次に図４に示すように、制御信号ＬＴＣを出力する第２遅延回路１４ｂは、３個の遅延素子２００〜２０２と、２個のＮＡＮＤゲート２０３、２０４と、２個のＯＲゲート２０５、２０６と、２個のインバータ２０７、２０８とにより構成されている。遅延素子２００は、ワード線起動信号ＦＸを入力して第４の遅延時間だけ遅延させて出力する。遅延素子２０１は、遅延素子２００の出力信号をさらに第５の遅延時間だけ遅延させて出力する。ＯＲゲート２０５には、遅延素子２０１の出力信号と、インバータ２０７を介した温度検知信号ＴＨの反転信号ＴＨＢとが入力される。そして、ＮＡＮＤゲート２０３には、遅延素子２００の出力信号と、ＯＲゲート２０５の出力信号とが入力され、さらにＮＡＮＤゲート２０３の出力信号がインバータ２０８を介して反転される。遅延素子２０２は、ＮＡＮＤゲート２０３の反転信号を第６の遅延時間だけ遅延させて出力する。ＯＲゲート２０６には、遅延素子２０２の出力信号と、温度検知信号ＴＬとが入力される。ＮＡＮＤゲート２０４には、ＮＡＮＤゲート２０３の反転信号と、ＯＲゲート２０６の出力信号とが入力される。第２遅延回路１４ｂにおいては、ＮＡＮＤゲート２０４の反転信号が上述したように制御信号ＬＴＣとして出力される。

図４の構成により、制御信号ＬＴＣの立ち下がりタイミングは、温度検知信号ＴＬ、ＴＨのイネーブル状態に応じて変化する。すなわち、低温時に温度検知信号ＴＬがイネーブル（ハイ）になると、遅延素子２００による第４の遅延時間が経過した後に制御信号ＬＴＣが立ち下がる。高温時に温度検知信号ＴＨがイネーブル（ハイ）になると、３個の遅延素子２００〜２０２による第４、第５、第６の各遅延時間を併せた時間が経過した後に制御信号ＬＴＣが立ち下がる。また、常温時（温度検知信号ＴＨ、ＴＬがともにロー）では、遅延素子２００、２０２による第４及び第６の各遅延時間を併せた時間が経過した後に制御信号ＬＴＣが立ち下がる。よって、それぞれの遅延素子２００〜２０２の各遅延時間を適切に設定することにより、制御信号ＬＴＣに基づきグローバルセンスアンプ２１の活性化期間を温度に適合させて調整することができる。

以下、図５及び図６を参照して、本実施形態のＤＲＡＭの動作について説明する。図５は、図１〜図４の構成を備えたＤＲＡＭにＡＣＴコマンドが入力されたときの動作波形を示す図である。図６は、図５との対比のため、本実形態の温度補償制御を適用しない従来の構成においてＡＣＴコマンドが入力されたときの動作波形を示す比較図である。なお、図５及び図６では、メモリセルＭＣに保持されるハイ情報を読み出す場合の動作を説明する。

図５の初期時点では、ローカルビット線ＬＢＬがグランド電位ＶＳＳＳＡにプリチャージされているが、ＤＲＡＭに対して外部からＡＣＴコマンドが入力されると、プリチャージ信号ＰＣがローに制御され、ローカルビット線ＬＢＬのプリチャージが解除される。続いて、ワード線起動信号ＦＸがハイに制御される。これにより、メモリセルアレイ１０において選択されたワード線ＷＬが駆動され、メモリセルＭＣに保持されるハイ情報がローカルビット線ＬＢＬに読み出される。このとき、ローカルビット線ＬＢＬは、キャパシタＣｓの容量とローカルビット線の寄生容量との比で決まる電位まで上昇し、これによりセンスアンプ２０のトランジスタＱ１がオンする。

一方、第１遅延回路１４ａに入力されるワード線起動信号ＦＸにより制御信号ＲＴがハイになる。このとき、プリチャージ信号ＰＣＧ（図２）をハイに制御することで、電源電圧ＶＡＲＹにプリチャージされているグローバルビット線ＧＢＬの電荷が、センスアンプ２０のトランジスタＱ３、Ｑ１を経由してグランド電位ＶＳＳＳＡまで引き抜かれる。そして、グローバルセンスアンプ２１のノードＮ１（図２）の電位がグローバルセンスアンプ２１の論理閾値より低くなると、図５に示すように、グローバルセンスアンプ２１のノードＮ２の電位がローからハイに反転し、メモリセルＭＣのハイ情報がグローバルセンスアンプ２１により読み出される。

ここで、図５に示すように、ローカルビット線ＬＢＬのハイの電位と、グローバルビット線ＧＢＬがハイからローに変化するときの電位にはいずれも温度依存性がある。メモリセルＭＣにおいて、温度上昇に伴いキャパシタＣ０の蓄積電荷のジャンクションへのリークが増加し、その分だけメモリセルＭＣのハイ情報の読み出し時の蓄積電荷が少なくなる。よって、常温時のローカルビット線ＬＢＬの電位（実線）に対し、高温時には電位が低下し、低温時には電位が上昇する。また、温度上昇に伴いローカルビット線ＬＢＬの電位が低下すると、センスアンプ２０のトランジスタＱ１の電流能力が低下するので、グローバルビット線ＧＢＬの電荷の引き抜きが遅くなる。よって、グローバルビット線ＧＢＬがハイからローに変化する際、常温時の電位変化（実線）に対し、高温時には電位変化が緩やかになり、低温時には電位変化が急峻になる。つまり、温度上昇に伴い、グローバルセンスアンプ２１のノードＮ２の電位がローに安定するまでに要する時間が長くなっていく。

本実施形態では、上記温度依存性を踏まえて、制御信号ＲＴ、ＬＴＣに対し、それぞれ第１遅延回路１４ａ、第２遅延回路１４ｂで設定された遅延時間に基づき、ハイからローに変化させるタイミングを適切に制御している。すなわち、常温時においては制御信号ＲＴ、ＬＴＣがほぼ同時にタイミングでハイからローに変化するが、高温時には常温時よりも遅いタイミングＴ１でハイからローに変化させるように制御し、低温時には逆にタイミングを早めるように制御している。その結果、温度状態に関わらず、グローバルビット線ＧＢＬの電位が低下してグローバルセンスアンプ２１におけるラッチデータが確定した後に、制御信号ＲＴ、ＬＴＣを立ち下がるようにラッチタイミングを適切に制御することができる。よって、ハイ情報読み出し時のグローバルセンスアンプ２１における誤ラッチを確実に防止できる。

これに対し、図６の比較例においては、温度依存性に応じた動作に違いがある。図６に示すように、ＡＣＴコマンドが入力された際、プリチャージ信号ＰＣ、ワード線起動信号ＦＸ、ワード線ＷＬ、ローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、グローバルセンスアンプ２１のノードＮ２については、図５と共通の波形となるので説明を省略する。図６の比較例では、制御信号ＲＴ、ＬＴＣに対する温度補償制御が行われない点で図５と異なっている。すなわち、制御信号ＲＴがハイからローに変化するタイミングＴ２は温度に関わらず固定であり、グローバルセンスアンプ２１におけるラッチデータは、低温時又は常温時にはタイミングＴ２に先立って確定しているが、高温時にはタイミングＴ２で不確定であることがわかる。よって、低温時にハイ情報を読み出す際にグローバルセンスアンプ２１における誤ラッチを生じることは避けられないし、さらには常温時におけるマージンも不足している。本実施形態の温度補償制御を採用すれば、制御信号ＲＴ、ＬＴＣがラッチタイミングの温度依存性に追随して変化するので、このような誤ラッチを生じることはない。また、図６の比較例ではハイ情報読み出し時のマージンがロー情報読み出し時のマージンに比べて小さくなる点が問題となるが、図５の場合は両方のマージンのバランスを保つことが可能となる。

なお、本実施形態においては、センスアンプ列１１に供給される制御信号ＲＴと、グローバルセンスアンプ列１２に供給される制御信号ＬＴＣのそれぞれを用いて、遅延回路１４及び温度検知回路１５を用いた温度補償制御を実行する例を説明したが、制御信号ＲＴ及び制御信号ＬＴＣのいずれか一方を用いて上記温度補償制御を行ってもよい。また、本実施形態においては、常温時、低温時、高温時の３段階のそれぞれで異なる遅延時間を制御信号ＲＴ、ＬＴＣに付与する例を説明したが、例えば、常温時（低温時を含む）と高温時の２段階のみで異なる遅延時間を制御信号ＲＴ、ＬＴＣに付与してもよいし、逆に温度を細分化した多段階の遅延時間を制御信号ＲＴ、ＬＴＣに付与してもよい。さらに、本実施形態では、遅延回路１４及び温度検知回路１５を含むセンスアンプ制御回路の例を説明したが、これに限られることなく、多様な構成のセンスアンプ制御回路を用いて上述の温度補償制御を実現することができる。

次に、本実施形態の遅延回路１４の回路構成は、図３及び図４に限られず多様な変形例がある。図７は、図３の第１遅延回路１４ａの変形例を示す図であり、図８は、図４の第２遅延回路１４ｂの変形例を示す図であり、それぞれの遅延素子１００、２００をセンスアンプ回路に対応するレプリカ遅延回路で置き換えた点に特徴がある。

図７に示すように、制御信号ＲＴを出力する第１遅延回路１４ｃにおいて、２個の遅延素子１０１、１０２と、３個のＮＡＮＤゲート１０３〜１０５と、２個のＯＲゲート１０６、１０７と、３個のインバータ１０８〜１１０を含む部分は、図３の第１遅延回路１４ａと同じ構成であるため説明を省略する。一方、図７の第１遅延回路１４ｃには、図３の遅延素子１００に代わって、レプリカ遅延回路３００が設けられている。このレプリカ遅延回路３００は、階層化されたセンスアンプ回路と同一の遅延特性を実現する回路であり、メモリセルレプリカＭＣｒと、センスアンプレプリカ３０１と、ラッチ回路レプリカ３０２と、ビット線レプリカ容量Ｃｂｒと、グローバルビット線レプリカ容量Ｃｇｂｒと、インバータ３０３と、ＮＭＯＳトランジスタＱ３０と、ＰＭＯＳトランジスタＱ３１を含んで構成されている。

メモリセルレプリカＭＣｒに含まれるレプリカトランジスタＱ０ｒは、メモリセルＭＣのトランジスタＱ０と同一の特性を有し、ゲートにワード線起動信号ＦＸが印加され、ソースに電源電圧ＶＢＬが印加される。ビット線レプリカ容量Ｃｂｒは、ローカルビット線ＬＢＬに形成されるビット線容量Ｃｂ（図２）と同一の容量を有する。グローバルビット線レプリカ容量Ｃｇｂｒは、グローバルビット線ＧＢＬに形成される容量Ｃｂｇ（不図示）と同一の容量を有する。センスアンプレプリカ３０１に含まれる２個のレプリカトランジスタＱ１ｒ、Ｑ３ｒは、それぞれセンスアンプ２０の２個のＮＭＯＳトランジスタＱ１、Ｑ３と同一の特性を有する。ラッチ回路レプリカ３０２は２個のインバータからなり、グローバルセンスアンプ２１のラッチ回路と同様に動作する。

図７の第１遅延回路１４ｃにおいて、プリチャージ動作時にはプリチャージ信号ＰＣがハイに制御され、同時にワード線起動信号ＦＸがローに制御される。これにより、ＮＭＯＳトランジスタＱ３０がオンして、レプリカトランジスタＱ０ｒとビット線レプリカ容量Ｃｂｒとの間のノードＮ３がグランド電位にプリチャージされるとともに、インバータ３０３を介してＰＭＯＳトランジスタＱ３１がオンし、ＰＭＯＳトランジスタＱ３１とセンスアンプレプリカ３０１との間にノードＮ４が電源電圧ＶＤＤにプリチャージされる。それぞれ、ノードＮ３がローカルビット線ＬＢＬに対応し、ノードＮ４がグローバルビット線ＧＢＬに対応する。ワード線起動信号ＦＸがローになると、ＮＡＮＤゲート１０５及びインバータ１１０を経由して制御信号ＲＴがローになる。また、グローバルビット線ＧＢＬが接続されるラッチ回路レプリカ３０２の出力はローになる。

読み出し動作時には、プリチャージ信号ＰＣがローに制御され、同時にワード線起動信号ＦＸがハイに制御され、制御信号ＲＴは直ちにハイに変化する。一方、ワード線起動信号ＦＸがハイになると、メモリセルレプリカＭＣｒのレプリカトランジスタＱ０ｒと、センスアンプレプリカ３０１のレプリカトランジスタＱ３ｒがともにオンする。これにより、ビット線レプリカ容量Ｃｂｒが電源電圧ＶＢＬによって充電され、レプリカトランジスタＱ１ｒがオンし、グローバルビット線レプリカ容量Ｃｇｂｒをグランド電位に放電する。この際、ラッチ回路レプリカ３０２が入力電圧をローレベルと判定すると、ラッチ回路レプリカ３０２の出力ラッチデータがハイレベルに変化する。このようなレプリカ遅延回路３００を設けることにより、図３のセンスアンプ２０及びグローバルセンスアンプ２１の動作に伴う所定の遅延時間が付与され、後続の遅延素子１０１、１０２の各遅延時間と併せて、適切に温度補償された遅延時間を制御信号ＲＴに付与することができる。なお、図７のうちレプリカ遅延回路３００以外の動作は図３の場合と同様であるため説明を省略する。

また、図８に示すように、制御信号ＬＴＣを出力する第２遅延回路１４ｄは、レプリカ遅延回路４００と、２個の遅延素子２０１、２０２と、２個のＮＡＮＤゲート２０３、２０４と、２個のＯＲゲート２０５、２０６と、２個のインバータ２０７、２０８とにより構成されている。図８において、レプリカ遅延回路４００の構成及び動作は図７のレプリカ遅延回路３００と同様であり、他の部分の構成及び動作は図４の場合と同様であるため、その説明を省略する。このようなレプリカ遅延回路４００を設けることにより、上述したように、適切に温度補償された遅延時間を制御信号ＬＴＣに付与することができる。

以上の図７及び図８の各変形例を採用したＤＲＡＭでは、図５と同様の動作波形を実現することができる。この場合、上述したように、メモリセルＭＣにおけるリークの増加に起因するグローバルセンスアンプ２１の誤ラッチを防止する効果や、ハイ情報及びロー情報の読み出しマージンのバランス化の効果を得られることに加え、レプリカ遅延回路３００、４００を用いてセンスアンプ２０及びグローバルセンスアンプ２１に含まれる各トランジスタの閾値等の変動の影響を受けない正確な遅延時間を反映した温度補償制御を実現することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。例えば、上記実施形態では、半導体装置としてのＤＲＡＭの構成を説明したが、これに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、本発明を適用可能なデバイスとしては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等の各種半導体装置を挙げることができる。

１０…メモリセルアレイ
１１…センスアンプ列
１２…グローバルセンスアンプ列
１３…ワードドライバ
１４…遅延回路
１４ａ、１４ｃ…第１遅延回路
１４ｂ、１４ｄ…第２遅延回路
１５…温度検知回路
２０…センスアンプ
２１…グローバルセンスアンプ
１００、１０１、１０２、２００、２０１、２０２…遅延素子
１０３、１０４、１０５、２０３、２０４、…ＮＡＮＤゲート
１０６、１０７、２０５、２０６…ＯＲゲート
１０８、１０９、１１０、２０７、２０８…インバータ
３００、４００…レプリカ遅延回路
３０１…センスアンプレプリカ
３０２…ラッチ回路レプリカ
３０３…インバータ
ＷＬ…ワード線
ＬＢＬ…ローカルビット線
ＧＢＬ…グローバルビット線
ＲＢＵＳ…読み出し信号線
ＷＢＵＳ…書き込み信号線
Ｑ０〜Ｑ４、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１６〜Ｑ２０、Ｑ３０…ＮＭＯＳトランジスタ
Ｑ１０、Ｑ１３、Ｑ１５、Ｑ３１…ＰＭＯＳトランジスタ
Ｃｂ…ビット線容量
Ｎ１、Ｎ２、Ｎ３、Ｎ４…ノード
ＶＤＤ、ＶＡＲＹ…電源電圧
ＶＳＳＳＡ、ＶＳＳ…グランド電位
ＶＰＬＴ…セルプレート電位
ＲＴ、ＬＴＣ、ＲＴ、ＷＴ、ＲＥＳ…制御信号
ＴＨ、ＴＬ…温度検知信号
ＦＸ…ワード線起動信号
ＰＣ、ＰＣＧ…プリチャージ電圧
ＹＳ…選択信号
ＭＣｒ…メモリセルレプリカ
Ｑ０ｒ…レプリカトランジスタ
Ｃｂｒ…ビット線レプリカ容量
Ｃｇｂｒ…グローバルビット線レプリカ容量

Claims (15)

1. 情報を保持する複数のメモリセルを含むメモリセルアレイと、
   選択された前記メモリセルに保持される情報を伝送する第１のビット線と、
   前記第１のビット線の信号電圧を増幅して出力電流に変換するシングルエンド型の第１のセンスアンプと、
   前記第１のセンスアンプを介して前記第１のビット線と選択的に接続される第２のビット線と、
   前記第２のビット線の信号電圧のレベルを判定する第２のセンスアンプと、
   前記メモリセルアレイの動作時における温度を検知し、前記第１のセンスアンプと前記第２のセンスアンプの一方又は両方の活性化期間の終期を前記温度の検知結果に応じて制御するセンスアンプ制御回路と、
   を備え、前記センスアンプ制御回路は、少なくとも前記検知結果が所定の高温時には、前記活性化期間の終期を常温時に比べて遅延させるように制御することを特徴とする半導体記憶装置。
2. 前記センスアンプ制御回路は、前記所定の高温時の制御に加えて、前記検知結果が所定の低温時には、前記活性化期間の終期を常温時に比べて早めるように制御することを特徴とする請求項１に記載の半導体装置。
3. 前記センスアンプ制御回路は、前記第１のセンスアンプの活性化期間を制御する第１の制御信号を前記第１のセンスアンプに供給し、前記第２のセンスアンプの活性化期間を制御する第２の制御信号を前記第２のセンスアンプに供給することを特徴とする請求項２に記載の半導体装置。
4. 前記センスアンプ制御回路は、
   前記メモリセルアレイの動作時における温度を検知して温度検知信号を出力する温度検知回路と、
   前記温度検知信号に応じた遅延時間を前記ワード線起動信号に付与して前記第１の制御信号を出力する第１の遅延回路と、
   前記温度検知信号に応じた遅延時間を前記ワード線起動信号に付与して前記第２の制御信号を出力する第２の遅延回路と、
   を含むことを特徴とする請求項３に記載の半導体装置。
5. 前記温度検知信号には、前記所定の高温時に活性化する第１の温度検知信号と、所定の低温時に活性化する第２の温度検知信号とが含まれ、
   前記第１の温度検知信号が活性化されたきは前記第１の制御信号及び前記第２の制御信号にそれぞれ付与される遅延時間が増加し、前記第２の温度検知信号が活性化されたきは前記第１の制御信号及び前記第２の制御信号にそれぞれ付与される遅延時間が減少するように制御されることを特徴とする請求項４に記載の半導体装置。
6. 前記第１のセンスアンプは、ゲートが前記第１のビット線に接続され、ソースがグランド電位に接続された第１のトランジスタを含み、当該第１のトランジスタには、前記出力電流として前記第１のビット線の電位に応じたドレイン電流が流れることを特徴とする請求項３に記載の半導体記憶装置。
7. 前記第１のセンスアンプは、ゲートに前記第１の制御信号が印加され、ソースが前記第１のトランジスタのドレインに接続され、ドレインが前記第２のビット線に接続された第２のトランジスタを含むことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１のセンスアンプは、第１のプリチャージ信号に応じて前記第１のビット線を前記グランド電位にプリチャージする第１のプリチャージ回路を含むことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第２のセンスアンプは、前記第２のビット線を伝送された信号電圧を２値で判定してラッチするラッチ回路を含むことを特徴とする請求項３に記載の半導体記憶装置。
10. 前記第２のセンスアンプは、第２のプリチャージ信号に応じて前記第２のビット線を電源電圧にプリチャージする第２のプリチャージ回路を含むことを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第１の遅延回路及び前記第２の遅延回路の各々は、３個の遅延素子と論理回路を組み合わせて構成されることを特徴とする請求項２に記載の半導体装置。
12. 前記第１の遅延回路及び前記第２の遅延回路の各々において、入力側の前記遅延素子を、前記メモリセル、前記第１のセンスアンプ、前記第２のセンスアンプを含む回路部分と同一の遅延特性を有するレプリカ遅延回路で置き換えたことを特徴とする請求項６に記載の半導体装置。
13. メモリセルと、
    前記メモリセルに保持される情報に対応した第１の電圧を受ける第１のビット線と、
    前記第１の電圧を受けて、第２のビット線の電圧を変化させる第１の制御を行う第１のセンスアンプと、
    温度検知回路と、
    前記温度検知回路の温度検知結果を受けて、前記第１の制御の制御期間を変化させる制御を行うセンスアンプ制御回路と、を備える半導体記憶装置。
14. 前記センスアンプ制御回路は、前記温度検知結果が第１の温度よりも高いときの前記制御期間を、第１の温度よりも低いときの前記制御期間よりも長くすることを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記第２のビット線の電圧を検知する第２の制御を行い、検知結果に応じたデータ信号を出力する第２のセンスアンプを更に備え、
    前記センスアンプ制御回路は、前記温度検知結果が前記第１の温度よりも高いときの前記第２の制御の開始タイミングを、前記第１の温度よりも低いときの前記第２の制御の開始タイミングよりも遅くする制御を行うことを特徴とする請求項１４に記載の半導体記憶装置。
    
    

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