JP2011120158A - Semiconductor device, and power supply switch circuit - Google Patents
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Abstract
【課題】電源スイッチがオフからオンの状態に遷移するときの突入電流を防ぐことにより電源スイッチオンに起因する電源ノイズの発生を防止する半導体装置及び電源スイッチ回路を提供する。
【解決手段】電源スイッチ回路が、ソースが第１の電源にドレインが前記機能回路に接続された電源スイッチトランジスタと、電源スイッチトランジスタのオンオフを制御する制御信号を入力とし、電源スイッチトランジスタのドレインと、ソースと、ゲートとにそれぞれ接続され制御信号に基づいて電源スイッチトランジスタをオフからオンの状態にスイッチさせるとき、電源スイッチトランジスタのソースドレイン間電圧が小さくなるほど電源スイッチトランジスタのソースゲート間電圧が大きくなるように電源スイッチトランジスタのゲート電圧を制御する電源スイッチトランジスタ制御回路と、を備える。
【選択図】図１Provided are a semiconductor device and a power switch circuit that prevent generation of power noise due to power switch on by preventing inrush current when the power switch transitions from an off state to an on state.
A power switch circuit includes a power switch transistor having a source connected to a first power source and a drain connected to the functional circuit, and a control signal for controlling on / off of the power switch transistor as inputs. When switching the power switch transistor from off to on based on the control signal connected to the source and the gate, the source-drain voltage of the power switch transistor increases as the source-drain voltage of the power switch transistor decreases. A power switch transistor control circuit for controlling the gate voltage of the power switch transistor.
[Selection] Figure 1
Description
本発明は、電源スイッチ回路及び電源スイッチ回路を備えた半導体装置に関する。特に、機能回路毎に電源スイッチを設け、動作を行わない機能回路の電源スイッチを遮断し、全体の消費電流を抑制するようにした半導体装置に用いられる電源スイッチに関する。 The present invention relates to a power switch circuit and a semiconductor device including the power switch circuit. In particular, the present invention relates to a power switch used in a semiconductor device in which a power switch is provided for each functional circuit, the power switch of the functional circuit that does not operate is cut off, and the overall current consumption is suppressed.
従来、ＣＭＯＳの論理回路では、クロックが停止しているときは、リーク電流しか流れないため、動作が必要なときだけクロックを供給し、動作を行わないときは、クロックの供給を停止し、スタンバイ状態にすることで、全体の消費電力を低減することが行われてきた。しかし、近年半導体集積回路の微細化が進み、ＣＭＯＳ論理回路においても、クロックが停止しているときのリーク電流が無視できなくなって来ている。そこで、電源と機能回路との間に電源スイッチを設け、電源スイッチのオンオフを制御することにより、動作が必要でないときは、単にクロックを停止するだけでなく、電源スイッチをオフし論理回路等の機能回路への電源供給を遮断することにより、リーク電流が流れないようにするパワーゲーティングの技術が用いられるようになって来ている。 Conventionally, in a CMOS logic circuit, when the clock is stopped, only a leakage current flows. Therefore, the clock is supplied only when the operation is necessary, and when the operation is not performed, the clock supply is stopped and the standby is performed. By making it into a state, it has been performed to reduce the overall power consumption. However, in recent years, miniaturization of semiconductor integrated circuits has progressed, and even in CMOS logic circuits, leakage current when the clock is stopped cannot be ignored. Therefore, by providing a power switch between the power supply and the functional circuit and controlling on / off of the power switch, when operation is not necessary, not only simply stop the clock, but also turn off the power switch and turn on the logic circuit, etc. A power gating technique that prevents leakage current from flowing by shutting off power supply to a functional circuit has been used.
図１３は、従来の電源スイッチ回路の回路ブロック図である。機能回路２０は、電源配線ＶＤＤに直接接続されないで、仮想電源配線ＶＤＤ１に接続されている。機能回路２０は、論理回路等の電源の供給遮断の制御対象とする回路である。なお、機能回路２０には、仮想電源配線ＶＤＤ１の他に接地配線ＶＳＳが接続されている。電源配線ＶＤＤと仮想電源配線ＶＤＤ１の間には、電源スイッチトランジスタ１１が設けられ、この電源スイッチトランジスタ１１のオンオフを制御することで、仮想電源配線ＶＤＤ１を電源配線ＶＤＤに接続するか、仮想電源配線ＶＤＤ１を電源配線ＶＤＤから切り離すか制御している。仮想電源配線ＶＤＤ１が電源配線ＶＤＤから切り離された場合には、機能回路２０への電源の供給は遮断される。従って、電源配線ＶＤＤから接地配線ＶＳＳに機能回路を介してリーク電流が流れるのを防止することができる。電源スイッチトランジスタ１１のオンオフの制御は、制御信号ＣＮＴ１をインバータ１１２で反転して与えることにより行っている。制御信号ＣＮＴ１がハイレベルのとき電源スイッチトランジスタ１１はオンし、電源配線ＶＤＤから電源スイッチトランジスタ１１、仮想電源配線ＶＤＤ１を介して機能回路２０に電源が供給される。一方、制御信号ＣＮＴ１がロウレベルのとき電源スイッチトランジスタ１１はオフし、機能回路２０への電源の供給は遮断する。図１３の電源スイッチトランジスタ１１のように正電源側に設けられた電源スイッチをヘッダースイッチという。
FIG. 13 is a circuit block diagram of a conventional power switch circuit. The
図１４は、別な従来の電源スイッチ回路の回路ブロック図である。図１３では、電源スイッチが正電源側に設けられていたが、図１４では、電源スイッチトランジスタ１１ａが、負電源側（あるいは接地側）に設けられている。機能回路２０の正電源は、電源配線ＶＤＤから直接電源が供給されており、機能回路２０の接地側は、接地配線ＶＳＳには、直接接続されておらず、仮想接地配線ＶＳＳ１に接続されている。仮想接地配線ＶＳＳ１と接地配線ＶＳＳとの間には、電源スイッチトランジスタ１１ａが設けられており、電源スイッチトランジスタ１１ａがオンしたときは、機能回路２０は、接地配線ＶＳＳに接続されるが電源スイッチトランジスタ１１ａがオフしたときは、機能回路２０は、接地配線ＶＳＳから遮断され、リーク電流が流れなくなる。また、電源スイッチトランジスタ１１ａのオンオフは、制御信号ＣＮＴ１ａＢによりインバータ１１２ａを介して行われる。図１４の電源スイッチトランジスタ１１ａのように負電源側（接地側）に設けられた電源スイッチをフッタースイッチという。
FIG. 14 is a circuit block diagram of another conventional power switch circuit. In FIG. 13, the power switch is provided on the positive power supply side. However, in FIG. 14, the
図１５は、さらに別な従来の電源スイッチ回路の回路ブロック図である。図１５では、機能回路２０は、仮想電源配線ＶＤＤ１と仮想接地配線ＶＳＳ１に接続され、電源配線ＶＤＤと仮想電源配線ＶＤＤ１との間には、電源スイッチトランジスタ１１が、接地配線ＶＳＳと仮想接地配線ＶＳＳ１との間には、電源スイッチトランジスタ１１ａが、設けられている。図１５では、図１３のヘッダースイッチと、図１４のフッタースイッチが両方設けられている。従来、電源スイッチとしては、図１３〜図１５の３通りの電源スイッチが知られている。
FIG. 15 is a circuit block diagram of still another conventional power switch circuit. In FIG. 15, the
ところで、この電源スイッチを用いたパワーゲーティングの技術においては、より消費電力のきめ細かな制御を行い、より消費電力の低減を図るため、半導体装置全体を複数の機能回路に分割し、機能回路毎に、電源と機能回路との間に電源スイッチを設け、機能回路毎に電源のオンオフの制御が行われる。電源スイッチをオフからオンに切り替えた直後は、機能回路の寄生容量を充電するため、通常の動作状態より大きな突入電流が流れる。この突入電流が他の動作中の機能回路に電源ノイズとして悪影響を与えることがある。 By the way, in the power gating technology using this power switch, in order to perform finer control of power consumption and further reduce power consumption, the entire semiconductor device is divided into a plurality of functional circuits. A power switch is provided between the power source and the functional circuit, and on / off control of the power source is performed for each functional circuit. Immediately after switching the power switch from off to on, the parasitic capacitance of the functional circuit is charged, so that an inrush current larger than that in the normal operation state flows. This inrush current may adversely affect other functioning circuits as power supply noise.
特許文献１には、この電源スイッチのオン動作（電源スイッチの遮断状態から導通状態への遷移）に伴う突入電流を抑制する回路、システムの設計方法が記載されている。特許文献１では、一つの機能回路に対して、電源スイッチトランジスタを多数並列に設け、遅延回路によってそれぞれ並列に設けられた電源スイッチトランジスタのオンする時間をずらすことにより、突入電流を抑制する。特許文献１では、突入電流が上限値に収まるように回路シミュレーションにより並列に設けた電源スイッチトランジスタをオンさせるタイミングを求め、それに基づいて電源スイッチ回路を設計することが記載されている。
また、電源スイッチ突入電流の抑制に直接関連するものではないが、パワーゲーティングに関連するものとして、特許文献２には、ヘッダースイッチとフッタースイッチを設け、オンオフの前に、ヘッダースイッチとフッタースイッチとをショートさせることによって同電位の中間電位に設定し、電源ＯＮ、ＯＦＦ時のエネルギー消費を低減することが記載されている。 Further, although not directly related to the suppression of the power switch inrush current, as related to power gating, Patent Document 2 includes a header switch and a footer switch. Is set to an intermediate potential of the same potential by short-circuiting, to reduce energy consumption when the power is turned on and off.
また、特許文献３には、電源スイッチをボルテージフォロアにして、待機時に電源を遮断せずに中間電圧を与えるものが記載されている。さらに、特許文献４は、電源スイッチに直接関連するものではないが、ボルテージフォロア回路を用いる電源回路において、ＣＲの時定数によって、ボルテージフォロア回路の立ち上がり動作を緩慢にして突入電流防止を図るものが記載されている。 Japanese Patent Application Laid-Open No. H10-228561 describes a device that uses a power follower as a voltage follower and applies an intermediate voltage without shutting off the power supply during standby. Furthermore, Patent Document 4 is not directly related to a power switch, but in a power circuit using a voltage follower circuit, the rise operation of the voltage follower circuit is slowed by the CR time constant to prevent inrush current. Are listed.
以下の分析は本発明により与えられる。電源スイッチは、導通時の抵抗が大きいと電源の電圧ドロップを生じるため、導通時に抵抗は低いほど望ましい。しかし、電源スイッチのオン抵抗を小さくすると、電源スイッチが遮断状態から導通状態に遷移したときに突入電流が流れ、電源電圧の低下やＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）等の電源ノイズを生じさせる。このため、特許文献１のように多数の電源スイッチを並列に設け、遮断状態から導通状態に遷移させるときに遅延回路により段階的に導通させることが行われるが、多数の電源スイッチや遅延回路を設ける必要があり回路規模が大きくなる。電源スイッチを遮断状態から導通状態に遷移するときの突入電流を抑制し、かつ、オン抵抗を小さくする電源スイッチ回路及びそのような電源スイッチ回路を備える半導体装置が望まれている。
The following analysis is given by the present invention. Since the power switch causes a voltage drop of the power supply when the resistance during conduction is large, the resistance is preferably as low as possible when conducting. However, if the on-resistance of the power switch is reduced, an inrush current flows when the power switch transitions from the cut-off state to the conductive state, causing power supply noise such as a drop in power supply voltage or EMI (Electro Magnetic Interference). For this reason, as in
本発明の１つの側面による半導体装置は、機能回路と、前記機能回路に対する電源供給のオンオフを制御する電源スイッチ回路と、を備える半導体装置であって、前記電源スイッチ回路が、ソースが第１の電源にドレインが前記機能回路に接続された電源スイッチトランジスタと、前記電源スイッチトランジスタのオンオフを制御する制御信号を入力とし、前記電源スイッチトランジスタのドレインと、前記電源スイッチトランジスタのソースと、前記電源スイッチトランジスタのゲートと、に接続され、前記制御信号に基づいて前記電源スイッチトランジスタをオフからオンの状態にスイッチさせるとき、前記電源スイッチトランジスタのソースドレイン間電圧が小さくなるほど前記電源スイッチトランジスタのソースゲート間電圧が大きくなるように前記電源スイッチトランジスタのゲート電圧を制御する電源スイッチトランジスタ制御回路と、を備える。 A semiconductor device according to one aspect of the present invention is a semiconductor device including a functional circuit and a power switch circuit that controls on / off of power supply to the functional circuit, the source of the power switch circuit being a first source. A power source switch transistor having a drain connected to the functional circuit, and a control signal for controlling on / off of the power source switch transistor as inputs, a drain of the power source switch transistor, a source of the power source switch transistor, and the power source switch And when switching the power switch transistor from off to on based on the control signal, the source-drain voltage of the power switch transistor decreases as the voltage between the source and drain of the power switch transistor decreases. Large voltage Comprises a power switch transistor control circuit for controlling the gate voltage of the power supply switch transistor so that, the.
本発明の他の側面による電源スイッチ回路は、ソースが第１の電源にドレインが機能回路に接続された電源スイッチトランジスタと、ソースが前記第１の電源に、ドレインが前記電源スイッチトランジスタのゲートに、ゲートが前記電源スイッチトランジスタのドレインに接続された第１制御トランジスタと、前記第１制御トランジスタのドレインと第２の電源との間にソースとドレインが接続され、前記電源スイッチトランジスタのオンオフを制御する制御信号がゲートに入力する第２制御トランジスタと、を備える。 A power switch circuit according to another aspect of the present invention includes a power switch transistor having a source connected to a first power supply and a drain connected to a functional circuit, a source serving as the first power supply, and a drain serving as a gate of the power switch transistor. , A first control transistor whose gate is connected to the drain of the power switch transistor, and a source and drain connected between the drain and the second power source of the first control transistor to control on / off of the power switch transistor And a second control transistor that inputs a control signal to the gate.
本発明によれば、電源スイッチがオフからオンに遷移するときに電源スイッチに流れる突入電流を抑制し、かつ、オン抵抗の小さな電源スイッチ回路及び電源スイッチ回路を備える半導体装置が得られる。 According to the present invention, it is possible to obtain a semiconductor device including a power switch circuit and a power switch circuit that suppress an inrush current that flows through the power switch when the power switch transitions from OFF to ON and that has a low ON resistance.
本発明による各実施形態、実施例について詳細に説明する前に、実施例まで含めた本発明の実施形態の概要について説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態、または実施例の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。 Before describing each embodiment and example according to the present invention in detail, an outline of an embodiment of the present invention including examples will be described. Note that the drawings and reference numerals in the description of the outline are shown as examples of embodiments or examples, and do not limit variations of the embodiments according to the present invention.
本発明の一実施形態による半導体装置は、例えば、図１、図３〜図１０に示すように、機能回路２０と、機能回路２０に対する電源供給のオンオフを制御する電源スイッチ回路（１０、１０ａ、１０−１、１０−２）と、を備える半導体装置１００であって、電源スイッチ回路（１０、１０ａ、１０−１、１０−２）が、ソースが第１の電源（ＶＤＤ又はＶＳＳ）にドレインが機能回路２０に接続された電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）と、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）のオンオフを制御する制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）を入力ととし、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）のドレインと、電源スイッチトランジスタのソースと、電源スイッチトランジスタのゲートと、に接続され、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）に基づいて電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）をオフからオンの状態にスイッチさせるとき、電源スイッチトランジスタのソースドレイン間電圧が小さくなるほど電源スイッチトランジスタのソースゲート間電圧が大きくなるように電源スイッチトランジスタのゲート電圧を制御する電源スイッチトランジスタ制御回路（１０、１０ａ）と、を備える。上記構成によれば、電源スイッチトランジスタのソースドレイン間電圧に基づいて電源スイッチトランジスタのゲート電圧を制御するので、機能回路の負荷容量の大きさによらず突入電流を抑制することができる。すなわち、機能回路の負荷容量が小さければ、ソースドレイン間電圧は比較的早く小さくなるので、速やかに電源電圧を立ち上げることができ、電源の立ち上げに無駄な時間を要することがない。一方、機能回路の負荷容量が大きい場合には、電源スイッチトランジスタのソースドレイン間はゆっくりと小さくなるので、それに基づいて突入電流を抑制することができる。
A semiconductor device according to an embodiment of the present invention includes, for example, as shown in FIGS. 1 and 3 to 10, a
一例を図５〜図１０に示すように、上記電源スイッチトランジスタ制御回路（１０、１０ａ、１０−１、１０−２）が、ゲートが電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）のドレインに、ソースが電源スイッチトランジスタのソースに、ドレインが電源スイッチトランジスタのゲートに接続された電源スイッチトランジスタと同一導電型の制御トランジスタ（１３、１３ａ、１３−１、１３−２）を含むものであってもよい。 As shown in FIG. 5 to FIG. 10, the power switch transistor control circuit (10, 10a, 10-1, 10-2) has a gate connected to the power switch transistor (11, 11a, 11-1, 11-2). ) Includes control transistors (13, 13a, 13-1, 13-2) having the same conductivity type as the power switch transistor, the source of which is connected to the source of the power switch transistor and the drain of which is connected to the gate of the power switch transistor. It may be a thing.
さらに、一例を図５〜図１０に示すように、電源スイッチトランジスタ制御回路（１０、１０ａ、１０−１、１０−２）は、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）を入力し、出力が電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）のゲート及び制御トランジスタ（１３、１３ａ、１３−１、１３−２）のドレインに接続され、電源が第１の電源（ＶＤＤ又はＶＳＳの一方）と第２の電源（ＶＤＤ又はＶＳＳの他方）から供給され、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）がオフのときは電源スイッチトランジスタのゲート電圧を第１の電源電圧（ＶＤＤ又はＶＳＳの一方）に、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）がオンのときは電源スイッチトランジスタのゲート電圧を第２の電源電圧にしようとする論理回路（１５と１６（図５）、又は、１５ａと１６ａ（図６）、又は、１４と１５（図７）、又は、１４ａと１５ａ（図８）、１５−１と１６−１（図９）、又は、１５−２と１６−２（図９）、又は、１４−１と１５−１（図１０）、又は、１４−２と１５−２（図１０））を含み、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）がオンするときの電源スイッチトランジスタのゲート電圧は、論理回路と制御トランジスタ（１３、１３ａ、１３−１、１３−２）とによって分圧させた電圧に制御されるものとしてもよい。すなわち、図５、図７、図９、図１０の各実施例で、論理回路は制御信号（ＣＮＴ１、ＣＮＴ２）がオン（ハイレベル）のとき、論理回路のＮＭＯＳトランジスタ（１５、１５−１、１５−２）がオンし、ロウレベル（ＶＳＳレベル）を出力しようとする。論理回路の出力は、制御トランジスタ１３のドレインと接続されており、制御トランジスタ１３のソースは、第１の電源ＶＤＤと接続されている。すなわち、電源スイッチトランジスタ（１１、１１−１、１１−２）のゲート電圧は、論理回路と制御トランジスタとによって第１の電源電圧ＶＤＤと第２の電源電圧ＶＳＳとを分圧させた電圧に制御される。また、図６、図８の各実施例で、論理回路は制御信号（ＣＮＴ１ａＢ）がオン（ロウレベル）のとき、論理回路のＰＭＯＳトランジスタ１５ａがオンし、ハイレベル（ＶＤＤレベル）を出力しようとする。論理回路の出力は、制御トランジスタ１３ａのドレインと接続されており、制御トランジスタ１３ａのソースは、第１の電源ＶＳＳと接続されている。すなわち、電源スイッチトランジスタ１１ａのゲート電圧は、第１の電源電圧ＶＳＳと第２の電源電圧ＶＤＤとを論理回路と制御トランジスタとによって分圧させた電圧に制御される。なお、図５、図７、図９、図１０の各実施例では、第１の電源がＶＤＤ、第２の電源がＶＳＳであり、図６、図８の各実施例では、第１の電源がＶＳＳ、第２の電源がＶＤＤである。
Further, as shown in FIG. 5 to FIG. 10 as an example, the power switch transistor control circuit (10, 10a, 10-1, 10-2) inputs a control signal (CNT1, CNT1aB, CNT2), and the output is a power supply. Connected to the gates of the switch transistors (11, 11a, 11-1, 11-2) and the drains of the control transistors (13, 13a, 13-1, 13-2), the power supply is the first power supply (VDD or VSS). When the control signal (CNT1, CNT1aB, CNT2) is off, the gate voltage of the power switch transistor is set to one of the first power supply voltage (VDD or VSS). When the control signals (CNT1, CNT1aB, CNT2) are on, the gate voltage of the power switch transistor is set to the second power voltage. The logic circuit (15 and 16 (FIG. 5), 15a and 16a (FIG. 6), 14 and 15 (FIG. 7), 14a and 15a (FIG. 8), 15-1 and 16-1 (FIG. 9), or 15-2 and 16-2 (FIG. 9), 14-1 and 15-1 (FIG. 10), or 14-2 and 15-2 (FIG. 10)), The gate voltage of the power switch transistor when the power switch transistor (11, 11a, 11-1, 11-2) is turned on is divided by the logic circuit and the control transistor (13, 13a, 13-1, 13-2). It is good also as what is controlled by the pressed voltage. That is, in each of the embodiments of FIGS. 5, 7, 9, and 10, when the control signal (CNT1, CNT2) is on (high level), the logic circuit has NMOS transistors (15, 15-1, 15-2) turns on and tries to output a low level (VSS level). The output of the logic circuit is connected to the drain of the
また、一例を図７、図８、図１０に示すように、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）及び制御トランジスタ（１３、１３ａ、１３−１、１３−２）が第１導電型ＭＯＳトランジスタであって、論理回路（１４と１５（図７）、又は、１４ａと１５ａ（図８）、又は、１４−１と１５−１（図１０）、又は、１４−２と１５−２（図１０））は、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）がゲートに入力し、ソースが第１の電源（ＶＤＤ又はＶＳＳの一方）に、ドレインが電源スイッチトランジスタのゲート及び制御トランジスタのドレインに、接続された第１導電型ＭＯＳトランジスタ（１４、１４ａ、１４−１、１４−２）と、制御信号がゲートに入力し、ソースが第２の電源に、ドレインが電源スイッチトランジスタのゲート及び制御トランジスタのドレインに、接続された第１導電型ＭＯＳトランジスタとは逆導電型の第２導電型ＭＯＳトランジスタ（１５、１５ａ、１５−１、１５−２）と、を備えることが好ましい。図７、図１０では、第１導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタが、第２導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが示されており、第１の電源がＶＤＤ、第２の電源がＶＳＳである。また、図８では、第１導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが、第２導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタが示されており、第１の電源がＶＳＳ、第２の電源がＶＤＤである。 In addition, as shown in FIGS. 7, 8, and 10, for example, the power switch transistors (11, 11a, 11-1, 11-2) and the control transistors (13, 13a, 13-1, 13-2) The first conductivity type MOS transistor is a logic circuit (14 and 15 (FIG. 7), 14a and 15a (FIG. 8), 14-1 and 15-1 (FIG. 10), or 14-2. 15-2 (FIG. 10)), the control signal (CNT1, CNT1aB, CNT2) is input to the gate, the source is the first power supply (VDD or VSS), the drain is the gate of the power switch transistor and the control The first conductivity type MOS transistor (14, 14a, 14-1, 14-2) connected to the drain of the transistor, the control signal is input to the gate, the source is the second power source, and the drain is the power switch. A second conductivity type MOS transistor (15, 15a, 15-1, 15-2) opposite to the first conductivity type MOS transistor connected to the gate of the transistor and the drain of the control transistor; Is preferred. 7 and 10, a PMOS transistor is shown as the first conductivity type MOS transistor, and an NMOS transistor is shown as the second conductivity type MOS transistor. The first power source is VDD, and the second power source is VSS. In FIG. 8, an NMOS transistor is shown as the first conductivity type MOS transistor, and a PMOS transistor is shown as the second conductivity type MOS transistor. The first power source is VSS, and the second power source is VDD.
また、一例を図５、図６、図９に示すように、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）及び制御トランジスタ（１３、１３ａ、１３−１、１３−２）が第１導電型ＭＯＳトランジスタであって、論理回路（１５と１６（図５）、又は、１５ａと１６ａ（図６）、又は、１５−１と１６−１（図９））は、一端が第１の電源に、他端が電源スイッチトランジスタのゲート及び制御トランジスタのドレインに接続された抵抗素子（１６、１６ａ、１６−１、１６−２）と、制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）がゲートに入力し、ソースが第２の電源に、ドレインが電源スイッチトランジスタのゲート及び制御トランジスタのドレインに、接続された第１導電型ＭＯＳトランジスタとは逆導電型の第２導電型ＭＯＳトランジスタ（１５、１５ａ、１５−１、１５−２）と、を備えることが好ましい。図５、図９では、第１導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタが、第２導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが示されており、第１の電源がＶＤＤ、第２の電源がＶＳＳである。また、図６では、第１導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが、第２導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタが示されており、第１の電源がＶＳＳ、第２の電源がＶＤＤである。 In addition, as shown in FIGS. 5, 6, and 9, power switch transistors (11, 11 a, 11-1, 11-2) and control transistors (13, 13 a, 13-1, 13-2) The first conductivity type MOS transistor, one end of the logic circuit (15 and 16 (FIG. 5), 15a and 16a (FIG. 6), or 15-1 and 16-1 (FIG. 9)) 1 power source, resistance element (16, 16a, 16-1, 16-2) whose other end is connected to the gate of the power switch transistor and the drain of the control transistor, and control signals (CNT1, CNT1aB, CNT2) are gated The second conductivity type is opposite to the first conductivity type MOS transistor connected to the source of the second power source and the drain to the gate of the power switch transistor and the drain of the control transistor. OS transistor (15, 15a, 15-1 and 15-2) is preferably provided with a. 5 and 9, a PMOS transistor is shown as the first conductivity type MOS transistor, and an NMOS transistor is shown as the second conductivity type MOS transistor. The first power source is VDD, and the second power source is VSS. In FIG. 6, an NMOS transistor is shown as the first conductivity type MOS transistor, and a PMOS transistor is shown as the second conductivity type MOS transistor. The first power source is VSS, and the second power source is VDD.
また、一例を図９、図１０に示すように、電源スイッチ回路（１０−１、１０−２）が、複数の電源スイッチトランジスタ（１１−１、１１−２）と、各電源スイッチトランジスタにそれぞれ対応して設けられた複数の電源スイッチトランジスタ制御回路（電源スイッチ回路（１０−１、１０−２）から電源スイッチトランジスタ（１１−１、１１−２）を除く部分）と、を備え、複数の電源スイッチトランジスタ制御回路のうち、少なくとも一つの電源スイッチトランジスタ制御回路を除く他の電源スイッチトランジスタ制御回路には、遅延回路（３２、３２ａ）を介して制御信号ＣＮＴ２が供給されていることが好ましい。 Further, as shown in FIGS. 9 and 10, the power switch circuit (10-1, 10-2) includes a plurality of power switch transistors (11-1 and 11-2) and each power switch transistor. A plurality of power switch transistor control circuits (parts excluding the power switch transistors (11-1, 11-2) from the power switch circuits (10-1, 10-2)) provided correspondingly, It is preferable that the control signal CNT2 is supplied via the delay circuit (32, 32a) to the other power switch transistor control circuits except the at least one power switch transistor control circuit among the power switch transistor control circuits.
また、一例を図４に示すように、電源スイッチ回路を第１の電源スイッチ回路１０としたときに、ソースが第２の電源ＶＳＳにドレインが機能回路２０に接続され、電源スイッチトランジスタ１１とは逆導電型の第２の電源スイッチトランジスタ１１ａと、第２の電源スイッチトランジスタ１１ａのオンオフを制御する第２の制御信号ＣＮＴ１ａＢが入力し第２の電源スイッチトランジスタ１１ａのドレインと第２の電源スイッチトランジスタ１１ａのソースと第２の電源スイッチトランジスタのゲートとに接続され、第２の制御信号ＣＮＴ１ａＢに基づいて第２の電源スイッチトランジスタ１１ａをオフからオンの状態にスイッチさせるとき、第２の電源スイッチトランジスタ１１ａのソースドレイン間電圧が小さくなるほど第２の電源スイッチトランジスタ１１ａのソースゲート間電圧が大きくなるように第２の電源スイッチトランジスタ１１ａのゲート電圧を制御する第２の電源スイッチトランジスタ制御回路１２ａと、を有する第２の電源スイッチ回路１０ａをさらに備えることが好ましい。
As shown in FIG. 4, when the power switch circuit is the first
また、一例を図１６（ｂ）に示すように、複数の機能回路（２０Ａ、２０Ｂ、２０Ｃ）と、複数の機能回路（２０Ａ、２０Ｂ、２０Ｃ）にそれぞれ対応して設けられ、それぞれ異なる制御信号（ＣＮＴＡ、ＣＮＴＢ、ＣＮＴＣ）によってオンオフが制御される複数の電源スイッチ回路１０と、を備えることが好ましい。
Further, as shown in FIG. 16B, an example is provided corresponding to each of the plurality of functional circuits (20A, 20B, 20C) and the plurality of functional circuits (20A, 20B, 20C). It is preferable to include a plurality of
また、複数の機能回路と、複数の機能回路にそれぞれ対応して設けられ、それぞれ異なる制御信号によってオンオフが制御される複数の第１の電源スイッチ回路（例えば、図５や図７の１０）及び／又は第２の電源スイッチ回路（例えば、図６や図８の１１ａ）と、
を備えることが好ましい。すなわち、図１６（ｂ）において、各電源スイッチ回路１０を図１のヘッダースイッチに代えて、図３（フッタースイッチ。電源スイッチ回路１０をスイッチ回路１０ａに置き換える）、図４（電源スイッチ回路１０に加えて、電源スイッチ回路１１ａも設ける。）に記載の電源スイッチ回路に任意に置き換えることができる。
In addition, a plurality of first power switch circuits (for example, 10 in FIGS. 5 and 7) that are provided corresponding to the plurality of function circuits and that are controlled to be turned on / off by different control signals, respectively. And / or a second power switch circuit (eg, 11a in FIGS. 6 and 8),
It is preferable to provide. That is, in FIG. 16B, each
また、本発明の一実施形態による電源スイッチ回路は、一例を図５〜図１０にそれぞれ示すように、ソースが第１の電源にドレインが機能回路に接続された電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）と、ソースが第１の電源に、ドレインが電源スイッチトランジスタのゲートに、ゲートが電源スイッチトランジスタのドレインに接続された第１制御トランジスタ（１３、１３ａ、１３−１、１３−２）と、第１制御トランジスタ（１３、１３ａ、１３−１、１３−２）のドレインと第２の電源との間にソースとドレインが接続され、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）のオンオフを制御する制御信号（ＣＮＴ１、ＣＮＴ１ａＢ、ＣＮＴ２）がゲートに入力する第２制御トランジスタ（１５、１５ａ、１５−１、１５−２）と、を備える。なお、図５、図７、図９、図１０では、第１の電源として電源配線ＶＤＤが、第２の電源として接地配線ＶＳＳが示されており、図６、図８では、第１の電源として接地配線ＶＳＳが、第２の電源として電源配線ＶＤＤが示されている。 Further, the power switch circuit according to the embodiment of the present invention includes power switch transistors (11, 11a, 11a, 11a, 11b, 11c, 11c, 11c, 10c, for 10c, each having a source connected to a first power source and a drain connected to a functional circuit, as shown in FIGS. 11-1, 11-2), and a first control transistor (13, 13a, 13-1) having a source connected to the first power source, a drain connected to the gate of the power switch transistor, and a gate connected to the drain of the power switch transistor. 13-2) and the source and drain of the first control transistor (13, 13a, 13-1, 13-2) and the second power source are connected, and the power switch transistor (11, 11a, 11-1, 11-2) The second control transistor (1 Includes 15a, and 15-1, 15-2), the. 5, 7, 9, and 10 show the power supply wiring VDD as the first power supply and the ground wiring VSS as the second power supply, and FIGS. 6 and 8 show the first power supply. As shown, the ground wiring VSS is shown, and the power supply wiring VDD is shown as the second power supply.
また、電源スイッチトランジスタ（１１、１１ａ、１１−１、１１−２）、第１制御トランジスタ（１３、１３ａ、１３−１、１３−２）が第１導電型ＭＯＳトランジスタであることが好ましい。なお、図５、図７、図９、図１０では、上記第１導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタが示されており、図６、図８では、上記第１導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが示されている。 The power switch transistors (11, 11a, 11-1, 11-2) and the first control transistors (13, 13a, 13-1, 13-2) are preferably first conductivity type MOS transistors. 5, 7, 9, and 10, a PMOS transistor is shown as the first conductive MOS transistor, and FIGS. 6 and 8 are NMOS transistors as the first conductive MOS transistor. Has been.
さらに、第２制御トランジスタ（１５、１５ａ、１５−１、１５−２）が第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタであることが好ましい。なお、図５、図７、図９、図１０の各実施例では、上記逆導電型の第２導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタが示されており、図６、図８では、ＰＭＯＳトランジスタが示されている。 Further, the second control transistor (15, 15a, 15-1, 15-2) is preferably a second conductivity type MOS transistor having a conductivity type opposite to the first conductivity type. 5, 7, 9, and 10, an NMOS transistor is shown as the second conductivity type MOS transistor of the reverse conductivity type. In FIGS. 6 and 8, a PMOS transistor is shown. Has been.
さらに、図７、図８、図１０の実施例にそれぞれ示すように、第１制御トランジスタ（１３、１３ａ、１３−１、１３−２）のドレインと第１の電源との間にソースとドレインが設けられ、前記制御信号がゲートに入力する第１導電型ＭＯＳトランジスタで構成された第３制御トランジスタ（１４、１４ａ、１４−１、１４−２）をさらに含むことが好ましい。 Further, as shown in the embodiments of FIGS. 7, 8, and 10, respectively, the source and drain are connected between the drain of the first control transistor (13, 13a, 13-1, 13-2) and the first power source. And a third control transistor (14, 14 a, 14-1, 14-2) composed of a first conductivity type MOS transistor that inputs the control signal to the gate.
また、図５、図６、図９の実施例にそれぞれ示すように、第１制御トランジスタ（１３、１３ａ、１３−１、１３−２）のソースドレイン間に並列に接続された抵抗素子（１６、１６ａ、１６−１、１６−２）をさらに含むこととしてもよい。 Further, as shown in the embodiments of FIGS. 5, 6, and 9, the resistance element (16) connected in parallel between the source and drain of the first control transistor (13, 13 a, 13-1, 13-2). 16a, 16-1, 16-2) may be further included.
以上で、概要の説明を終え、次に、各実施形態について説明する。 With the above, the description of the outline has been completed, and then each embodiment will be described.
［実施形態１］
図１は、本発明の実施形態１による電源スイッチ回路１０周辺のブロック図である。実施形態１による電源スイッチ回路１０は、ヘッダースイッチである。機能回路２０は、半導体装置１００の機能の一部または全部を実現するための回路である。機能回路２０は、半導体装置１００の機能仕様に基づいて論理回路（メモリやプロセッサを含む）やアナログ回路によって構成される。電源スイッチトランジスタ１１は、第１の電源となる電源配線ＶＤＤと仮想電源配線ＶＤＤ１との間に設けられ、電源スイッチトランジスタ１１のソースは電源配線ＶＤＤに、ドレインは仮想電源配線ＶＤＤ１に接続される。電源スイッチトランジスタ１１のゲートは、電源スイッチトランジスタ制御回路１２に接続されている。
[Embodiment 1]
FIG. 1 is a block diagram around a
電源スイッチトランジスタ制御回路１２は、電源スイッチトランジスタのオンオフを制御する信号である制御信号ＣＮＴ１と、電源スイッチトランジスタ１１のドレインと、電源スイッチトランジスタ１１のソースと、電源スイッチトランジスタ１１のゲートに接続されている。電源スイッチトランジスタ制御回路１２の基本的な動作は、制御信号ＣＮＴ１がハイレベルのとき電源スイッチトランジスタ１１を導通させ、制御信号ＣＮＴ１がロウレベルのとき電源スイッチトランジスタ１１を遮断するように制御信号ＣＮＴ１に基づいて電源スイッチトランジスタ１１のオンオフ（導通遮断）を制御する。ただし、電源スイッチトランジスタ制御回路１２は、電源スイッチトランジスタ１１が制御信号ＣＮＴ１の立ち上がりに応答して遮断状態から導通状態に変化するとき、電源スイッチトランジスタ１１のソースドレイン間電圧に基づいて、ソースゲート間電圧を制御する。導通の初期状態でソースドレイン間電圧が大きいときには、ソースゲート間電圧を抑制して与え、ソースゲート間電圧が大きくなることによりソースドレイン間に大電流が流れることを抑制する。従って、電源スイッチトランジスタが遮断状態から導通状態に遷移するときの充電電流を抑制して機能回路２０を充電する。機能回路２０の充電が十分に進み、仮想電源配線ＶＤＤ１の電圧が電源配線ＶＤＤの電圧に近づくと、ソースゲート間電圧を大きくして電源スイッチトランジスタのオン抵抗が小さくなるように制御する。これにより、電源スイッチがオフからオンの状態に遷移するときの突入電流を防ぎ、電源配線ＶＤＤに大電流が流れることによる電源ノイズの発生を防ぐと共に、導通した後のオン抵抗を小さくして、電源スイッチによる電圧ドロップを防いでいる。
The power switch
なお、図１に示す実施形態１の電源スイッチ回路１０を図１３の従来の電源スイッチ回路と対比すると、図１３のインバータ１１２が電源スイッチトランジスタ制御回路１２に置き換わっている。機能回路２０のもう一方の電源が接地配線ＶＳＳに接続されていることは、図１３と同一である。
When the
図２は、実施形態１と従来技術による電源スイッチをオフからオンの状態に遷移させるときの電源スイッチトランジスタ１１のゲート電圧波形を示す比較図である。図２において、実線は、実施形態１の電圧波形、波線は、図１３に示す従来の電源スイッチ回路における波形である。従来技術では、制御信号ＣＮＴ１を単にインバータ１１２で反転して与えているだけなので、制御信号ＣＮＴ１が立ち上がれば、電源スイッチトランジスタ１１のゲート電圧はそのまま立ち下がる。一方、実施形態１では、電源スイッチトランジスタ制御回路１２は、電源スイッチトランジスタ１１のソースドレイン間電圧に基づいて、ソースドレイン間電圧が小さくなるほど電源スイッチトランジスタのソースゲート間電圧が大きくなるように制御する。すなわち、電源スイッチトランジスタのソースゲート間電圧が電源スイッチトランジスタの閾値を超えなければ、電源スイッチトランジスタはそもそも導通状態にならないので、少なくとも電源スイッチトランジスタの閾値を越える電圧まで電源スイッチトランジスタのゲート電圧を下げる。その後は、電源スイッチトランジスタに電流が流れ、電源スイッチトランジスタのドレイン電圧が上昇するにつれて電源スイッチトランジスタのオン抵抗がより小さくなるように電源スイッチトランジスタ１１のゲート電圧を下げていく。最終的には、電源スイッチトランジスタのゲート電圧は、接地電圧ＶＳＳまで低下する。
FIG. 2 is a comparison diagram showing a gate voltage waveform of the
［実施形態２］
図３は、本発明の実施形態２による電源スイッチ回路１０ａ周辺のブロック図である。実施形態２による電源スイッチ回路１０ａは、フッタースイッチである。実施形態２の電源スイッチ回路１０ａは、実施形態１による図１の電源スイッチ回路１０が、電源配線ＶＤＤ側に設けられていたのに対して図３に示す実施形態２では、接地配線ＶＳＳ側に電源スイッチ１０ａが設けられている点が異なっている。実施形態２でも実施形態１と同様に、電源スイッチトランジスタ１１ａのゲートに接続される電源スイッチトランジスタ制御回路１２ａは、電源スイッチトランジスタ１１ａの制御信号ＣＮＴ１ａＢと電源スイッチトランジスタ１１ａのドレインソース間電圧とに基づいて、電源スイッチトランジスタ１１ａのゲート電圧を制御する。具体的には、電源スイッチトランジスタ１１ａがオフからオンに遷移するときに、電源スイッチトランジスタのドレインソース間電圧が小さくなるほど電源スイッチトランジスタのゲートソース間電圧が大きくなるように制御する。これにより、電源スイッチトランジスタ１１ａが遮断状態から導通状態に遷移するときに流れる突入電流を抑制し、機能回路２０から接地配線ＶＳＳに流れ込む電流による電源ノイズの発生を防ぐとともに、導通した後の電源スイッチトランジスタ１１ａのオン抵抗を下げることができる。
[Embodiment 2]
FIG. 3 is a block diagram around the
なお、図３に示す実施形態２の電源スイッチ回路１０ａを図１４の従来の電源スイッチ回路と対比すると、図１４のインバータ１１２ａが電源スイッチトランジスタ制御回路１２に置き換わっている。機能回路２０のもう一方の電源が電源配線ＶＤＤに接続されていることは、図１４と同一である。
14 is compared with the conventional power switch circuit of FIG. 14, the
［実施形態３］
図４は、本発明の実施形態３による機能回路２０と、機能回路２０に対する電源の供給、遮断を制御する電源スイッチ回路１０、１０ａを含む半導体装置１００のブロック図である。実施形態３では、機能回路２０のヘッダーとフッターの両方に電源スイッチ回路１０と１０ａを設けている。実施形態３は、実施形態１と実施形態２を組み合わせた構成に等しい。電源スイッチ回路１０の電源スイッチトランジスタ制御回路１２、電源スイッチ回路１０ａの電源スイッチトランジスタ制御回路１２ａは、いずれも、電源スイッチトランジスタ（１１、１１ａ）の制御信号（ＣＮＴ１、ＣＮＴ１ａＢ）と電源スイッチトランジスタ（１１、１１ａ）のドレインソース間電圧とに基づいて、電源スイッチトランジスタ（１１、１１ａ）のゲート電圧を制御する。具体的には、電源スイッチトランジスタ（１１、１１ａ）がオフからオンに遷移するときに、電源スイッチトランジスタのドレインソース間電圧が小さくなるほど電源スイッチトランジスタのゲートソース間電圧が大きくなるように電源スイッチトランジスタのゲート電圧を制御する。これにより、電源スイッチトランジスタ（１１、１１ａ）が遮断状態から導通状態に遷移するときに流れる突入電流を抑制し、電源ノイズの発生を防ぐとともに、導通した後の電源スイッチトランジスタ（１１、１１ａ）のオン抵抗を下げることができる。
[Embodiment 3]
FIG. 4 is a block diagram of the
なお、図４に示す実施形態３の電源スイッチ回路１０、１０ａを図１５の従来の電源スイッチ回路と対比すると、図１５のインバータ１１２、１１２ａがそれぞれ電源スイッチトランジスタ制御回路１２、１２ａに置き換わっている。
4 is compared with the conventional power switch circuit of FIG. 15, the
［実施形態４］
次に、上述した実施形態１乃至３の応用例となる実施形態についてさらに説明する。図１６（ａ）は、一つの機能回路２０に対して実施形態１の電源スイッチ回路１０を複数設ける実施形態４による半導体装置１００のブロック図である。図１６（ａ）では、一つの機能回路２０に対して複数の電源スイッチ回路１０を設け、遅延回路３２により、各電源スイッチが遮断状態から導通状態に遷移する時間を遅らせている。実施形態１の一つの電源スイッチ回路１０では、突入電流の緩和が十分に出来ない場合は、遅延回路３２により複数の電源スイッチ回路１０に与える制御信号ＣＮＴ１のタイミングをずらすことにより、突入電流を十分に抑制することができる。なお、機能回路に対して複数の電源スイッチ回路を設け、電源スイッチを導通させるタイミングをずらすことで突入電流を防ぐことは、特許文献１に記載されているが、その電源スイッチを実施形態１の電源スイッチ回路１０を用いることで、より少ない数の電源スイッチ回路で、突入電流を抑制し、かつ、オン抵抗を小さくする効果が得られる。図１６（ａ）はヘッダースイッチを用いる実施形態１の応用例として複数の電源スイッチ回路を並列に設ける実施形態を示したが、図１６（ａ）の実施形態は、実施形態２のフッタースイッチを設ける実施形態、実施形態３のヘッダースイッチとフッタースイッチの両方を設ける実施形態にも応用することができる。
[Embodiment 4]
Next, an embodiment as an application example of the above-described first to third embodiments will be further described. FIG. 16A is a block diagram of the
［実施形態５］
図１６（ｂ）は、実施形態１の別の応用例を示す実施形態のブロック図である。図１６（ｂ）では、複数の機能回路２０に対してそれぞれ実施形態１の電源スイッチ回路１０を設け、それぞれ独立に制御可能な制御信号ＣＮＴＡ、ＣＮＴＢ、ＣＮＴＣにより電源のオンオフを制御している。各機能回路２０に対して動作が必要なときだけ電源を導通させ、各機能回路２０の動作が必要でないときには、機能回路２０毎に電源を切断することにより半導体装置１００全体としての消費電力を低減することができる。しかも、図１６（ｂ）では、電源スイッチ回路に実施形態１の電源スイッチ回路１０を用いているので、各機能回路２０の電源を遮断状態から導通させるときに流れる突入電流を抑制することができるので、他の動作中の機能回路２０へ電源ノイズを与えることがない。
[Embodiment 5]
FIG. 16B is a block diagram of the embodiment showing another application example of the first embodiment. In FIG. 16B, the
なお、図１６（ｂ）はヘッダースイッチを用いる実施形態１の応用例として機能回路毎に独立して制御できる電源スイッチ回路を設ける実施形態を示したが、図１６（ｂ）の実施形態は、実施形態２のフッタースイッチを設ける実施形態、実施形態３のヘッダースイッチとフッタースイッチの両方を設ける実施形態にも応用することができる。また、機能回路毎に、実施形態１のヘッダースイッチと実施形態２のフッタースイッチを併用してもよい。さらには、図１６（ａ）と図１６（ｂ）を組み合わせて、機能回路毎に実施形態１乃至実施形態３の電源スイッチ回路を任意に組み合わせて使用することもできる。
FIG. 16B shows an embodiment in which a power switch circuit that can be controlled independently for each functional circuit is provided as an application example of the first embodiment using a header switch. However, the embodiment of FIG. The present invention can also be applied to the embodiment in which the footer switch of the second embodiment is provided and the embodiment in which both the header switch and the footer switch of the third embodiment are provided. Further, the header switch of the first embodiment and the footer switch of the second embodiment may be used in combination for each functional circuit. Further, by combining FIG. 16A and FIG. 16B, the power switch circuits of
以下、上記各実施形態のより具体的な実施例についてさらに詳しく説明する。 Hereinafter, more specific examples of the above embodiments will be described in more detail.
図５は、実施例１による半導体装置１００における電源スイッチ回路１０周辺の回路図である。実施例１は、実施形態１のより具体的な実施例である。電源スイッチ回路１０の電源スイッチトランジスタ１１は、ＰＭＯＳトランジスタで構成され、ソースが電源配線ＶＤＤに、ドレインが仮想電源配線ＶＤＤ１に、ゲートが電源スイッチトランジスタ制御回路１２の出力端子に接続されている。
FIG. 5 is a circuit diagram around the
電源スイッチトランジスタ制御回路１２は、ＮＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１３、抵抗素子１６を含んで構成される。ＮＭＯＳトランジスタ１５のゲートは制御信号ＣＮＴ１に、ドレインは電源スイッチトランジスタのゲートに、ソースは接地配線ＶＳＳに接続されている。また、抵抗素子１６の一端は電源配線ＶＤＤに、他端はＮＭＯＳトランジスタ１５のドレインと電源スイッチトランジスタ１１のゲートに接続される。さらに、ＰＭＯＳトランジスタ１３のソースは電源配線ＶＤＤにドレインは電源スイッチトランジスタ１１のゲートに、ゲートは、仮想電源配線ＶＤＤ１に接続されている。
The power switch
電源スイッチトランジスタ制御回路１２の構成のうち、抵抗素子１６とＮＭＯＳトランジスタ１５は、制御信号ＣＮＴ１の反転させた信号をＮＭＯＳトランジスタ１５のドレインから出力するプルアップ抵抗付オープンドレインのインバータ回路を構成している。ＰＭＯＳトランジスタ１３を無視すると、電源スイッチトランジスタ１１は、制御信号ＣＮＴ１をこのインバータ回路により反転した信号によりオンオフが制御される。
Of the configuration of the power switch
ＰＭＯＳトランジスタ１３は、電源スイッチトランジスタ１１がオンした直後の電源スイッチトランジスタ１１のドレインソース間電圧が大きいときには、電源スイッチトランジスタ１１のゲートソース間電圧が大きくなることを抑制して電源スイッチトランジスタ１１に突入電流が流れることを防止する。また、ＰＭＯＳトランジスタ１３は、電源スイッチトランジスタ１１が導通することによって、仮想電源配線ＶＤＤ１の電圧が電源配線ＶＤＤに近づき、電源スイッチトランジスタ１１のドレインソース間電圧が小さくなった後は、オフするので、電源スイッチトランジスタ１１のゲート電圧は、接地配線ＶＳＳの電圧に近い電圧まで低下する。従って、電源スイッチトランジスタ１１のオン抵抗を小さくすることができる。
When the drain-source voltage of the
なお、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１５のオン抵抗とオフ抵抗、及び抵抗素子１６の抵抗値の好ましい関係を示すと以下のとおりになる。
A preferable relationship between the on-resistance and the off-resistance of the
抵抗素子１６の抵抗値＞＞ＰＭＯＳトランジスタ１３のオン抵抗値＞ＮＭＯＳトランジスタ１５のオン抵抗値 式（１）
Resistance value of
抵抗素子１６の抵抗値＜＜ＰＭＯＳトランジスタ１３のオフ抵抗値 式（２）
Resistance value of
抵抗素子１６の抵抗値＜＜ＮＭＯＳトランジスタ１５のオフ抵抗値 式（３）
Resistance value of
上記式（１）において、制御信号ＣＮＴ１がハイレベルとなったときに、電源スイッチトランジスタ１１のゲートソース間電圧が閾値を超えてオン状態となる必要があるので、
「ＰＭＯＳトランジスタ１３のオン抵抗値＞ＮＭＯＳトランジスタ１５のオン抵抗値」となることが望ましい。また、抵抗素子１６は、制御信号ＣＮＴ１がロウレベルとなり、ＮＭＯＳトランジスタ１５がオフしたときに、電源スイッチトランジスタ１１のゲートソース間電圧を電源スイッチトランジスタ１１の閾値以下にすればよいので、式（２）、式（３）を満たす範囲で大きい方が好ましい。
In the above formula (1), when the control signal CNT1 becomes a high level, the gate-source voltage of the
It is desirable that “the on-resistance value of the
次に、実施例１の電源スイッチ回路１０の動作について説明する。
Next, the operation of the
（１）電源スイッチが遮断されているときの状態
制御信号ＣＮＴ１がロウレベルのときは、ＮＭＯＳトランジスタ１５はオフしている。したがって、抵抗素子１６により電源スイッチトランジスタ１１のゲート電圧はほぼ電源配線ＶＤＤの電圧に等しくなる。従って、電源スイッチトランジスタ１１はオフし、仮想電源配線ＶＤＤ１の電圧は、接地配線ＶＳＳの電圧に近い電圧になる。仮想電源配線ＶＤＤ１の電圧が十分低い電圧になるとＰＭＯＳトランジスタ１３も導通し、電源スイッチトランジスタ１１のゲート電圧は電源配線ＶＤＤに等しい状態が保持され、電源スイッチトランジスタ１１のソースドレイン間を通じてリーク電流が流れることを遮断する。
(1) State when the power switch is cut off When the control signal CNT1 is at low level, the
（２）電源スイッチが遮断から導通に遷移するときの状態
制御信号ＣＮＴ１がロウレベルからハイレベルに立ち上がると、ＮＭＯＳトランジスタ１５がオフから導通状態に変化する。すると、電源スイッチトランジスタ１１のゲート電圧は、ＮＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１３及び抵抗素子１６によって分圧された電圧となる。式（１）より電源スイッチトランジスタ１１のゲートソース間電圧は電源スイッチトランジスタ１１の閾値を超え、電源スイッチトランジスタ１１を介して電源配線ＶＤＤから仮想電源配線ＶＤＤ１に電源電流が流れる。ただし、ＰＭＯＳトランジスタ１３が導通状態にあるため、電源スイッチトランジスタ１１のゲート電圧は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１５により分圧された中間電圧となる。従って、電源スイッチトランジスタ１１に流れる電流値は抑制されたものとなる。電源スイッチトランジスタ１１を介して電源配線ＶＤＤから仮想電源配線ＶＤＤ１に電流が流れることにより、仮想電源配線ＶＤＤ１の電圧は電源配線ＶＤＤの電圧へ向けて徐々に上昇していく。仮想電源配線ＶＤＤ１の電圧が徐々に上昇すると、ＰＭＯＳトランジスタ１３のゲートソース間電圧が徐々に減少し、ＰＭＯＳトランジスタ１３のオン抵抗は徐々に大きくなる。ＰＭＯＳトランジスタ１３のオン抵抗が大きくなるにつれて電源スイッチトランジスタ１１のゲート電圧は下降し、電源スイッチトランジスタ１１のオン抵抗値は徐々に減少する。
(2) State when the power switch transits from shut-off to conduction When the control signal CNT1 rises from low level to high level, the
（３）電源スイッチが導通しているときの状態
電源スイッチトランジスタ１１が導通し、仮想電源配線ＶＤＤ１の電圧が電源配線ＶＤＤの電圧に近くなると、ＰＭＯＳトランジスタ１３のゲートソース間電圧はＰＭＯＳトランジスタ１３の閾値以下の電圧となり、ＰＭＯＳトランジスタ１３はオフする。抵抗素子１６とＮＭＯＳトランジスタ１５のオン抵抗値は、式（１）により、ＮＭＯＳトランジスタ１５のオン抵抗値が十分に小さいので、電源スイッチトランジスタ１１のゲート電圧はほとんど接地配線ＶＳＳの電圧に近い電圧まで低下する。従って、電源スイッチトランジスタ１１のオン抵抗を十分小さなものとすることができる。
(3) State when the power switch is turned on When the
（４）電源スイッチが導通から遮断に遷移するときの状態
制御信号ＣＮＴ１がハイレベルからロウレベルに遷移すると、ＮＭＯＳトランジスタ１５はオフする。このとき、仮想電源配線ＶＤＤ１は電源配線ＶＤＤに近い電圧レベルによるので、ＰＭＯＳトランジスタ１３もオフしている。式（２）、式（３）により、電源スイッチトランジスタ１１のゲート電圧は接地配線ＶＳＳの電圧から電源配線ＶＤＤの電圧に向けて上昇する。なお、機能回路２０の容量負荷に対して、電源スイッチトランジスタ１１のゲートの容量負荷ははるかに小さいので、抵抗素子１６の値が大きくても電源スイッチトランジスタ１１のゲート電圧の上昇は比較的速やかである。電源スイッチトランジスタ１１のゲート電圧が電源配線ＶＤＤの電圧に近い電圧まで上昇して電源スイッチトランジスタ１１のゲートソース間電圧が電源スイッチトランジスタ１１の閾値以下になると電源スイッチトランジスタ１１は遮断状態となる。電源スイッチトランジスタ１１が遮断
すると、機能回路２０は電源の供給が絶たれ、仮想電源配線ＶＤＤ１は、機能回路２０のリーク電流により接地電圧ＶＳＳに近い電圧までゆっくり低下し、最初の（１）の状態に戻る。
(4) State when the power switch transits from conduction to cutoff When the control signal CNT1 transits from a high level to a low level, the
図６は、実施例２による電源スイッチ回路周辺の回路図である。実施例２は、実施例１の電源スイッチトランジスタ制御回路１２と同一構成の電源スイッチトランジスタ制御回路１２ａをフッタースイッチとなる電源スイッチトランジスタ１１ａの制御に用いる実施形態２の実施例である。電源スイッチ回路１０ａの電源スイッチトランジスタ１１ａは、ＮＭＯＳトランジスタで構成され、ソースが接地配線ＶＳＳに、ドレインが仮想接地配線ＶＳＳ１に、ゲートが電源スイッチトランジスタ制御回路１２ａの出力端子に接続されている。
FIG. 6 is a circuit diagram around a power switch circuit according to the second embodiment. The second embodiment is an embodiment of the second embodiment in which the power switch
電源スイッチトランジスタ制御回路１２ａは、ＰＭＯＳトランジスタ１５ａと、ＮＭＯＳトランジスタ１３ａ、抵抗素子１６ａを含んで構成される。ＰＭＯＳトランジスタ１５ａのゲートは制御信号ＣＮＴ１ａＢに、ドレインは電源スイッチトランジスタ１１ａのゲートに、ソースは電源配線ＶＤＤに接続されている。また、抵抗素子１６ａの一端は接地配線ＶＳＳに、抵抗素子１６ａの他端はＰＭＯＳトランジスタ１５ａのドレインと電源スイッチトランジスタ１１ａのゲートに接続される。さらに、ＮＭＯＳトランジスタ１３ａのソースは接地配線ＶＳＳにドレインは電源スイッチトランジスタ１１ａのゲートに、ゲートは、仮想接地配線ＶＳＳ１に接続されている。
The power switch
電源スイッチトランジスタ制御回路１２ａの構成のうち、抵抗素子１６ａとＰＭＯＳトランジスタ１５ａは、制御信号ＣＮＴ１ａＢの反転させた信号をＰＭＯＳトランジスタ１５のドレインから出力するプルダウン抵抗付オープンドレインのインバータ回路を構成している。ＮＭＯＳトランジスタ１３ａを無視すると、電源スイッチトランジスタ１１ａは、制御信号ＣＮＴ１ａＢをこのインバータ回路により反転した信号によりオンオフが制御される。
Of the configuration of the power switch
ＮＭＯＳトランジスタ１３ａは、電源スイッチトランジスタ１１ａがオンした直後の電源スイッチトランジスタ１１ａのドレインソース間電圧が大きいときには、電源スイッチトランジスタ１１のゲートソース間電圧が大きくなることを抑制して電源スイッチトランジスタ１１に突入電流が流れることを防止する。また、ＮＭＯＳトランジスタ１３ａは、電源スイッチトランジスタ１１ａが導通することによって、仮想接地配線ＶＳＳ１の電圧が接地配線ＶＳＳに近づき、電源スイッチトランジスタ１１ａのドレインソース間電圧が小さくなった後は、オフするので、電源スイッチトランジスタ１１ａのゲート電圧は、電源配線ＶＤＤの電圧に近い電圧まで上昇する。従って、電源スイッチトランジスタ１１ａのオン抵抗を低くすることができる。
The
実施例２において、ＮＭＯＳトランジスタ１３ａ、ＰＭＯＳトランジスタ１５ａのオン抵抗とオフ抵抗、及び抵抗素子１６ａの抵抗値の好ましい関係については、実施例１と同様なので重複した説明は省略する。また、動作についても実施例１と同様なので説明は省略する。
In the second embodiment, the preferable relationship between the on-resistance and the off-resistance of the
なお、図４に示す実施形態３において、ヘッダーの電源スイッチ１０に実施例１の電源スイッチ１０を用い、フッターの電源スイッチ１０ａに実施例２の電源スイッチ１０ａを用いることができる。実施形態３に実施例１と実施例２を適用する実施例については、実施例１と実施例２から容易に理解できるので重複した説明は省略する。
In the third embodiment shown in FIG. 4, the
図７は、実施例３による半導体装置１００における電源スイッチ回路１０周辺の回路図である。実施例３の電源スイッチ回路１０は図５に示す実施例１の電源スイッチ回路の電源スイッチトランジスタ制御回路１２における抵抗素子１６がＰＭＯＳトランジスタ１４に置き換わっている。すなわち、実施例１では、ＮＭＯＳトランジスタ１５と抵抗素子１６で、制御信号ＣＮＴ１を反転させるインバータ回路を構成していたのに対して、実施例３では、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１４でＣＭＯＳインバータを構成している。基本的な機能としては、実施例１と何ら変わる所はない。
FIG. 7 is a circuit diagram around the
実施例３の動作について説明する。 The operation of the third embodiment will be described.
（１）電源スイッチが遮断されているときの状態
制御信号ＣＮＴ１がロウレベルのときは、ＮＭＯＳトランジスタ１５はオフし、ＰＭＯＳトランジスタ１４がオンする。したがって、電源スイッチトランジスタ１１のゲート電圧は電源配線ＶＤＤの電圧に等しくなる。よって、電源スイッチトランジスタ１１はオフし、仮想電源配線ＶＤＤ１の電圧は、接地配線ＶＳＳの電圧に近い電圧になる。仮想電源配線ＶＤＤ１の電圧が十分低い電圧になるとＰＭＯＳトランジスタ１３も導通し、電源スイッチトランジスタ１３のゲート電圧は電源配線ＶＤＤに等しい状態が保持され、電源スイッチトランジスタ１１にリーク電流が流れることを遮断する。
(1) State when the power switch is cut off When the control signal CNT1 is at a low level, the
（２）電源スイッチが遮断から導通に遷移するときの状態
制御信号ＣＮＴ１がロウレベルからハイレベルに立ち上がると、ＮＭＯＳトランジスタ１５がオフからオンに、ＰＭＯＳトランジスタ１４がオンからオフに変化する。すると、電源スイッチトランジスタ１１のゲート電圧は、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１３によって分圧された電圧となる。ＰＭＯＳトランジスタ１３のオン抵抗に対してＮＭＯＳトランジスタ１５のオン抵抗値が一定の比率以下であれば、電源スイッチトランジスタ１１のゲートソース間電圧は電源スイッチトランジスタ１１の閾値を超え、電源スイッチトランジスタ１１を介して電源配線ＶＤＤから仮想電源配線ＶＤＤ１に電源電流が流れる。ただし、ＰＭＯＳトランジスタ１３が導通状態にあるため、電源スイッチトランジスタ１１のゲート電圧は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１５により分圧された中間電圧となり、電源スイッチトランジスタ１１に流れる電流値は抑制された電流値になる。電源スイッチトランジスタ１１を介して電源配線ＶＤＤから仮想電源配線ＶＤＤ１に電流が流れることにより、仮想電源配線ＶＤＤ１の電圧は電源配線ＶＤＤへ向けて徐々に上昇し、それにつれてＰＭＯＳトランジスタ１３のゲートソース間電圧が減少し、ＰＭＯＳトランジスタ１３のオン抵抗は徐々に大きくなる。ＰＭＯＳトランジスタ１３のオン抵抗が大きくなるにつれて電源スイッチトランジスタ１１のゲート電圧は下降し、電源スイッチトランジスタ１１のオン抵抗値は徐々に減少する。
(2) State when the power switch transitions from shut-off to conduction When the control signal CNT1 rises from low level to high level, the
（３）電源スイッチが導通しているときの状態
電源スイッチトランジスタ１１が導通し、仮想電源配線ＶＤＤ１の電圧が電源配線ＶＤＤの電圧に近くなると、ＰＭＯＳトランジスタ１３のゲートソース間電圧はＰＭＯＳトランジスタ１３の閾値以下の電圧となり、ＰＭＯＳトランジスタ１３はオフする。すると、ＮＭＯＳトランジスタ１５がオンしているので、電源スイッチトランジスタ１１のゲート電圧は接地配線ＶＳＳの電圧まで下降する。従って、電源スイッチトランジスタ１１のオン抵抗は十分小さくなる。
(3) State when the power switch is turned on When the
（４）電源スイッチが導通から遮断に遷移するときの状態
制御信号ＣＮＴ１がハイレベルからロウレベルに遷移すると、ＮＭＯＳトランジスタ１５はオフし、ＰＭＯＳトランジスタ１４がオンする。このとき、仮想電源配線ＶＤＤ１は電源配線ＶＤＤに近い電圧レベルにあるので、ＰＭＯＳトランジスタ１３はオフしている。ＰＭＯＳトランジスタ１４により電源スイッチトランジスタ１１のゲート電圧は電源配線ＶＤＤの電圧まで上昇する。電源スイッチトランジスタ１１のゲート電圧が電源配線ＶＤＤの電圧に近い電圧まで上昇して電源スイッチトランジスタ１１のゲートソース間電圧が電源スイッチトランジスタ１１の閾値以下になると電源スイッチトランジスタ１１は遮断し、仮想電源配線ＶＤＤ１は、接地配線ＶＳＳの電圧に近い電圧まで低下し、最初の（１）の状態に戻る。
(4) State when the power switch transits from conduction to cutoff When the control signal CNT1 transits from a high level to a low level, the
図８は、実施例４による電源スイッチ回路１０ａ周辺の回路図である。実施例４は、実施例３の電源スイッチトランジスタ制御回路１２と同一構成の電源スイッチトランジスタ制御回路１２ａをフッタースイッチとなる電源スイッチトランジスタ１１ａの制御に用いる実施形態２の実施例である。実施例４は、実施例３とＮＭＯＳトランジスタとＰＭＯＳトランジスタが入れ替わり、実施例３では制御信号ＣＮＴ１がハイレベルのときに電源スイッチをオンさせる信号だったのに対して、実施例４では制御信号ＣＮＴ１ａＢがロウレベルのときに電源スイッチをオンさせる信号に変わっている点が異なるだけである。したがって、実施例４の構成と動作は、実施例３から容易に理解できるので、重複した説明は省略する。
FIG. 8 is a circuit diagram around the
なお、図４に示す実施形態３において、ヘッダーの電源スイッチ１０について実施例３の電源スイッチ１０を用い、フッターの電源スイッチ１０ａについて実施例４の電源スイッチ１０ａを用いることもできる。この実施例についても実施形態３、実施例３、実施例４のそれぞれの説明から容易に理解できるので詳しい説明は省略する。
In the third embodiment shown in FIG. 4, the
図９は、実施例５による電源スイッチ回路周辺の回路図である。実施例５は、図１６（ａ）の実施形態４の電源スイッチ回路１０の具体的な電源スイッチ回路の構成に、実施例１による電源スイッチ回路の構成をそのまま適用した実施例である。図９において、電源スイッチ回路１０−１、１０−２の構成は、図５に示す実施例１の電源スイッチ回路１０と同一である。電源スイッチ制御信号生成回路３１は、電源スイッチトランジスタ１１−１、１１−２のオンオフ（導通遮断）を制御する信号である制御信号ＣＮＴ１を出力する。制御信号ＣＮＴ１は、電源スイッチ回路１０−１には、そのまま入力されているが、電源スイッチ回路１０−２には、遅延回路３２を介して接続されている。遅延回路３２は、電源スイッチがオフからオンに遷移するときに、制御信号ＣＮＴ１が電源スイッチ回路１０−１より電源スイッチ回路１０−２に遅れて入力されるようにする遅延回路である。なお、突入電流は、電源スイッチがオフからオンするときは、機能回路の負荷容量の充電により大きな電流が流れるが、電源がオンからオフに遷移するときは、自然に放電するので大電流が流れることはない。従って、図９では、制御信号ＣＮＴ１が立ち上がったときに電源スイッチはオンするので、遅延回路３２は、制御信号ＣＮＴ１の立ち上がりのみ遅延させる遅延回路でもよい。制御信号ＣＮＴ１の立ち下がりについては、制御信号ＣＮＴ１を必ずしも遅延させる必要はない。図９におけるこのほかの構成や動作については、実施形態１、実施形態４、実施例１で説明した内容と重複するので説明は省略する。
FIG. 9 is a circuit diagram around a power switch circuit according to the fifth embodiment. Example 5 is an example in which the configuration of the power switch circuit according to Example 1 is applied as it is to the specific configuration of the power switch circuit of the
なお、図９の実施例５では、すでに実施例１の説明で述べたように、電源スイッチ回路１０−１、１０−２自体に突入電流を緩和させる機能を備えている。実施例５では、さらに、一つの電源スイッチ回路１０−１だけでは、突入電流の緩和が十分でないか、または、電源スイッチトランジスタのオン抵抗が十分低くならない場合に有効である。実施例５では、電源スイッチ回路１０を複数並列に設け、制御信号ＣＮＴ１を遅延回路を介して時間差を設けて各電源スイッチ回路に供給し、各電源スイッチ回路を遮断から導通状態に遷移させることができるので、突入電流の緩和と、オン抵抗の低減により大きな効果を上げることができる。
In the fifth embodiment of FIG. 9, as already described in the description of the first embodiment, the power switch circuits 10-1 and 10-2 themselves have a function of reducing the inrush current. The fifth embodiment is also effective when the power supply switch circuit 10-1 alone is not enough to alleviate the inrush current or the on-resistance of the power supply switch transistor is not sufficiently low. In the fifth embodiment, a plurality of
図１０は、実施例３による電源スイッチ回路周辺の回路図である。実施例６は、図１６（ａ）の実施形態４の電源スイッチ回路１０の具体的な電源スイッチ回路の構成に、実施例３（図７）による電源スイッチ回路の構成をそのまま適用した実施例である。図１０の半導体装置１００において、電源スイッチ制御信号生成回路３１ａは、その出力回路に、ＰＭＯＳトランジスタ１４−１とＮＭＯＳトランジスタ１５−１による論理回路を含んでいる。この論理回路は、図７で説明した実施例３の電源スイッチトランジスタ制御回路１０のＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５に相当する。すなわち、図１０の実施例６では、実施例５のように、電源スイッチ制御信号生成回路３１を電源スイッチトランジスタ制御回路１２−１の外に設けるのではなく、電源スイッチ制御信号生成回路３１ａの一部が実施例３の電源スイッチトランジスタ制御回路１２−１の一部の機能を果たしている。同様に、遅延回路３２ａも遅延回路３２ａの出力段を構成するＰＭＯＳトランジスタ１４−２とＮＭＯＳトランジスタ１５−２が実施例３の電源スイッチトランジスタ制御回路１２のＰＭＯＳトランジスタトランジスタ１４とＮＭＯＳトランジスタ１５の機能を果たしている。また、遅延回路３２ａの構成のうち、このＰＭＯＳトランジスタ１４−２とＮＭＯＳトランジスタ１５−２以外の部分が遅延回路としての機能を果たすので、図１０のような構成によっても図１６（ａ）に示す実施形態４の効果が得られる。この他の構成、動作の説明は、実施形態１、実施形態４、実施例３、実施例５の説明と重複するので省略する。
FIG. 10 is a circuit diagram around the power switch circuit according to the third embodiment. Example 6 is an example in which the configuration of the power switch circuit according to Example 3 (FIG. 7) is directly applied to the configuration of the power switch circuit of the
図１１は実施例６の比較例となる電源スイッチ回路周辺の回路図である。図１１は、図１０から制御トランジスタとなるＰＭＯＳトランジスタ１３−１及び１３−２が取り除かれている。その他の構成は、図１０と同一の回路である。図１１の電源スイッチトランジスタ１１−１、１１−２のゲートには、電源スイッチ制御信号生成回路３１ａ、遅延回路３２ａの出力するディジタル信号がそのまま与えられているので、実施例６のように電源スイッチ回路自体に突入電流を抑制する機能は設けていない。
FIG. 11 is a circuit diagram around the power switch circuit as a comparative example of the sixth embodiment. In FIG. 11, PMOS transistors 13-1 and 13-2 serving as control transistors are removed from FIG. Other configurations are the same as those in FIG. Since the digital signals output from the power switch control
図１２は、図１１の比較例と図１０の実施例６について、回路シミュレーションにより電源配線ＶＤＤに流れる電流波形を比較したグラフである。図１２中の「ＳＷ１ ＯＮ」は、初段の電源スイッチトランジスタ１１−１の導通に伴って流れる電流であり、「ＳＷ２ ＯＮ」は、２段目の電源スイッチトランジスタ１１−２の導通に伴って流れる電流である。比較例と実施例６とを比較すると、実施例６の方が、初段の電源スイッチトランジスタ１１−１の導通による突入電流を低減できていることが理解できる。また、電源電流の急激な変化は、逆起電力を生じ、周囲にＥＭＩノイズを発生することになるが、初段の電源スイッチトランジスタ１１−１がオンするときの電流変化も比較例と比較して実施例６の方が低減できていることが理解できる。 FIG. 12 is a graph comparing the current waveform flowing in the power supply wiring VDD by circuit simulation for the comparative example of FIG. 11 and the example 6 of FIG. In FIG. 12, “SW1 ON” is a current that flows along with the conduction of the first-stage power switch transistor 11-1, and “SW2 ON” flows along with the conduction of the second-stage power switch transistor 11-2. Current. Comparing the comparative example and the example 6, it can be understood that the example 6 can reduce the inrush current due to the conduction of the power switch transistor 11-1 in the first stage. In addition, a sudden change in the power supply current generates a counter electromotive force and generates EMI noise in the surroundings. However, the current change when the power switch transistor 11-1 in the first stage is turned on is also compared with the comparative example. It can be understood that Example 6 can be reduced.
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Although the embodiments have been described above, the present invention is not limited only to the configurations of the above embodiments, and of course includes various modifications and corrections that can be made by those skilled in the art within the scope of the present invention. It is.
１０、１０ａ、１０−１、１０−２：電源スイッチ回路
１１、１１−１、１１−２：電源スイッチトランジスタ（ＰＭＯＳ電源スイッチトランジスタ）
１１ａ：電源スイッチトランジスタ（ＮＭＯＳ電源スイッチトランジスタ）
１２、１２ａ：電源スイッチトランジスタ制御回路
１３、１３−１、１３−２、１４、１４−１、１４−２、１５ａ：ＰＭＯＳトランジスタ
１３ａ、１４ａ、１５、１５−１、１５−２：ＮＭＯＳトランジスタ
１６、１６ａ、１６−１、１６−２：抵抗素子
２０、２０Ａ、２０Ｂ、２０Ｃ：機能回路
３１、３１ａ：電源スイッチ制御信号生成回路
３２、３２ａ：遅延回路
１００：半導体装置
１１２、１１２ａ：インバータ
ＣＮＴ１：（電源スイッチオンオフ）制御信号
ＣＮＴ１Ｂ：（電源スイッチオンオフ）制御信号（ＶＣＮＴ１の反転信号）
ＣＮＴ１ａＢ：（電源スイッチオンオフ）制御信号
ＣＮＴ２：遅延した（電源スイッチオンオフ）制御信号
ＶＤＤ：電源配線
ＶＤＤ１：仮想電源配線
ＶＳＳ：接地配線
ＶＳＳ１：仮想接地配線
10, 10a, 10-1, 10-2:
11a: power switch transistor (NMOS power switch transistor)
12, 12a: Power switch
CNT1aB: (Power switch ON / OFF) control signal CNT2: Delayed (Power switch ON / OFF) control signal VDD: Power supply wiring VDD1: Virtual power supply wiring VSS: Ground wiring VSS1: Virtual ground wiring
Claims (14)
前記機能回路に対する電源供給のオンオフを制御する電源スイッチ回路と、
を備える半導体装置であって、
前記電源スイッチ回路が、
ソースが第１の電源に、ドレインが前記機能回路に、接続された電源スイッチトランジスタと、
前記電源スイッチトランジスタのオンオフを制御する制御信号を入力とし、前記電源スイッチトランジスタのドレインと、前記電源スイッチトランジスタのソースと、前記電源スイッチトランジスタのゲートと、に接続され、前記制御信号に基づいて前記電源スイッチトランジスタをオフからオンの状態にスイッチさせるとき、前記電源スイッチトランジスタのソースドレイン間電圧が小さくなるほど前記電源スイッチトランジスタのソースゲート間電圧が大きくなるように前記電源スイッチトランジスタのゲート電圧を制御する電源スイッチトランジスタ制御回路と、
を備えることを特徴とする半導体装置。 Functional circuit;
A power switch circuit for controlling on / off of power supply to the functional circuit;
A semiconductor device comprising:
The power switch circuit is
A power switch transistor connected to a first power source and a drain connected to the functional circuit;
A control signal for controlling on / off of the power switch transistor is input and connected to a drain of the power switch transistor, a source of the power switch transistor, and a gate of the power switch transistor, and based on the control signal When switching the power switch transistor from OFF to ON, the gate voltage of the power switch transistor is controlled so that the source-gate voltage of the power switch transistor increases as the voltage between the source and drain of the power switch transistor decreases. A power switch transistor control circuit;
A semiconductor device comprising:
前記制御信号を入力し、出力が前記電源スイッチトランジスタのゲート及び制御トランジスタのドレインに接続され、電源が前記第１の電源と第２の電源から供給され、前記制御信号がオフのときは前記電源スイッチトランジスタのゲート電圧を前記第１の電源電圧に、前記制御信号がオンのときは前記電源スイッチトランジスタのゲート電圧を第２の電源電圧にしようとする論理回路
を含み、
前記電源スイッチトランジスタがオンするときの前記電源スイッチトランジスタのゲート電圧は、前記論理回路と前記制御トランジスタとによって分圧させた電圧に制御されることを特徴とする請求項２記載の半導体装置。 The power switch transistor control circuit includes:
The control signal is input, the output is connected to the gate of the power switch transistor and the drain of the control transistor, the power is supplied from the first power source and the second power source, and the power source when the control signal is off A logic circuit that attempts to set the gate voltage of the switch transistor to the first power supply voltage and to set the gate voltage of the power switch transistor to the second power supply voltage when the control signal is on;
3. The semiconductor device according to claim 2, wherein a gate voltage of the power switch transistor when the power switch transistor is turned on is controlled to a voltage divided by the logic circuit and the control transistor.
前記論理回路は、
前記制御信号がゲートに入力し、ソースが前記第１の電源に、ドレインが前記電源スイッチトランジスタのゲート及び前記制御トランジスタのドレインに、接続された第１導電型ＭＯＳトランジスタと、
前記制御信号がゲートに入力し、ソースが前記第２の電源に、ドレインが前記電源スイッチトランジスタのゲート及び前記制御トランジスタのドレインに、接続された前記第１導電型ＭＯＳトランジスタとは逆導電型の第２導電型ＭＯＳトランジスタと、
を備えることを特徴とする請求項３記載の半導体装置。 The power switch transistor and the control transistor are first conductivity type MOS transistors,
The logic circuit is:
The control signal is input to the gate, the source is connected to the first power supply, the drain is connected to the gate of the power switch transistor and the drain of the control transistor;
The control signal is input to the gate, the source is connected to the second power source, the drain is opposite to the first conductivity type MOS transistor connected to the gate of the power switch transistor and the drain of the control transistor. A second conductivity type MOS transistor;
The semiconductor device according to claim 3, further comprising:
前記論理回路は、
一端が前記第１の電源に、他端が前記電源スイッチトランジスタのゲート及び前記制御トランジスタのドレインに接続された抵抗素子と、
前記制御信号がゲートに入力し、ソースが前記第２の電源に、ドレインが前記電源スイッチトランジスタのゲート及び前記制御トランジスタのドレインに、接続された前記第１導電型ＭＯＳトランジスタとは逆導電型の第２導電型ＭＯＳトランジスタと、
を備えることを特徴とする請求項３記載の半導体装置。 The power switch transistor and the control transistor are first conductivity type MOS transistors,
The logic circuit is:
A resistive element having one end connected to the first power source and the other end connected to the gate of the power switch transistor and the drain of the control transistor;
The control signal is input to the gate, the source is connected to the second power source, the drain is opposite to the first conductivity type MOS transistor connected to the gate of the power switch transistor and the drain of the control transistor. A second conductivity type MOS transistor;
The semiconductor device according to claim 3, further comprising:
複数の前記電源スイッチトランジスタと、前記各電源スイッチトランジスタにそれぞれ対応して設けられた複数の前記電源スイッチトランジスタ制御回路と、を備え、
前記複数の電源スイッチトランジスタ制御回路のうち、少なくとも一つの電源スイッチトランジスタ制御回路を除く他の電源スイッチトランジスタ制御回路には、遅延回路を介して前記制御信号が供給されていることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。 The power switch circuit is
A plurality of power switch transistors, and a plurality of power switch transistor control circuits provided corresponding to the power switch transistors,
The power supply switch transistor control circuit other than at least one power supply switch transistor control circuit among the plurality of power supply switch transistor control circuits is supplied with the control signal via a delay circuit. Item 6. The semiconductor device according to any one of Items 1 to 5.
ソースが第２の電源にドレインが前記機能回路に接続され、前記電源スイッチトランジスタとは逆導電型の第２の電源スイッチトランジスタと、
前記第２の電源スイッチトランジスタのオンオフを制御する第２の制御信号が入力し、前記第２の電源スイッチトランジスタのドレインと、前記第２の電源スイッチトランジスタのソースと、前記第２の電源スイッチトランジスタのゲートと、に接続され、前記第２の制御信号に基づいて前記第２の電源スイッチトランジスタをオフからオンの状態にスイッチさせるとき、前記第２の電源スイッチトランジスタのソースドレイン間電圧が小さくなるほど前記第２の電源スイッチトランジスタのソースゲート間電圧が大きくなるように前記第２の電源スイッチトランジスタのゲート電圧を制御する第２の電源スイッチトランジスタ制御回路と、
を有する第２の電源スイッチ回路をさらに備えることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。 When the power switch circuit is a first power switch circuit,
A second power switch transistor having a source connected to a second power source and a drain connected to the functional circuit, and having a conductivity type opposite to the power switch transistor;
A second control signal for controlling on / off of the second power switch transistor is input, the drain of the second power switch transistor, the source of the second power switch transistor, and the second power switch transistor. And when the second power switch transistor is switched from the off state to the on state based on the second control signal, the source-drain voltage of the second power switch transistor decreases. A second power switch transistor control circuit for controlling a gate voltage of the second power switch transistor so that a source-gate voltage of the second power switch transistor is increased;
The semiconductor device according to claim 1, further comprising: a second power switch circuit including:
前記複数の機能回路にそれぞれ対応して設けられ、それぞれ異なる前記制御信号によってオンオフが制御される複数の前記電源スイッチ回路と、
を備えることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。 Multiple functional circuits;
A plurality of power switch circuits which are provided corresponding to the plurality of functional circuits, and are controlled to be turned on and off by different control signals;
The semiconductor device according to claim 1, further comprising:
前記複数の機能回路にそれぞれ対応して設けられ、それぞれ異なる前記制御信号によってオンオフが制御される複数の前記第１の電源スイッチ回路及び／又は前記第２の電源スイッチ回路と、
を備えることを特徴とする請求項７記載の半導体装置。 Multiple functional circuits;
A plurality of the first power switch circuit and / or the second power switch circuit, which are provided corresponding to the plurality of functional circuits, respectively, and are controlled to be turned on and off by different control signals;
The semiconductor device according to claim 7, comprising:
ソースが前記第１の電源に、ドレインが前記電源スイッチトランジスタのゲートに、ゲートが前記電源スイッチトランジスタのドレインに接続された第１制御トランジスタと、
前記第１制御トランジスタのドレインと第２の電源との間にソースとドレインが接続され、前記電源スイッチトランジスタのオンオフを制御する制御信号がゲートに入力する第２制御トランジスタと、
を備えることを特徴とする電源スイッチ回路。 A power switch transistor having a source connected to a first power source and a drain connected to a functional circuit;
A first control transistor having a source connected to the first power supply, a drain connected to the gate of the power switch transistor, and a gate connected to the drain of the power switch transistor;
A second control transistor having a source and a drain connected between the drain of the first control transistor and a second power source, and a control signal for controlling on / off of the power switch transistor being input to a gate;
A power switch circuit comprising:
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