JP2011086655A - 積層インダクタおよび回路モジュール - Google Patents

Abstract

【課題】配線間の相互影響による特性低下を抑止することでＱ値を向上させる。
【解決手段】第１,第２コイル配線１,２は、多層配線板の複数の配線層に形成され、平面視で一重以上巻かれた導体ライン１０,１１を各配線層に有する。多層配線板内で積層方向に隣り合う２つの第１,第２コイル配線１,２は、その端部同士が、導体ライン１０,１１を流れる電流の向きが逆向きとなるように、ビア１２によって相互接続されている。
【選択図】図１

Description

本発明は、多層配線板の複数の配線層に形成された積層インダクタと、積層インダクタを回路デバイスの回路素子の１つとして有する回路モジュールとに関する。

平面コイル部を有する電気磁気素子としては、半導体集積回路やプリント配線基板に形成される平面型のインダクタ、さらには、ＩＣカード等に内蔵される平面アンテナが存在する。

ところで、近年、デジタル電子機器をはじめ高周波を利用する電子機器類の普及が進み、なかでも[ＧＨｚ]帯域を使用する移動体通信機器類の普及がめざましい。それに伴い、インダクタンス部品（インダクタ）にも高周波への対応が求められている。

加えて、その用途が携帯電話機等の小型、軽量な通信機器の場合には、高いＱ値を実現するために特性を維持しながらもインダクタ自身に小型、軽量、低背化等が要求されている。

このような要求に対応して、導体ライン間の相互影響による性能劣化を減少させることにより高いＱ値を有するスパイラルインダクタ構造が提案されている（例えば、特許文献１参照）。

特許文献１に記載のインダクタ構造では、導体ラインを幅が狭い領域と幅が広い領域を隣接させるように導体ライン（コイル配線）を形成している。これにより、隣接する導体ライン同士の電気的、磁気的結合によってインダクタンスが低下し、あるいはＱ値が低下することの抑制を狙っている。

特開２００８−３０６１８５号公報

特許文献１に記載のインダクタ構造では、巻線数を変えずに、かつ、占有面積を増やさずにＱ値を上げるには、導体ライン（コイル配線）の幅の差を大きくする必要がある。

この構造では、コイル配線間の磁力線に与える影響が大きく、そのため、コイル配線幅の差を大きくしていったときに、ある程度まではＱ値の改善効果がある。しかし、コイル配線を細くするには限界があり、余りに細くすると逆に特性が低下するため、Ｑ値を大幅にアップするような改善は難しい。

この構造で更に高いＱ値を得ようとする場合、コイル配線間を広げることしか、その対処法がない。しかし、コイル配線間を広げると、Ｑ値の改善は可能となるが占有面積が大きくなり、これが小型化への阻害要因となってしまう。

本発明は、配線間の相互影響による特性低下を抑止することでＱ値を向上できる構造のインダクタを提供するものである。

本発明に関わる積層インダクタは、複数のコイル配線と、これを相互接続する少なくとも１つの配線接続部とを有する。
前記複数のコイル配線は、多層配線板の複数の配線層に形成され、平面視で一重以上巻かれた導体ラインを各配線層に有する。
前記配線接続部は、多層配線板内で積層方向に隣り合う２つの配線層に形成された任意の２つのコイル配線の端部同士を、導体ラインを流れる電流の向きが逆向きとなるように相互接続する。

このような構成によれば、積層方向で隣り合う２つのコイル配線層のそれぞれに流れる電流に応じた磁界が、各コイル配線層の周囲に発生する。そのとき、電流の向きが２つのコイル配線層の導体ラインで逆向きであるため、導体ライン間領域において、発生した磁界の磁束が互いに強め合う向きとなる。

本発明に関わる回路モジュールは、上記積層インダクタと同様に、上記複数のコイル配線と、これを上記電流の向きを逆向きとするように相互接続する配線接続部とを有する。また、当該回路モジュールは、このようなインダクタを多層配線板に実装された回路デバイスの回路素子の１つとして有する。

本発明によれば、配線間の相互影響による特性低下を抑止することでＱ値を向上できる構造のインダクタと、これを用いた回路モジュールを提供できる。

第２の実施形態に関わる積層インダクタの立体的な斜視図である。 第２の実施形態に関わる積層インダクタの、図１のＡ−Ａ線に沿った断面図である。 第１比較例のインダクタ構造を示す立体的な斜視図である。 第１比較例のインダクタ構造について、電磁解シミュレータを用いて得られた磁束ベクトルの分布図である。 第２の実施形態について、電磁解シミュレータを用いて得られた磁束ベクトルの分布図である。 電磁解シミュレータを用いて得られたＱ値の周波数依存性を、第２の実施形態の場合と第１比較例の場合とで対比して示すグラフである。 第２比較例のインダクタ構造を示す立体的な斜視図である。 電磁解シミュレータを用いて得られたＱ値の周波数依存性を、第２の実施形態の場合と第２比較例の場合とで対比して示すグラフである。 導体ライン間領域の特性パラメータをシリコン（Ｓｉ）のもので置き換えて、シミュレーションした結果を示す、図８と同様なグラフである。 導体ライン間距離を細かくとってシミュレーションして得られた、Ｌ値の周波数依存性のグラフである。 導体ライン間距離を細かくとってシミュレーションして得られた、Ｑ値の周波数依存性のグラフである。 第３の実施形態に関わる移動体通信端末装置の概略的な構成を示すブロック図である。 第３の実施形態において、フロントエンドモジュールのデバイス配置例を示す装面の斜視図である。 第３の実施形態において、フロントエンドモジュールのスイッチ構成とＬＰＦの挿入例、ならびに、各スイッチのバンド対応を示す図である。

本発明の実施形態を、図面を参照して以下の手順で説明する。
１．第１の実施の形態：実施形態の概略説明である。
２．第２の実施の形態：具体的な、１巻き２層タイプの積層インダクタの実施形態を、第１および第２比較例と対比して示す。
３．第３の実施の形態：回路モジュールの実施形態を、移動体通信向けのフロントエンドモジュールで示す。

第１の実施の形態＞
本発明の実施形態に関わる積層インダクタは、多層配線板に形成される。多層配線板は、層間に絶縁層（コア層）を挟んで配線層が幾重にも重ねられた構造を有する。より詳細に、本実施形態の積層インダクタは、多層配線板内の積層方向にコア層を層間に挟んで連続する複数の配線層に形成される複数のコイル配線を有する。

多層配線板は、通常、その最表面と裏面の少なくとも一方に、電子部品を実装している。さらに多層配線板の内部に、配線層から形成された受動部品（たとえばインダクタやキャパシタ）を有することもある。本実施形態の積層インダクタは、そのような内部のインダクタの一つとして形成され得る。

本実施形態の積層インダクタの各コイル配線は、平面視で一重以上巻かれた導体ラインと、導体ラインの端部が幅広となっているパッド部とを有する。
そして、この積層インダクタの特徴として、層配線板内で積層方向に隣り合う２つの配線層に形成された任意の２つのコイル配線は、その端部同士が、導体ラインを流れる電流の向きが逆向きとなるように相互接続されている。この相互接続は、コア層を厚さ方向に貫くビア等を介して、例えばパッド部同士を相互接続する配線接続部によって達成される。

このコイル配線の接続構造は、電流の向きを以下のように規定する構造である。
ある第１のコイル配線を流れる電流が、配線接続部を通って異なる階層の第２のコイル配線に流れ込むとする。このとき、多層配線板の積層方向で見たときに、第１のコイル配線の導体パターンを流れる電流の向きと、第２のコイル配線の導体パターンを流れる電流の向きが逆向きとなる。

その結果、第１のコイル配線に電流が流れることにより発生する第１の磁界と、第２のコイル配線に電流が流れることにより発生する第２の磁界は、強め合うような関係となる。したがって、第１および第２のコイル配線に限れば、インダクタ特性、特にインダクタンスが、コイル配線の相互干渉によって低下することがない。
この作用効果は、第１と第２のコイル配線間距離（コア層厚）を小さくしたときに有効である。

より詳細に、上記電流の向きが同じである本発明が非適用な場合は、この距離（コア層厚）を小さくすればするだけコイル配線の相互干渉によってインダクタ特性が低下する。
一方、電流の向きを逆とする本発明が適用された場合は、距離（コア層厚）を小さくすると、渦電流損失などのその他の要因でインダクタ特性が低下することはあっても、磁界が弱め合うことがないので、その点でインダクタ特性の低下は抑制される。つまり、磁界が弱め合うことで発生するインダクタ特性の低下を防止するという意味で言えば、本発明適用の効果はコイル配線の層間距離が小さくなればなるほど、非適用の場合に比べた相対的な効果として大きくなる。

このことは、インダクタを薄いコア層で積層方向にコンパクトに形成した高密度積層インダクタの実現に大きく寄与する。

なお、上記の電流の向きが逆方向となるような配線接続の仕方と、その作用効果は、３層以上の積層インダクタにおいて積層方向に隣り合う任意の２つのコイル配線について同様である。
例えば、上記第２のコイル配線の、第１コイル配線と反対側の配線層に第３のコイル配線を有する場合、第２のコイル配線と第３のコイル配線との間でも同じような接続関係にすることで同じ作用効果が得られる。

各コイル配線が有する導体ラインはそれ自体１本のラインであるが、一重以上に巻かれた平面視（平面パターン形状）を有している。この平面パターンは、全体として円形あるいは楕円形の巻線であってもよいし、四角形その他の多角形の巻線であってもよい。

同一配線層内における導体ラインの巻線数がＮ（≧２）の場合は、巻線局部において隣接するＮ本の導体ライン部分の離間ピッチは比較的小さくてもインダクタ特性への影響はない。むしろ、この離間ピッチが小さくなると、Ｎ本の導体ライン部分で合成磁界が強く発生するため、インダクタ特性が向上することが知られている。Ｎ本の導体ライン部分の合成磁界が強い場合、この合成磁界は、平面パターン形状における反対側の逆向きの電流による他のＮ本の導体ライン部分で発生した合成磁界との相互作用を起こす。これによって、インダクタ全体の発生磁界をさらに強め合う関係となる。

このように同一配線層内の巻線局部における電流の向きが同じであってもよいが、積層方向における異なる巻線（導体ライン）同士では電流の向きを逆向きにしなければインダクタ特性の向上が見込めない。
本実施形態では、このことに着目して、積層方向で隣り合う任意の２つの導体ライン間で流れる電流の向きを逆にすることに特徴がある。

多層配線板で一般的に渦巻き状のパターンを形成する場合、コア層をベースとして、その上下面にコイル配線を形成する。但し、コイル配線、コア層、コイル配線といった順に形成する形態には限定されない。
例えば多層に積層されるビルドアップ層によって積層インダクタを形成する方法でもよい。例えば、コア層の変わりとなるベースフィルムにコイル配線を形成したものを用意し、それを複数層重ねて積層インダクタを形成してもよい。その場合、このように形成した積層インダクタを、さらに多層配線板のコア層内に埋め込むものでもよい。

ベースフィルムにコイル配線を形成した場合、予め、配線接続部まで形成しておいて、これを重ね合わせることでコイル配線間の電気的接続をとるようにしてもよい。
その他の形態では、一般に、コイル配線の接続は、貫通ビアやレーザビアなどプリント配線基板で一般的に用いられる最適な方法で行ってよい。

多層配線板は、電子機器の回路部が作り込まれたプリント配線基板そのものでもよいし、プリント配線基板に実装される小型の基板モジュールでもよい。

第２の実施の形態＞
本実施形態では、第１の実施形態で述べた概要（インダクタ構造）を、より具体的な実施形態として図面を参照して示す。

［積層インダクタ構造］
図１に、第２の実施形態に関わる積層インダクタの立体的な斜視図を示す。また、図２に、図１のＡ−Ａ線に沿った断面図を示す。
図１に図解する積層インダクタは、第１の実施形態で述べた様々な形態のうち、平面視が一重巻きで円形の２層コイルの場合を例示するものである。
ここで下層側のコイル配線を“第１コイル配線”、上層側のコイル配線を“第２コイル配線”と呼ぶ。

第１コイル配線１は、導体ライン１０と、その両端に、同一の導電材料で一体形成された２つのパッド部１３,１４とを有する。
同様に、第２コイル配線２は、導体ライン１１と、その両端に、同一の導電材料で一体形成された２つのパッド部１６,１８とを有する。

導体ライン１０と１１は、その殆んどの部分が平面視で重なる円形パターンを有するが、導体ライン１０については、そのパッド部１３がコイル中心付近に配置されることから、そこまでの接続ライン部１０Ａを有する。
導体ライン１０と１１の線幅は均一でもよし、各導体ラインで変化してもよい。導体ライン１０と１１の膜厚は通常同じである。

導体ライン１０の一方端に連続するパッド部１４と、導体ライン１１の一方端に連続するパッド部１６とは、平面視で重なるように配置され、その間がビア１２により電気的に接続されている。ビア１２は、本発明の“配線接続部”の一形態である。
一方、導体ライン１０の他端側は、その接続ライン部１０Ａの端部にもパッド部が設けられ、これがビア（符号なし）によって上層配線層にまで引き出されている。

このような構造では、この上層配線層にまで引き出されている第１コイル配線１の他端部と、第２コイル配線２の他端部（パッド部１８）とが、積層インダクタの両端子となる。この両端子に信号や電圧が印加されると、導体ライン１０と１１には逆向きの電流が流れる。
例えば、上層配線層にまで引き出されている第１コイル配線１の他端部を正極側、第２コイル配線２の他端部（パッド部１８）を負極側とする電位差が印加されたとする。その場合、第１コイル配線１の導体ライン１０には、符号“１５”の矢印で示す向きで第１電流が流れ、これがビア１２を介して折り返されて、第２コイル配線２の導体ライン１１を流れるときは符号“１７”の矢印で示す向きの第２電流となって流れる。
このため、導体ライン１０と導体ライン１１はどの重ね合わせ部分をとっても、電流の向きが逆になる。

なお、第１コイル配線１および第２コイル配線２は、例えば銅等の低抵抗導電材料から形成することが望ましい。その周囲の一部を磁性材料で覆うなど、複数の材料から第１コイル配線１および第２コイル配線２を形成してもよい。

ビア１２や他端側のビアは、例えば、ブラインドバイアホールから形成し得る。ブラインドバイアホールの形成法としては、例えば炭酸ガスレーザーによって層間膜（例えば、図２のコア層１９）を加工した後に、メッキによって加工孔を導電材料で充填してパッド部１４,１６間の導通を得る方法が挙げられる。

コイル成分は、主としてその巻き数により左右されることが一般的に知られている。また、同一コイル配線で渦巻き内の電流の方向は常に同一方向でよりインダクタンス値は大きくなることから、この電流の方向を揃えることでより最大のインダクタンス値を得ることができる。但し、これらは渦電流損失を低減したパターン形成にはなっていない。
本実施形態においては、同一コイル配線内では渦電流損失を低減させると共にインダクタンス値も大きく得るようにコイルの巻き方向を揃え、かつ、積層方向に隣り合う異なるコイル配線間では電流が逆向きになるように接続を行なっている。

次に、導体ライン１０と１１で電流の向きを逆にした効果を説明するが、対比のため電流の向きが同じ比較例の構造をまず、説明する。

［第１比較例］
図３は、第１比較例のインダクタ構造を示す立体斜視図である。
ここでは１層構造のインダクタを説明し、その同一配線層内で隣接する導体ライン間における磁束密度の低下現象を説明する。この磁束密度の低下現象は、縦に積層した２つの導体ライン間にも適用できるため、本実施形態の比較例として用い得る。

図３に図解するインダクタは、絶縁性基板１００上に形成されたスパイラル構造の導体ライン１０１を有する。導体ライン１０１の幅は、スパイラル形状の長さ方向に従って同じ幅で形成されていると同時に導体ライン間の間隔は全て同一である。

導体ライン１０１の一方端にパッド部１０２を有し、他方端にパッド部１０３を有する。また、パッド部１０２と１０３はそれぞれインダクタの出力端子（不図示）に連結されることができ、パッド部１０２側から電流を流したときに、電流は矢印方向１０４に流れ他のパッド部１０３に導出されるようになっている。

［電磁界シミュレーション］
図４に、第１比較例のインダクタ構造について、電磁解シミュレータを用いて得られた磁束ベクトルの分布図を示す。図４は、図３のＢ−Ｂ線に沿った箇所の磁束分布を示すとみなしてよい。

導体ライン１０１と１０２が近接して配置され、ある程度大きな電流が同じ向きに流れると、磁束がライン間の領域で打ち消し合うことが、この図から分かる。
このように比較例のインダクタ構造はインダクタが同じ幅で形成されており、配線間での磁束の打ち消しや渦電流損失によって互いが磁力線に大きく影響を与えインダクタンスが小さくなると共にＱ値（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）も低くなる。

図５に、第２の実施形態について、電磁解シミュレータを用いて得られた磁束ベクトルの分布図を示す。図５は、図２の破線箇所の磁束分布を示すとみなしてよい。

導体ライン１０と１１が近接して配置され、ある程度大きな電流が逆向きに流れると、磁束がライン間の領域で強め合うことが、この図から分かる。
このように配線間で磁界が強められると、インダクタ値（Ｌ値）が向上し、また渦電流によるＱ値の低下が抑えられる。第１比較例ではＬ値アップには渦電流によるＱ値低下を伴うため、十分なインダクタ特性が得られないが、本実施形態のインダクタ構造ではこれらを解決している。

図６は、電磁解シミュレータを用いて得られたＱ値の周波数依存性を、図１および図２に示す第２の実施形態の場合と、図３の第１比較例の場合とで対比して示すグラフである。
第１比較例の図３に示すインダクタ構造ではＱ値(Ｍａｘ)が３[ＧＨｚ]で１８０程度である。４〜６[ＧＨｚ]では必要なＱ値が得られていない。

ここでは、第２の実施形態を示す図２において、コア層１９の厚さｔを、４００[μｍ]と２００[μｍ]と２種類変えたものに対してＱ値の周波数依存性をシミュレーションにより求めている。
２００[μｍ]のコア層１９を用いると、Ｑ値(Ｍａｘ)が５[ＧＨｚ]付近で１９０程度となる。また、コア層１９を４００[μｍ]と２倍ほど厚くすると、Ｑ値(Ｍａｘ)が５[ＧＨｚ]付近で２０５となり大幅にアップしている。

このグラフから、第１比較例のように同一配線層における隣り合う導体ラインの電流の向きが同じでも、２〜４[ＧＨｚ]の周波数ではある程度のＱ値が得られることが分かる。一方、横方向に２重巻線としていたものを、巻線数は同じで縦方向（積層方向）の２重巻線に変更し、かつ電流の向きを逆にすると大幅なＱ値の向上が見込め、しかもある程度コイル配線間を離すことが望ましいことが分かる。コイル配線間を離すと渦電流損失の抑制が大きく特性アップに寄与するためである。本発明の適用によって、特に４〜６ギガヘルツ帯の高性能なインダクタが実現可能である。

［第２比較例］
図７は、第２比較例のインダクタ構造を示す立体斜視図である。図７において、図１と同一構成は同一符号により示す。
図７に示す第２比較例のインダクタ構造が、図１の構造と異なる点は、ビア１２によるコイル配線の接続箇所である。より詳細には、図１の第２実施形態では、導体ライン１０の一方端に設けられているパッド部１４と、導体ライン１１の一方端に設けられているパッド部１６とがビア１２によって相互接続されている。これに対し、図７の第２比較例では、導体ライン１０の他方端に設けられているパッド部１８が、ビア１２によってパッド部１４と接続されている。このため、符号“１５”に示す導体ライン１０を流れる電流の向きに対して、導体ライン１１に流れる電流の向きが符号“１７（図１）”と符号“１７Ａ（図７）”に示すように逆になる。

この電流の向きが上下のコイル配線層で同じであることは、図４に示す横方向の磁束分布のシミュレーション結果から、この図７における縦方向の磁束分布で磁束が打ち消し合うように作用することは容易に推測できる。

図８は、電磁解シミュレータを用いて得られたＱ値の周波数依存性を、図１および図２に示す第２の実施形態の場合と、図７の第２比較例の場合とで対比して示すグラフである。図８では、第２の実施形態と同様、第２比較例においても、コア層１９の厚さｔを、４００[μｍ]と２００[μｍ]と２種類変えたものに対してＱ値の周波数依存性をシミュレーションにより求めている。

図８のグラフから、コア層１９の厚さｔを、４００[μｍ]と２００[μｍ]と２種類変えたものの双方において、第２比較例では、Ｑ値(Ｍａｘ)が２[ＧＨｚ]付近で１２０前後と大幅に低下していることが分かる。この結果からも、電流の向きが同一である第２の実施形態のインダクタ構造では、配線間の渦電流損失及び寄生成分を低減することにより、Ｑ値(Ｍａｘ)をアップさせまた高周波側へ共振周波数を伸ばすことができることが裏付けられている。

また、第１比較例と第２比較例を比べると、電流の向きを積層方向で隣り合う２つの導体ラインで同一とする効果は特に大きいことが分かる。つまり、同じ巻線数２を得るのに、導体ラインを上下にライン面で対向させる場合、電流の向きを逆にすることは必須である。導体ラインを上下にライン面で対向させる第２の実施形態と第２比較例の場合、対向面積が、第１比較例のライン側面の場合より大きく、このため渦電流損失を補って余りある効果を得るには、電流の向きを逆にしなければ所望の特性が得られない。

以上より、所望の巻線数Ｎ（≧２）を得るためには、各コイル配線の巻線数は各層で１として、Ｎ層のコイル配線を用いて積層インダクタを形成することが望ましい。その場合、積層方向で隣り合う任意の２つの導体ラインにおいて電流の向きを逆にすることが高い周波数でＱ値を向上させるには必須であるという結論が得られる。

図９は、参考のために、本発明を半導体集積回路に適用する場合を考慮して、コア層１９の特性パラメータをシリコン（Ｓｉ）のもので置き換えて、シミュレーションした結果を示す。ここでは半導体集積回路を想定し、半導体基板そのものが数百[μｍ]のオーダであるため、積層方向の導体パターン間距離は、現実的な値として２０[μｍ]としている。その場合は、Ｑ値(Ｍａｘ)が５[ＧＨｚ]付近で２５と非常に低い。
このことから、半導体集積回路のコイル配線は、半導体基板の表面と裏面ほど離す必要があり、それ以上の配線積総数は得るのが難しい。但し、半導体基板を何層にも重ねる形態では、３以上の配線積層数を達成することも可能である。

以上から、本発明の適用は多層配線板内の積層インダクタが望ましいことが分かる。なお、この結論は、半導体集積回路への本発明の適用を阻害するものではない。

次に、コア層１９の適切な範囲を、Ｌ値とＱ値の両面から調べたシミュレーション結果を説明する。

図１０はＬ値について、図１１はＱ値について、さらにコア層１９の厚さｔを細かくとってシミュレーションした結果を示すグラフである。
このグラフから、Ｑ値については上記厚さｔ＝３００[μｍ]付近に適正値があり、４〜６ギガヘルツ帯で１００程度が実用的な下限値とされるため、上記ｔ＝４０[μｍ]がコア層１９の実用的な薄さの下限である。なお、４〜６ギガヘルツ帯で１００程度が実用的な下限値とされる場合、望ましい上記ｔの値は２００[μｍ]〜４００[μｍ]となる。
なお、Ｌ値については用途によって異なるため上記ｔ＝４０[μｍ]としても２[ｎＨ]程度の用途があるため十分実用性はある。

以上より、１巻き２層タイプの積層インダクタにおいて導体ライン１０と１１との距離は、望ましくは４０〜４００[μｍ]、さらに望ましくは２００〜４００[μｍ]とする。
また、高周波になると導体ラインの表面が導電層として寄与しなくなり、ギガヘルツ帯の用途においては、その導体特性維持のために導体表面のラフネスＲｚが５[μｍ]以下が望ましい。
本発明が適用される周波数は、ギガヘルツ帯に限定されず、１００[ＭＨｚ]ｚ〜数[ＧＨｚ]が望ましい。

＜３．第３の実施の形態＞
本実施形態は、本発明を適用した積層インダクタを低域通過フィルタ（ＬＰＦ）の外付け部品として内蔵する回路モジュールに関する。ここでは、移動体通信端末装置のフロントエンドモジュールを、回路モジュールの一例として示す。

図１２は、移動体通信端末装置の概略的な構成を示すブロック図である。移動体通信端末装置２００は、アンテナ２０２、回路モジュールとしてのフロントエンドモジュール２０３、および送受信回路２０４を有する。送受信回路２０４は、受信部２０５と送信部２０６とを含む。

フロントエンドモジュール２０３は、ＳＰ＊Ｔ(Single Pole x Throw)構成のアンテナスイッチを含む。ここで「＊」は任意の複数の自然数であるが、複数の周波数の信号を送受信できる本実施の形態における移動体通信端末装置では、「＊」は４，５，６，７，…と４以上の数字となる。この場合に「ＳＰ＊Ｔ」は、４つ以上の操作端を有し、これらを共通のアンテナ側端に別々に作動（接続または非接続に）させることができる接点（スイッチ）を意味する。また、フロントエンドモジュール２０３は、それぞれのスイッチの操作端側に望ましくは複数のローパスフィルタ（ＬＰＦ）を集積化したフィルタ部品を含む。

受信部２０５は、受信信号の周波数ごとに所定の周波数帯域成分を通過させる特性のバンドパスフィルタとしてのＳＡＷ(Surface Acoustic Wave)フィルタ、周波数ごとのローノイズアンプと局部発振器、ＩＦアンプ、ＰＬＬ、および、周波数変換を行うミキサ等を含む。また、送信部６は、送信信号の周波数ごとのパワーアンプと局部発振器、および、ミキサ等を含む。

図１３に、フロントエンドモジュール２０３の一例（実装面の斜視図）を示す。また、図１４に、フロントエンドモジュール２０３のスイッチ構成とＬＰＦの挿入例、ならびに、各スイッチのバンド対応を示す。このスイッチは、４つのバンドに対応したクワッドバンド対応のフロントエンドモジュールに適合している。

図１３に示すように、多層配線板の表面（実装面）には、ＬＰＦチップと、ＧａＡｓスイッチのチップと、さらには、受信信号のデコーダのチップまで実装させている。各チップはワイヤボンド等で相互接続され、さらに外部端子への接続もとられている。

図１４に示すスイッチ構成図では、合計９つのスイッチＳＷを有し、ＳＰ９Ｔ (Single Pole nine Throw)構成が採られている。これにより、当該アンテナスイッチは、ＧＳＭ(Global System for Mobile Communications)については、送受信の２系統で周波数帯域が異なる２バンド対応となっている。また、ＵＭＴＳ(Universal Mobile Telecommunication System)については２バンド３系統が割り当てられている。

図１４では、ＧＭＳの例えば送信部側それぞれにＬＰＦが挿入されている。このＬＰＦは、例えば、図１に示す送信部２０６内のパワーアンプの非線形性に起因した高調波成分（スプリアス成分）を除去するために設けられる。
ＬＰＦは、通常、チップ内または多層基板内に形成されたキャパシタとインダクタとから構成されるが、このうちインダクタについては高いＬ値やＱ値を要求するため、外付け部品として配置される。
このような場合、本発明の上記第１または第２の実施形態で説明した積層インダクタを、図１３のベースとなる多層配線板内に設けることができる。あるいは、ＬＰＦが半導体チップではなく、セラミックや樹脂をコア層とする多層基板構造の場合、その内部に本発明が適用された積層インダクタを設けることができる。

以上の第１〜第３の実施形態によれば、以下の利点が得られる。
第１および第２の実施形態では、プリント配線基板等の多層配線板にインダクタを形成する際に、層によって流れる電流の向きを逆にすることによって配線間の相互影響による性能劣化を減少させ、高いＱ値を有する積層インダクタが形成することができる。また、導体ライン間はコア層もしくは多層に積層されるビルドアップ層となり、面積を縮小できるとともに小型化も可能となる。
第３の実施形態では、上記利点を有する積層インダクタを回路素子の１つとして有する回路デバイス（例えばフィルタ部品）を有することから、この積層インダクタがもつ利点が、回路デバイスの小型化、高性能化に寄与する。

なお、本発明は上述の実施形態及び添付の図面により限定されない。即ち、インダクタを成すスパイラル導体ラインの形態、積層される層数等は多様に具現されることができる。上記の実施形態の記載は、本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能である。

１…第１コイル配線、２…第２コイル配線、１０,１１…導体ライン、１２…ビア（配線接続部）、１３,１４,１６,１８…パッド部、１５,１７,１７Ａ…電流の向き、１９…コア層、２０３…フロントエンドモジュール（回路モジュール）

Claims (7)

1. 多層配線板の複数の配線層に形成され、平面視で一重以上巻かれた導体ラインを各配線層に有する複数のコイル配線と、
   多層配線板内で積層方向に隣り合う２つの配線層に形成された任意の２つのコイル配線の端部同士を、導体ラインを流れる電流の向きが逆向きとなるように相互接続する少なくとも１つの配線接続部と、
   を有する積層インダクタ。
2. 前記複数のコイル配線の各々において巻き数を１として、積層インダクタ全体の巻線数Ｎ（≧２）が、前記複数のコイル配線の積層数と一致する
   請求項１に記載の積層インダクタ。
3. 前記導体ラインの積層方向の離間距離が４０[μｍ]以上、４００[μｍ]以下である
   請求項２に記載の積層インダクタ。
4. 前記導体ラインの積層方向の離間距離が２００[μｍ]以上、４００[μｍ]以下である
   請求項３に記載の積層インダクタ。
5. 前記導体ラインは表面のラフネスが５[μｍ]以下である
   請求項２に記載の積層インダクタ。
6. 前記導体ラインは平面視で円形、楕円形、四角形または多角形のパターンを有する
   請求項２に記載の積層インダクタ。
7. 多層配線板と、
   前記多層配線板の内部で複数の配線層に層ごとに配置されたコイル配線を層間で接続しているインダクタと、
   前記インダクタを回路素子の１つとして有し、前記多層配線板に実装された回路デバイスと、
   を有し、
   前記インダクタは、
   前記多層配線板の複数の配線層に形成され、平面視で一重以上巻かれた導体ラインを各配線層に有する複数のコイル配線と、
   多層配線板内で積層方向に隣り合う２つの配線層に形成された任意の２つのコイル配線の端部同士を、導体ラインを流れる電流の向きが逆向きとなるように相互接続する少なくとも１つの配線接続部と、
   を含む回路モジュール。

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