JP2011009623A - 電子部品パッケージおよびその製造方法 - Google Patents
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Abstract
【解決手段】電子部品パッケージ15の製造にあたって、樹脂材28は空所31に充填される。樹脂材28は電子部品チップ22の周囲で基板16の表面に受け止められる。樹脂材28が熱処理に応じて硬化すると、樹脂材28は基板16の表面に定着する。温度が降下すると、樹脂材28は収縮する。樹脂材28は構造体27ごと電子部品チップ22を包み込むことから、構造体27上の樹脂材28は基板16の表面に向かって引き寄せられる。こうして樹脂材28の収縮に応じて電子部品チップ22には基板16の表面に向かって押し付け力が作用する。電子部品チップ22および基板16の間で安定的な電気的接続が確立される。
【選択図】図2
Description
前記構造体ごと前記電子部品チップを包み込み前記電子部品チップの周囲で前記基板の表面に接する空所に、前記第1線膨張係数よりも大きい第2線膨張係数の絶縁材料の流動体を充填する工程と、
規定の温度よりも高い温度下で前記流動体を硬化させ、前記電子部品チップの輪郭の周囲で前記基板の表面から立ち上がりつつ前記電子部品チップの第2面に覆い被さる成形体を形成する工程とを備えることを特徴とする電子部品パッケージの製造方法。
前記基板に第1面で向き合わせられつつ前記基板の表面に実装される電子部品チップと、
前記電子部品チップの前記第1面の裏側の第2面に重ね合わせられて、第1線膨張係数を有する構造体と、
前記構造体ごと前記電子部品チップを包み込み前記電子部品チップの周囲で前記基板の表面に接する空所に充填され、前記第1線膨張係数よりも大きい第2線膨張係数を有する絶縁材料の成形体とを備えることを特徴とする電子部品パッケージ。
Claims (10)
- 基板に第1面で向き合わせられつつ、前記第1面の裏側の第2面に重ね合わせられる第1線膨張係数の構造体ごと電子部品チップを前記基板の表面に実装する工程と、
前記構造体ごと前記電子部品チップを包み込み前記電子部品チップの周囲で前記基板の表面に接する空所に、前記第1線膨張係数よりも大きい第2線膨張係数の絶縁材料の流動体を充填する工程と、
規定の温度よりも高い温度下で前記流動体を硬化させ、前記電子部品チップの輪郭の周囲で前記基板の表面から立ち上がりつつ前記電子部品チップの第2面に覆い被さる成形体を形成する工程とを備えることを特徴とする電子部品パッケージの製造方法。 - 請求項1に記載の電子部品パッケージの製造方法において、前記電子部品チップの実装にあたって前記電子部品チップの第1面と前記基板の表面との間には絶縁性樹脂材料の封止材が形成されることを特徴とする電子部品パッケージの製造方法。
- 請求項2に記載の電子部品パッケージの製造方法において、前記封止材は熱硬化性樹脂材であることを特徴とする電子部品パッケージの製造方法。
- 請求項1〜3のいずれか1項に記載の電子部品パッケージの製造方法において、前記絶縁材料は熱硬化性樹脂材であることを特徴とする電子部品パッケージの製造方法。
- 請求項1〜4のいずれか1に記載の電子部品パッケージの製造方法において、前記電子部品チップの第1面には複数個の導電端子が配列され、前記基板の表面には、個別に前記導電端子を受け止める複数の導電パッドが形成されることを特徴とする電子部品パッケージの製造方法。
- 請求項1〜5のいずれか1項に記載の電子部品パッケージの製造方法において、前記流動体の充填にあたって金型のキャビティ内で前記空所を区画する工程と、前記キャビティ内に前記流動体を流し込む工程とをさらに備えることを特徴とする電子部品パッケージの製造方法。
- 請求項6に記載の電子部品パッケージの製造方法において、前記キャビティ内には、複数個の前記電子部品チップを表面に受け止める1枚の前記基板が配置され、当該1枚の前記基板上で前記成形体が形成され、前記成形体の形成後に前記基板から個々の前記電子部品チップが切り出されることを特徴とする電子部品パッケージの製造方法。
- 基板と、
前記基板に第1面で向き合わせられつつ前記基板の表面に実装される電子部品チップと、
前記電子部品チップの前記第1面の裏側の第2面に重ね合わせられて、第1線膨張係数を有する構造体と、
前記構造体ごと前記電子部品チップを包み込み前記電子部品チップの周囲で前記基板の表面に接する空所に充填され、前記第1線膨張係数よりも大きい第2線膨張係数を有する絶縁材料の成形体とを備えることを特徴とする電子部品パッケージ。 - 請求項8に記載の電子部品パッケージにおいて、前記電子部品チップの第2面と前記基板の表面との間に充填される絶縁性樹脂材料の封止材をさらに備えることを特徴とする電子部品パッケージ。
- 請求項9に記載の電子部品パッケージにおいて、前記封止材は熱硬化性樹脂材であることを特徴とする電子部品パッケージ。
Priority Applications (1)
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JP2011009623A true JP2011009623A (ja) | 2011-01-13 |
JP5365373B2 JP5365373B2 (ja) | 2013-12-11 |
Family
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