[go: up one dir, main page]

JP2010515248A - 混合基材の製造方法 - Google Patents

混合基材の製造方法 Download PDF

Info

Publication number
JP2010515248A
JP2010515248A JP2009543435A JP2009543435A JP2010515248A JP 2010515248 A JP2010515248 A JP 2010515248A JP 2009543435 A JP2009543435 A JP 2009543435A JP 2009543435 A JP2009543435 A JP 2009543435A JP 2010515248 A JP2010515248 A JP 2010515248A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
substrate
thickness
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009543435A
Other languages
English (en)
Inventor
マレク、コストシェハ
ファブリス、ルテルトル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Soitec SA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JP2010515248A publication Critical patent/JP2010515248A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本発明は、混合基材の製造方法であって、下記の工程、すなわち半導体材料から形成された支持基材上に絶縁層(2)を形成または堆積させ、該支持基材の前面(11)が開いたキャビティ(13)を含んでなり、該キャビティを絶縁材料(21)で充填し、その上に上側絶縁層を形成する工程、該上側絶縁層の少なくとも一部を研磨し、予め決められた厚さを有し、完全に平面である、薄くなった絶縁層(22')を得る工程、半導体材料から形成された供給源基材(3)に由来する活性層(31)を該薄くなった絶縁層(22')上に移動させる工程、及び
不活性及び／または還元性雰囲気中で熱処理し、該活性層(31)及び該薄くなった絶縁層(22')の厚さ、熱処理の温度及び持続時間を選択し、該薄くなった絶縁層(22')の少なくとも一部を除去し、該支持基材(1)のキャビティ中にある絶縁材料(21)だけを残す工程
を含んでなる、方法を提供する。

Description

本発明は、混合基材(mixed substrate)、すなわち半導体材料の基材中に埋め込まれた絶縁性材料層の部分を含んでなる基材、の製造方法に関する。
そのような基材は、埋め込まれた絶縁層を含む微小電子部品及び埋め込まれた絶縁層を含まない部品の両方の製造に使用できる。
現在、混合基材に対する関心が高まっている。
同じ基材中にバルク区域と絶縁区域が交互に存在することにより、一つの、及び同じ基材上に、様々な部品、例えば、
・バルク区域上には、基材の前面と裏面との間に電気的接続を有する部品、例えば「垂直部品」と称される部品、及び
・「SeOI」(絶縁体上の半導体)または「SOI」(絶縁体上のシリコン) 型区域上には、互いに完全に隔離され、それらの基材からも隔離された部品、例えば「MOS」型部品または「MEMS」もしくは「MOEMS」型系
を製造することができる。
頭字語「MOS」は、「金属酸化物半導体」を意味する。頭字語「MEMS」及び「MOEMS」は、それぞれ「マイクロ電気機械的系」及び「マイクロ-オプト-電気-機械的系」を意味する。
混合複合物(mixed compounds)を製造するための多くの技術が存在する。
特に、SIMOXの名称で公知の方法を使用する技術を挙げることができる。この方法では、酸素をシリコン基材の表面下に埋め込み、次いで、その基材を高温でアニーリングし、酸素が埋め込まれた区域を二酸化ケイ素(ＳｉＯ２)に転化する。
例として、そのSIMOX法の、混合基材の製造への応用は、米国特許第US-A-6846727号に記載されている。その方法では、マスクを使用して酸素イオンを基材中に局所的に埋め込み、次いで適当な熱処理を使用し、その中に二酸化ケイ素(ＳｉＯ２)の隔離された層を形成する。
しかし、得られる混合基材の表面品質は、シリコン基材中にＳｉＯ２の量が増加するために、良くも悪くもなく、不均質である。さらに、バルク区域とSOI型区域との間の移行区域に、非常に多くの欠陥も観察される。
さらに、仏国特許出願公開第2847077号明細書からは、絶縁区域を含んでなる第一基材を第二基材と接触させ、その第二基材から移動層を形成する分子結合(molecular bonding)を使用する、混合基材の製造方法が公知である。
この種類の結合が高品質を有するためには、結合すべき基材の表面品質が完全である、すなわちほんの僅かな欠陥も無いことが必要である。理想的には、結合界面は、その結合を使用することになる将来の成分に、どのような混乱も誘発してはならない。従って、その表面は、結合の前に、例えば化学的、熱的、プラズマ、及び／または化学的-機械的研磨処理を使用して慎重に調製しなければならない。
研磨は不可欠な工程である。しかし、支持基材は、混合区域、すなわちシリコンのバルク区域及び二酸化ケイ素の絶縁区域、を有するので、性質が異なっている材料は、同じ速度で研磨されない。従って、これらの2種類の材料の表面粗さが同じ基材上で良好になることは困難である。
実際には、研磨後、2種類の材料間におけるレベルの差、つまり「窪み(dishing)」が支持基材の表面上に観察される。この窪みは、それが僅かな(negative)場合、シリコン酸化物区域及び／またはシリコン区域の寸法に応じて、数十ナノメートルにもなる。この僅かな窪みは、主としてシリコン区域に現れるが、これは、シリコン材料が酸化物よりも急速に研磨されるためである。
これらの表面不規則性のために、分子結合が不完全になり、その後に続く良質部品の製造に必要となる良質結合界面が得られない。そのため、収率は非常に悪い。
混合基材表面の結合及び窪みの問題を解決することに関して、混合基材表面の表面平面性を改良するために、米国特許第5691231号明細書は、多結晶質シリコンの層を堆積させ、形成後の基材上でその層を研磨し、酸化物を研磨する方法を提案している。
しかし、多結晶質シリコン層と単結晶質シリコン層の間の結合界面の電気的特性は、製造すべき将来の成分には不十分である。さらに、基材中に多結晶質シリコン層が存在するために、通常の部品製造技術をさらに発展させるか、または適合させる必要がある。これらの技術は、事実、絶縁層上に移動させた単結晶質シリコンの層を含んでなる基材のために本来開発された。しかし、多結晶質シリコンの堆積及びその平面化に関して、直接結合には、その多結晶質シリコンの特別な製造様式が必要であり、そのために、製造工程の数及びそのコストも増加する。最後に、行われる様々な研磨工程で、すなわち混合区域の第一研磨及び多結晶質シリコンの第二研磨で、不均質性が蓄積し、この不均質性には、移動したシリコン(単結晶質及び多結晶質シリコン)の総厚に広い変動を引き起こす効果がある。
最後に、国際特許出願第2004/059711号パンフレットは、一方が絶縁層の区域を有する2つの基材同士を、分子結合により結合する方法を記載している。
良質な結合表面を得るには、これらの基材の一方に不純物トラップを作る。これらのトラップは、それ自体が絶縁区域であり、2つの連続する絶縁区域間に短い距離が存在するように配置される。これらの絶縁区域は、結合界面を強化するために行う熱処理の際に実質的に現れる不純物を捕獲し、吸収する。
しかし、この種の混合基材は、2個の絶縁層区域が不純物用のトラップとして作用し得るためには、これらの層間の距離が極めて小さくなければならないのが不利である。しかし、そのような方法は、比較的大きなバルク区域を有する混合基材を製造することができない。
一般的にSOI型基材中に存在する酸化物層は、不純物を吸収できることが知られている。それらの不純物は、例えば、天然の酸化物及び／または2個の基材を接触させる時に取り込まれた、またはこれらの基材中にすでに存在するガスの分子の析出物である。従って、これらの酸化物層は、結合欠陥が無い、特に直接結合を含む良好な結合界面を間接的に有することができる。
しかし、支持基材の特定部分上に絶縁層が存在しないにも関わらず、良質な界面を有する混合基材を分子結合により製造する方法は、現在、存在しない。
本発明は、これらの難点を克服し、上記の欠点を補う方法を提案する。
この目的に、本発明は、半導体材料の基材中に埋め込まれた絶縁材料層の部分を含んでなる混合基材を製造する方法を提供する。
本発明により、この方法は、
a)少なくとも１つの：
・半導体材料から形成された支持基材上に絶縁層を形成または堆積させ、「前」面と称される該支持基材の面の一方が開いたキャビティを含み、該キャビティを、絶縁材料で充填し、その上に該支持基材の該前面全体に広がる、「上側層」と称される絶縁層を形成し、次いで、
・化学的-機械的研磨により、該上側絶縁層の少なくとも一部を研磨する
ことからなるサイクルを行い、最後のサイクル中に行われる研磨で、予め決められた厚さまで薄くなった、完全に平面である絶縁体の上側層を得る、工程、
b)分子結合により、半導体材料の供給源基材を、該薄くなった絶縁層の上に結合させる工程、
c) 該供給源基材の、「残部」と称される一部を除去し、該薄くなった絶縁層の上に、予め決められた厚さを有する「活性」層と称される薄い層を得る工程、及び
d)得られた層の積重に、不活性及び／または還元性雰囲気中、該薄い活性層及び該薄くなった上側絶縁層の厚さに応じて選択された温度及び時間で、「拡散処理」と称される熱処理を行い、該薄くなった上側絶縁層の厚さ低下またはその完全な除去を引き起こし、該支持基材のキャビティ中にある絶縁材料を残す工程
を含んでなる。
本発明の下記の有利な、本発明を制限しない、さらなる特徴は、単独でも、組合せでも使用できる。
・支持基材の前面に存在するキャビティをリソグラフィにより形成する。
・支持基材は、粗さが、走査幅2μm[マイクロメートル]ｘ2μmに対して0.5 nm[ナノメートル]rms[根平均二乗]以上である材料の層により構成されるか、または覆われ、該支持基材の前面に存在するキャビティは、その粗さによるものである。
・該支持基材は、ダイヤモンドまたは窒化アルミニウム(ＡｌＮ)の表面層から構成されるか、またはその層により覆われる。
・第一絶縁層を形成または堆積させるための第一サイクルを行い、該第一絶縁層を研磨し、該開いたキャビティの内側にある該絶縁材料だけを残し、該支持基材は、場合により、その前面上の該キャビティの周囲に僅かな窪みを有し、次いで、第二サイクルを行い、第二絶縁層を該支持基材上に堆積させ、該僅かな窪みを該第二絶縁体で充填し、その上に上側絶縁層を形成し、該第二上側絶縁層を研磨し、該上側絶縁層の該予め決められた厚さだけを残す。
・該第一及び第二絶縁体が同等の化学的性質を有する。
・該第一及び第二絶縁体が異なった化学的性質を有する。
・該供給源基材の残部を機械的および／または化学的薄層化により除去する。
・分子結合による結合工程の前に、該供給源基材の内側に弱点区域を形成し、該区域が、該残部及び該薄い活性層を画定する。
・該弱点区域を、原子状化学種の注入(implanting)により形成する。
・該弱点区域を、多孔質層により形成する。
・機械的、化学的及び／または熱的応力を作用させることにより、該残部を剥離する、
・本方法が、拡散熱処理の後、該薄い活性層の粗さを低減するために、追加の仕上げ工程を包含する。
・該仕上げ処理は、下記の処理、すなわち薄層化、化学的-機械的研磨、平滑化アニーリング、及びRTA型急速熱処理アニーリング、の少なくとも一種から選択する。
・該支持体及び該供給源基材の半導体材料はシリコンであり、該絶縁体は酸化ケイ素(ＳｉＯ２)である。
・該拡散処理は、酸化ケイ素(ＳｉＯ２)層から、シリコンの薄い活性層を通して、酸素を拡散させることができ、その処理は、1100℃〜1250℃、好ましくは1200℃に近い温度で5時間未満行う。
・該シリコンの薄い活性層の厚さは5 nm〜500 nmであり、該薄くなった上側絶縁層の厚さは50 nm未満であり、拡散処理の温度は約1200℃であり、該処理は、5分間〜5時間行い、
・拡散処理により、酸化ケイ素(ＳｉＯ２)層から、シリコンの薄い活性層を通して、酸素が拡散し、シリコンの薄い活性層の厚さならびに拡散処理の持続時間及び温度は、酸化ケイ素ＳｉＯ２層の厚さを平均で毎分少なくとも0.05 nm減少させるように選択する。
本発明の他の特徴及び利点は、幾つかの可能な実施態様を非制限的な例として示す添付の図面を参照しながら行う下記の説明から明らかである。
本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 本発明の方法の第一の実施態様における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 図１に示す方法の第一の変形における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。 本発明の方法の第二の実施態様における連続工程を示す図である。
第一の実施態様を以下により詳細に説明する。
図1Aに関して、半導体材料の支持基材1は、面11の、「前」面と称される一方が開いたキャビティ13を包含するのが分かる。この基材の、「裏」面と称される反対側の面は、参照番号12を有する。基材1は、単層状または多層状でよい。
キャビティ13は、例えばリソグラフィ、すなわち供給源基材の特定部分を、マスクを通して選択的にエッチングする技術、により形成される。
この工程の際、感光性樹脂を基材1の前面全体に塗布する。次いで、この樹脂を、マスクを通して照射する。紫外放射線が樹脂の特性を局所的に変化させる。ポジ型またはネガ型でよい樹脂の特性に応じて、照射された区域または照射されなかった区域が、樹脂を薬品溶液で処理することにより、溶解して除去される。
次に、化学的及び／または乾式(プラズマ支援された)エッチングを行い、残留樹脂により保護されていない区域でシリコンをエッチングする。
特定のエッチング条件下で、特に深いキャビティ13をエッチングするために、例えば窒化ケイ素のような材料から製造されたマスクをさらに使用することができる。
キャビティ13は、TMAH(水酸化テトラメチルアンモニウム)中でエッチングすることができる。材料のエッチング速度は、その結晶配向によって異なる。例えば、結晶配向<1,0,0>のシリコンでは、0.4μm/分〜0.5μm/分のエッチング速度が得られる。
別の種類のエッチング、例えばRIE(反応性イオンエッチング)型乾式エッチングも考えられる。
キャビティ13をエッチングした後、基材1を溶剤中で洗浄し、残留樹脂を全て除去する。キャビティの深さは、最終的な基材に意図する用途に応じて選択し、数ナノメートル〜数マイクロメートルでよい。
図1Bで示す次の工程は、絶縁層2を該前面11上に堆積させ、キャビティ13を絶縁材料で充填し、「上側層」と称される絶縁材料22の層を、該キャビティ及び前面11の上に形成する。該上側絶縁層22は、支持基材の前面11の全体に広がる。キャビティ中の絶縁層は、参照番号21を有する。
供給源基材1を構成する半導体材料は、好ましくはシリコンである。シリコンの場合、絶縁層2は好ましくは酸化物、例えば酸化ケイ素(ＳｉＯ２)の層であるが、窒化物、例えば窒化ケイ素(Ｓｉ３Ｎ４)、の層でもよい。
ＳｉＯ２型酸化物の場合、これは、シリコン基材を少なくとも900℃の温度で熱処理することにより、得ることができる。この場合、これを「熱的」酸化物と呼ぶ。この材料は、前駆物質として例えばTEOS(オルト-ケイ酸テトラ-エチル)を使用するLPCVD[低圧化学蒸着]堆積技術によっても得ることができる。
供給源基材1を構成する材料は、例えばゲルマニウム(Ｇｅ)、ケイ素ゲルマニウム(ＳｉＧｅ)、ガリウムヒ素(ＡｓＧａ)、リン化インジウム(ＩｎＰ)、アンチモンインジウム(ＩｎＳｂ)または窒化ガリウム(ＧａＮ)から選択することもできる。しかし、上に挙げた材料の一種を選択する場合、絶縁層2を必ず堆積させ、酸化物から構成することに注意する。
絶縁層2を堆積技術で形成する場合、例えば化学蒸着(CVD)または低圧化学蒸着を使用することができる。
該堆積は、通常、300℃〜900℃の温度範囲内で行う。意図する用途に応じて、低温、すなわち120℃〜300℃の範囲内で、堆積させることも可能である。
絶縁体2は、支持基材1の表面全体にわたって、全て一度に、または反対に、2工程で堆積させることができる。2工程では、当業者には頭字語LOCOSで公知の技術を使用し、絶縁体を先ずキャビティ13の底部に堆積させ、次いで、上側層22を形成することができる。頭字語「LOCOS」により公知の堆積技術は、「シリコンの局所的酸化」を意味する。
図1Cは、上側絶縁層22に対して行う、CMPと称される化学的-機械的研磨工程を示す。この層を研磨した後、その表面は完全に平であり、粗さが低く、厚さが小さくなっている。この表面に参照番号22'を付ける。この薄くなった上側絶縁層22'は、供給源基材1の、絶縁材料21で充填されたキャビティ13に面した表面を包含する前面11の全体にわたって伸びている。
この薄くなった上側絶縁層22'の厚さは、下記のパラメータの関数として決定される。
一例として、電力部品を製造するには、例えば深さ0.5μm〜1μmのキャビティ13を形成し、絶縁体で充填し、堆積させた絶縁層22の厚さは、キャビティ13の深さの少なくとも2倍、すなわち少なくとも1μm〜2μmの厚さである。
堆積後、絶縁層は均質ではなく、図1Bに示すように、キャビティ13の輪郭に従う。研磨の後、この絶縁層の厚さは、約20ナノメートル〜50ナノメートルの範囲内になる(図1Cの参照番号22'参照)。
図1Dに示す次の工程は、分子結合による、薄くなった絶縁層22'に対する、半導体材料の供給源基材3の結合である。結合させる表面の少なくとも一方を、例えば洗浄、ブラシ処理、またはプラズマ処理により調整し、良好な表面品質及び良好な結合エネルギーを得る。
該供給源基材3は、例えば、シリコンから形成され、様々な様式でドーピングする、及び／または様々な供給源基材3は、結晶配向を有することができる。供給源基材3は、ゲルマニウム(Ｇｅ)、ケイ素ゲルマニウム(ＳｉＧｅ)、ガリウムヒ素(ＡｓＧａ)、リン化インジウム(ＩｎＰ)、アンチモン化インジウム(ＩｎＳｂ)または窒化ガリウム(ＧａＮ)から形成することもでき、供給源基材の選択は、最終的な用途に関係する。
図1Dに示す第一の実施態様では、供給源基材3には、層22'に結合させる前に、原子化学種を注入する工程を行う。
好ましくは、該注入を行う前に、熱的に、または供給源基材3上への表面堆積により、酸化物の層を形成する。これは、注入の際に半導体材料の表面を保護するためである。該層の厚さは、数ナノメートル〜数百ナノメートルでよい。
次いで、供給源基材3を注入する。注入には、「活性」層31と称される、予め決められた厚さを有する薄い層31及び基材の残部32を画定する弱点区域30を形成する効果がある。
注入条件は、移動させるべき活性層31の厚さに応じて変化する。これに関しては、Smart Cut(商品名)製法に関する文献を参考にするとよい。
注入線量は、数10１６〜数10１７Ｈ＋イオン/cm２[イオン/平方センチメートル]であり、注入エネルギーは、30 keV[キロ-電子ボルト]〜200 keVであり、やはり形成すべき層の厚さによって異なる。例えば水素及びヘリウムイオンによる共注入も考えられる。
注入の後、保護酸化物を、例えばフッ化水素酸溶液(ＨＦ)で除去する。
イオンは、結合の瞬間でも残される保護酸化物の薄層、例えば数ナノメートル厚さの熱的酸化物、を通して注入できることに注意すべきである。しかし、この保護酸化物及び薄層化された絶縁体22'の厚さの総計は、以下に記載するように、該絶縁層の全体を溶解させる場合、50ナノメートルを超えないことが重要である。
次いで、図1Eから分かるように、残部32を剥離するための処理を行う。該剥離は、当業者には良く知られている技術を使用し、機械的、熱的及び／または化学的応力を作用させることにより達成することができる。
例として、シリコンには、剥離熱処理を温度500℃で2時間行うとよい。最終的な基材に意図する用途及び活性層31の所望の厚さに応じて、熱処理の持続時間及び温度を変えることができる。処理を低温で長時間行うこともできる。
該熱処理には、活性層31と薄くなった絶縁層22'との間の結合界面4における結合を強化する効果もある。
層31は、他の様式で移動させることもできる。
図には示していないが、供給源基材3の内側に弱い多孔質層を形成するELTRAN(登録商標)型方法により、弱点区域30を形成することもできる。
そのような状況下では、残部32は、熱的、機械的および／または化学的処理によっても剥離される。
最後に、薄層化方法、例えばBESOI(絶縁体上の結合及び逆エッチングされた(etched back)シリコン)型方法、により、残部32を除去することも可能である。
次いで、薄くなった絶縁層22'の少なくとも一部を消失させるために、拡散溶解処理を行う、図1F参照。
この目的には、図1Eで得た層の積重を、不活性及び／または還元性雰囲気、例えばアルゴンまたは水素もしくはこれら2種類のガスの混合物、中で熱処理にかける。
該熱処理は、活性層31及び薄くなった絶縁層22'の厚さに応じて、予め決められた温度範囲で、予め決められた持続時間行い、該薄くなった上側絶縁層22'を構成する原子の一部を、支持基材1を通してではなく、薄い活性層31を通して拡散させ、絶縁材料21を支持基材1のキャビティ13の中に残しながら、該層22'の少なくとも一部を除去する。こうして、参照番号5で示す混合基材が得られる(図1F参照)。
好ましくは、支持基材1を構成する材料及び層22'の絶縁材料は、層22'を構成する原子の一部が拡散した後、該層22'が、基材1の材料と同じ性質を有する材料に変換されるように、選択する。
例として、支持基材1がシリコンであり、絶縁層22'がＳｉＯ２である場合、酸素拡散の後、それ自体ＳｉＯ２である層22'が消失し、その代わりにシリコンが残り、支持基材1になる。
絶縁体2が窒化ケイ素の層である場合、溶解熱処理には、活性シリコン層31を通して窒素を取り込む効果がある。
溶解熱処理の持続時間及び温度は、溶解させ、移動させるべき層の厚さに応じて選択する。
絶縁層から原子の一部を、活性層を通して拡散させ、次いで蒸発させる溶解アニールは、
・基材表面の近くに存在する、好ましくは不活性及び／または還元性である雰囲気、
・半導電性活性層31の厚さ、及び
・薄くなった絶縁層22'の厚さ
に応じて促進されることに注意すべきである。
溶解を促進するために、層31は、好ましくは十分に薄く、5ナノメートル〜500ナノメートルのオーダーにあり、薄くなった絶縁層22'は、完全に溶解するには、厚さが50 nm未満である。
拡散現象を説明するための実験を、薄い活性層31がシリコンであり、薄くなった絶縁層22'が二酸化ケイ素(ＳｉＯ２)である特別な状況に関して行った。これらの実験を以下に記載する。
酸素拡散による酸化物22'の厚さ減少を示すために、図1Eは、酸化物層22'の中央を原点0とし、活性層31に向かって正の値及び支持基材1に向かって負の値で、基材の層に対して直角に伸びる軸ｘを示す。図1Eの基材は、2つの、すなわち活性層31を通る、及び支持基材1を通る拡散領域を示し、該2つの領域は、厚さｄｏｘの酸化物層22により分離されている。
酸素が一方向に拡散すると仮定すると、拡散式は、
Figure 2010515248
 となり、式中、Ｃ(ｘ，ｔ)は、時間ｔ及び点ｘにおける酸素の濃度であり、Ｄ(Ｔ)は、半導体材料中の酸素の拡散係数(単位cm２/s[平方センチメートル/秒])である。
酸素溶解速度は、酸化物22'との界面における活性層31を通過する酸素の流れと支持基材1を通過する酸素の流れとの間の差に相当する。
活性層31が十分に薄い場合、ＳｉＯ２層22'から来る酸素の一部はその表面で拡散し、大気中に蒸発する。
該拡散は、反応が起こる雰囲気が不活性、より正確には、非酸化性であるという事実により促進される。
特に、不活性雰囲気が水素を含む場合には、下記の反応がシリコンの活性層31の表面で起こる。
ＳｉＯ２ ＋ Ｈ２ → Ｈ２Ｏ ＋ ＳｉＯ↑
支持基材1は非常に厚いので、酸化物層22'中に存在する酸素は、その自由表面、つまり裏面12には到達できない。
しかし、ある量の酸素は供与体基材1の内側に存在することができ、その酸素は酸化物層22'に向かって拡散する。従って、活性層31を通る拡散と、供与体基材1から層22'に向かう酸素の移動から起こる拡散との間に競合がある。
しかし、本出願者は、活性層31が十分に薄い場合、及び熱処理が行われる雰囲気が不活性及び／または還元性である場合、典型的には処理の数秒後に、基材1からの酸素供給のために酸化物層22'の厚さが一時的に僅かに増加しても、酸化物層22'中に存在する酸素の溶解が開始するので、その層の厚さは減少することを立証した。
一定期間の後、活性層31が薄い場合、支持基材1に由来する酸素の拡散は、無視できると考えられる。これらの条件下で安定化された酸素の流れＦは、
Figure 2010515248
 で表され、ｄＳｅは活性層31の厚さであり、Ｃ０(Ｔ)は、シリコン中の、アニール温度における、平衡化すべき酸素の溶解度である。
酸化物層22'をｄｏｘから予め決められた値Δｄｏｘだけ減少させる酸化物溶解持続時間は、
Figure 2010515248
 で表され、式中、Ｎは、酸化物中の酸素原子の濃度であり、Ｃ(Ｔ)は、シリコン中の酸素の、温度の関数としての溶解度計数である。
一例として、活性層31単結晶質シリコンであるので、Ｎ＝4.22ｘ10２２であり、ｄＳｅ＝100ナノメートルで、Δｄｏｘ＝2ナノメートルである場合、持続時間は、1.86ｘ10−１２*exp(4.04 eV/kT)であり、ｋはBoltzmann定数を表し、Ｔはケルビン温度を表す。
本出願者は、溶解持続時間に影響を及ぼす主要なパラメータは、アニーリング温度及び活性層31の厚さであること、及びさらに、その結果は、支持基材1中の酸素濃度に依存しないことを立証した。
一般的に、熱処理の温度及び持続時間及び酸化物層22'及び活性層31の厚さは、ＳｉＯ２中に存在する酸素が、支持基材1を通ってではなく、活性層31を通って拡散するように選択し、その処理は、ＳｉＯ２の薄くなった層22'が完全に、または部分的に消失するまで続行する。特定の用途では、ＳｉＯ２の層を部分的にのみ溶解させ、厚さが異なった、埋め込まれた酸化物の層を含んでなる基材を得ることが有利な場合がある。
代表的な例として、デジタルシミュレーションにより、厚さ100ナノメートルの活性層31で、アルゴン及び水素を含む雰囲気中で、厚さ2ナノメートルのＳｉＯ２の層22'を溶解させる最小限のアニール条件は、
・1100℃で2時間、または
・1200℃で10分間、または
・1250℃で4分間
である。
さらに、活性層31の厚さ及び熱処理の温度は、絶縁層22'の厚さを減少させる平均速度を決定する。該活性層31が厚い程、溶解速度は遅くなる。処理温度が高い程、溶解は速くなる。
代表的な例として、活性層31の厚さ及び温度を、酸化物層22'を減少させる平均速度が少なくとも毎分約0.05 nmに達するように予め決定することができる。このためには、約1200℃の温度で、シリコン層31の厚さを250 nm未満に選択する。
最後に、溶解熱処理は、構造を安定化アニールするようにも作用するか、または半導体層31に対する平滑化効果さえ有することを強調すべきである。
最後に、図1Gに示すように、所望により、但し好ましくは、活性シリコン層31の表面に、その粗さを小さくするための仕上げ処理を行う。研磨された活性層を参照番号31'で示し、得られる混合基材を参照番号5'で示す。
一例として、仕上げ方法は、薄層化、仕上げアニール、例えばRTA(急速熱的アニール)型平滑化、または化学的-機械的研磨(CMP)でよい。
これらの仕上げ処理により、例えば根平均二乗(rms)値により表して、低い粗さが得られる。粗さ測定は、特にAFM (原子間力顕微鏡)を使用して行うことができる。一例として、CMP研磨により、2μmｘ2μmのAFM顕微鏡チップで、走査表面に対して、0.1ナノメートル〜0.5ナノメートルrmsのオーダーの、部品の製造に好適な品質に相当する最終的粗さを造り出すことができる。
本方法の第一実施態様の変形を、以下に図2A〜2Gに関して説明する。
この変形では、支持基材1をエッチングしてその中にキャビティを形成するのではなく、AFM顕微鏡のチップにより2μmｘ2μmの走査幅に対して約0.5ナノメートルrmsを超える非常に大きな粗さを最初から有する支持基材を使用する。図2Aに示すように、粗さが非常に高い材料、例えばダイヤモンドまたは窒化アルミニウム(ＡｌＮ)、の層16で覆われたベース基材10を含んでなる支持基材1を使用することも考えられる。従って、支持基材1は多層である。粗い層16は、表面における不規則正のために、開いたキャビティ160を包含する。
支持基材の前面は参照番号161を有する。
その種の粗さが高い基材を得るために様々な方法がすでに開発されている。これに関しては、仏国特許出願公開第2851079号明細書を参照するとよい。
この方法の、その後に続く工程は、図1の方法と同等である。同じ要素は同じ参照番号を有し、これらの工程を改めて詳細に説明はしない。
得られる混合基材は、仕上げ処理の前または後で、それぞれ参照番号7及び7'を有する。
本発明の方法の第二実施態様を、以下に図3A〜3Iに関して説明する。
この方法は、図1A〜1Gに示す方法と、絶縁体の層を形成か、または堆積させる、及び該層を研磨するための2サイクルを行う点で異なっている。その他に関しては、同じ要素は同じ参照番号を有する。
図3Aおよび3Bに示す工程は、図1Aおよび1Bに関して説明した工程と同等である。これらの工程は、ここでは再度詳細に説明しない。
図3Cに示す本方法の第三工程では、前に形成した、または堆積させた第一絶縁層2の化学的-機械的研磨(CMP)を行う。該研磨は、絶縁層2の上側層22が完全に除去され、キャビティ13の内側に存在する絶縁材料21だけが残されるまで行う。これによって、前面11の、キャビティ13を取り囲む部分に僅かな窪みが現れる。
前面11における該僅かな窪みは、参照番号11'を有する。
次いで、第二絶縁層6を基材1の前面全体にわたって堆積させ、表面不規則性および特に僅かな窪みを埋める(catch)。この工程を図3dに示す。
絶縁材料3の、僅かな窪み11'を埋める部分は、参照番号61を有し、これらの部分61の上及び絶縁体21で充填されたキャビティ13の上にある表面全体にわたって伸びる層は、参照番号62を有する。
絶縁層6を堆積させる。例えば熱的酸化は、支持基材1の前面11、11'の一部を消費するので、絶縁層6は、そのような酸化によって形成することはできない。
次いで、図3Eから分かるように、化学的-機械的研磨(CMP)を第二絶縁層62に行い、参照番号62'の薄くなった、予め決められた厚さを有する絶縁層だけを残す。
図3Dに示す工程により、絶縁層2と同じ性質を有する、すなわち同じ化学的組成を有するか、または対照的に、異なった性質を有する絶縁層6を堆積させることができる。
第一サイクルの際に、Ｓｉ３Ｎ４型窒化物の層2を堆積させるか、または形成し、次いで、第二サイクルの際に、酸化ケイ素(ＳｉＯ２)型の絶縁層6を堆積させるのが有利である。
堆積させる第二絶縁層6の厚さは、第一研磨サイクルの際に除去される絶縁層22の厚さに応じて、特に基材1における研磨の際に形成される僅かな窪みによって異なる。絶縁層22がより厚い程、及びより多く研磨しなければならない程、得られる僅かな窪みは大きくなる。厚さがより大きいか、またはより小さい絶縁層6が堆積し、その厚さは、絶縁層22が受ける処理によって、従って、該層22の厚さに応じて間接的に異なる。このため、この窪みから回復するためには、厚さが僅かな窪み11'の深さの少なくとも2倍である絶縁層6を堆積させるのが好ましい。
薄い層31を移動させる工程(図3F及び3G参照)及び絶縁部分61及び図3Hに示すような層62'の拡散の後、絶縁体21で充填され、基材1中に隔離されたキャビティ13が得られ、その位置における絶縁体(例えば酸化ケイ素)の溶解に続いて、僅かな窪み11'は半導体材料(例えばシリコン)で充填される。
仕上げ処理(研磨、アニーリング、等)前の、及びその後に得られる混合基材を、参照番号8及び8'で示す。
一般的に、採用する実施態様に関係なく、上記の方法は、支持基材1とは異なった結晶性配向及び／またはドーピングを有する半導体材料の活性層31及び31'を製造することができる。
結合界面4は、表面に近い。従って、n-シリコンの支持基材上にn+ドーピングされた層31を直接一体化することができる。その配置で、製造中にドーピングを修正することなく、特定の部品を製造することができ、これはダイオード製造の際に有用である。
半導体材料31、31'は、その部分上に部品を直接製造できるように、単結晶質であるのが好ましいことに注意すべきである。
さらに、ハイブリッド配向を有する基材を得るためには、絶縁層31は、絶縁体21のタイルの結晶配向と異なった結晶配向を有することができる。この技術は、「HOT(ハイブリッド配向技術)」の頭字語により公知である。この技術により、結晶配向が異なった層または区域、例えばシリコン(100)及びシリコン(110)を有する、「ハイブリッド基材」と称される様々な電子部品(例えばnFET及びpFET電界効果トランジスタ)を同じ基材上に製造することができる。
上記の方法は、半導体基材中に埋め込まれた絶縁材料の部分、好ましくはシリコン基材中の酸化ケイ素(ＳｉＯ２)の部分、を含んでなるあらゆる混合基材の形成に応用することができる。

Claims (18)

  1. 半導体材料の基材中に埋め込まれた絶縁材料層の部分を含んでなる混合基材(5、5'、7、7'、8、8')を製造する方法であって、
    a) 少なくとも１つの：
    ・半導体材料から形成された支持基材(1、16、10)上に絶縁層(2、6)を形成または堆積させ、「前」面と称される前記支持基材の面の一方(11、161)が開いたキャビティ(13、160)を含み、前記キャビティを絶縁材料(21)で充填し、その上に前記支持基材(16、10)の前記前面(11、161)全体に広がる、「上側層」と称される絶縁層(22、62)を形成し、次いで、
    ・化学的-機械的研磨により、前記上側絶縁層(22、62)の少なくとも一部を研磨する
    ことからなるサイクルを行い、最後のサイクル中に行われる研磨で、予め決められた厚さまで薄くなった、完全に平面である絶縁体の上側層(22'、62')を得る、工程、
    b)分子結合により、半導体材料の供給源基材(3)を、前記薄くなった絶縁層(22'、62')の上に結合させる工程、
    c) 前記供給源基材(3)の、「残部」と称される一部(32)を除去し、前記薄くなった絶縁層(22'、62')の上に、予め決められた厚さを有する「活性」層と称される薄い層(31)を得る工程、及び
    d)得られた層の積重に、不活性及び／または還元性雰囲気中、前記薄い活性層(31)及び前記薄くなった上側絶縁層(22'、62')の厚さに応じて選択された温度及び時間で、「拡散処理」と称される熱処理を行い、前記薄くなった上側絶縁層(22'、62')の厚さ低下またはその完全な除去を引き起こし、前記支持基材(1、16)の前記キャビティ(13)中にある前記絶縁材料(21)を残す工程
    を含んでなる、方法。
  2. 前記支持基材(1)の前記前面(11)に存在する前記キャビティ(13)がリソグラフィにより形成される、請求項１に記載の方法。
  3. 前記支持基材(1)が、粗さが、走査幅2μmｘ2μmに対して0.5 nm rms以上である材料の層(16)により構成されるか、または覆われ、前記支持基材(16、1)の前記前面(161)に存在する前記キャビティ(160)が、前記粗さによるものである、請求項１に記載の方法。
  4. 前記支持基材(1)が、ダイヤモンドまたは窒化アルミニウム(ＡｌＮ)の表面層(16)により構成されるか、または前記表面層で覆われている、請求項３に記載の方法。
  5. 第一絶縁層(2)を形成または堆積させるための第一サイクルを行い、前記第一絶縁層を研磨して前記開いたキャビティ(13)の内側にある前記絶縁材料(21)だけを残し、前記支持基材(1)が、場合により、前記支持基材の前面上の前記キャビティ(13)の周囲に僅かな窪み(11')を有し、次いで、第二サイクルを行って第二絶縁層(6、61、62)を前記支持基材(1)上に堆積させて前記僅かな窪み(11')を前記第二絶縁体(61)で充填し且つその上に上側絶縁層(62)を形成し、前記第二上側絶縁層(62)を研磨して前記上側絶縁層の前記予め決められた厚さ(62')だけを残す、請求項１〜４のいずれか一項に記載の方法。
  6. 前記第一(2)及び第二(6)絶縁体が同等の化学的性質を有する、請求項５に記載の方法。
  7. 前記第一(2)及び第二(6)絶縁体が異なった化学的性質を有する、請求項５に記載の方法。
  8. 前記供給源基材(3)の前記残部(32)を機械的および／または化学的薄層化により除去する、請求項１〜７のいずれか一項に記載の方法。
  9. 前記分子結合による結合工程の前に、前記供給源基材(3)の内側に弱点区域(30)を形成し、前記区域(30)が、前記残部(32)及び前記薄い活性層(31)を画定する、請求項１〜７のいずれか一項に記載の方法。
  10. 前記弱点区域(30)が、原子状化学種の注入により形成される、請求項９に記載の方法。
  11. 前記弱点区域(30)が、多孔質層により形成される、請求項９に記載の方法。
  12. 前記残部(32)が、機械的、化学的及び／または熱的応力を作用させることにより、剥離される、請求項１０または１１に記載の方法。
  13. 前記拡散熱処理の後、前記薄い活性層(31)の粗さを低減するために行われる、追加の仕上げ工程を包含する、請求項１〜１２のいずれか一項に記載の方法。
  14. 前記仕上げ処理が、薄層化、化学的-機械的研磨、平滑化アニーリング、及びRTA型急速熱処理アニーリング、の少なくとも一種から選択される処理である、請求項１３に記載の方法。
  15. 前記支持基材(1)及び供給源基材(3)の前記半導体材料がシリコンであり、前記絶縁体(2、6)が酸化ケイ素(ＳｉＯ２)である、請求項１〜１４のいずれか一項に記載の方法。
  16. 前記拡散処理が、前記酸化ケイ素(ＳｉＯ２)層から、前記シリコンの薄い活性層を通して、酸素を拡散させることができ、前記処理が、1100℃〜1250℃、好ましくは1200℃に近い温度で5時間未満行われる、請求項１５に記載の方法。
  17. 前記シリコンの薄い活性層(31)の厚さが5 nm〜500 nmであり、前記薄くなった上側絶縁層(22'、62')の厚さが50 nm未満であり、前記拡散処理の温度が約1200℃であり、前記処理が、5分間〜5時間行われる、請求項１５に記載の方法。
  18. 前記拡散処理により、前記酸化ケイ素(ＳｉＯ２)層から、前記シリコンの薄い活性層(31)を通して、酸素が拡散し、前記シリコンの薄い活性層の厚さならびに前記拡散処理の持続時間及び温度が、酸化ケイ素ＳｉＯ２層(22'、62')の厚さを平均で毎分少なくとも0.05 nm減少させるように選択される、請求項１５に記載の方法。
JP2009543435A 2006-12-26 2007-12-12 混合基材の製造方法 Pending JP2010515248A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0655950A FR2910702B1 (fr) 2006-12-26 2006-12-26 Procede de fabrication d'un substrat mixte
PCT/EP2007/063829 WO2008077796A1 (en) 2006-12-26 2007-12-12 A method of fabricating a mixed substrate

Publications (1)

Publication Number Publication Date
JP2010515248A true JP2010515248A (ja) 2010-05-06

Family

ID=38134174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009543435A Pending JP2010515248A (ja) 2006-12-26 2007-12-12 混合基材の製造方法

Country Status (5)

Country Link
US (1) US7422958B2 (ja)
EP (1) EP2102903A1 (ja)
JP (1) JP2010515248A (ja)
FR (1) FR2910702B1 (ja)
WO (1) WO2008077796A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919006B2 (en) * 2007-10-31 2011-04-05 Freescale Semiconductor, Inc. Method of anti-stiction dimple formation under MEMS
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2936356B1 (fr) * 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
FR2937794A1 (fr) * 2008-10-28 2010-04-30 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde
KR101105918B1 (ko) * 2009-11-30 2012-01-17 주식회사 엘지실트론 질화물 반도체 소자의 제조방법
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
EP2600400A4 (en) * 2010-07-30 2015-03-18 Kyocera Corp COMPOSITE SUBSTRATE, ELECTRONIC COMPONENT, METHOD FOR PRODUCING THE COMPOSITE COMPOSITE AND METHOD FOR PRODUCING THE ELECTRONIC COMPONENT
US20120107992A1 (en) * 2010-10-28 2012-05-03 Freescale Semiconductor, Inc. Method of producing layered wafer structure having anti-stiction bumps
JP5454485B2 (ja) 2011-02-09 2014-03-26 信越半導体株式会社 貼り合わせ基板の製造方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
US9290380B2 (en) 2012-12-18 2016-03-22 Freescale Semiconductor, Inc. Reducing MEMS stiction by deposition of nanoclusters
WO2016149113A1 (en) * 2015-03-17 2016-09-22 Sunedison Semiconductor Limited Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
JP6592534B2 (ja) 2015-06-01 2019-10-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 多層構造体及びその製造方法
EP3739620B1 (en) 2015-06-01 2022-02-16 GlobalWafers Co., Ltd. A silicon germanium-on-insulator structure
JP6719600B2 (ja) 2016-06-24 2020-07-08 クロミス，インコーポレイテッド 多結晶セラミック基板およびその製造方法
SG11201903090SA (en) 2016-10-26 2019-05-30 Globalwafers Co Ltd High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
US11705395B2 (en) * 2018-06-25 2023-07-18 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
FR3086096B1 (fr) * 2018-09-14 2021-08-27 Soitec Silicon On Insulator Procede de realisation d'un substrat avance pour une integration hybride
CN111244273A (zh) * 2020-03-10 2020-06-05 上海华力微电子有限公司 改善rram阻变结构下电极凹陷的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221198A (ja) * 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
WO2006072871A2 (fr) * 2004-10-06 2006-07-13 Commissariat A L'energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees
JP2006517734A (ja) * 2003-02-12 2006-07-27 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 極度に粗れた基板上の半導体構造

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
EP0701286B1 (en) * 1994-06-16 1999-11-24 Nec Corporation Silicon on insulating substrate and manufacturing method for same
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6613643B1 (en) * 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
US6846727B2 (en) * 2001-05-21 2005-01-25 International Business Machines Corporation Patterned SOI by oxygen implantation and annealing
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
FR2850487B1 (fr) 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
KR100529667B1 (ko) * 2003-01-09 2005-11-17 동부아남반도체 주식회사 반도체 소자의 트렌치 형성 방법
US6989314B2 (en) * 2003-02-12 2006-01-24 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure and method of making same
JP4631347B2 (ja) * 2004-08-06 2011-02-16 株式会社Sumco 部分ｓｏｉ基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221198A (ja) * 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2006517734A (ja) * 2003-02-12 2006-07-27 エス　オー　イ　テク　シリコン　オン　インシュレータ　テクノロジース 極度に粗れた基板上の半導体構造
WO2006072871A2 (fr) * 2004-10-06 2006-07-13 Commissariat A L'energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees
JP2008516443A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法

Also Published As

Publication number Publication date
US20080153251A1 (en) 2008-06-26
EP2102903A1 (en) 2009-09-23
FR2910702A1 (fr) 2008-06-27
WO2008077796A1 (en) 2008-07-03
US7422958B2 (en) 2008-09-09
FR2910702B1 (fr) 2009-04-03

Similar Documents

Publication Publication Date Title
JP2010515248A (ja) 混合基材の製造方法
US5646053A (en) Method and structure for front-side gettering of silicon-on-insulator substrates
US7632739B2 (en) Fabrication of hybrid substrate with defect trapping zone
JP5636152B2 (ja) 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
KR101431780B1 (ko) 패턴화된 얇은 ｓｏｉ
US20040106268A1 (en) Thermally stable crystalline defect-free germanium boned to silicon and silicon dioxide
TW200816398A (en) A method of direct bonding two substrates used in electronics, optics, or optoelectronics
JP2013219370A (ja) 室温共有結合方法
TWI545614B (zh) 低溫下分離半導體層之方法
JPH05217826A (ja) 半導体基体及びその作製方法
JP2002542622A (ja) エピプロセスを用いたｓｏｉ基板の表面仕上げ
US7833877B2 (en) Method for producing a semiconductor substrate
EP0843346A2 (en) Method of manufacturing a semiconductor article
TW200931507A (en) Semiconductor wafer re-use in an exfoliation process using heat treatment
TWI355711B (en) Method of producing simox wafer
US6833195B1 (en) Low temperature germanium transfer
JP7351987B2 (ja) シリコン箔層の移転方法
US7666758B2 (en) Process for fabricating a substrate of the silicon-on-insulator type with thin surface layer
US8367519B2 (en) Method for the preparation of a multi-layered crystalline structure
JP2976929B2 (ja) 半導体装置の製造方法
JP3013932B2 (ja) 半導体部材の製造方法および半導体部材
US20240030061A1 (en) Donor substrate for the transfer of a thin layer and associated transfer method
US8691662B2 (en) Process for fabricating a silicon-on-insulator structure employing two rapid thermal annealing processes, and related structures
JP2007173694A (ja) 半導体基板の作製方法
JP5119742B2 (ja) 貼り合わせウエーハの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120712

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121010

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121019

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130305