JP2010514082A - 二重機能データレジスタ - Google Patents

Abstract

統合されたプログラム検証の機能性を有する二重機能データレジスタを提供する。二重機能データレジスタのマスタ及びスレーブラッチ回路は、２つの異なるデータのワードを同時に保存し得る。プログラム検証動作において、マスタラッチはプログラムデータを保存し、スレーブラッチは読み取りデータを受け取り保存する。各レジスタステージの比較ロジックは、双方のラッチのデータを比較し、比較結果を前段のレジスタステージの比較結果に統合する。最後の１ビットの結果は、プログラムされなかった少なくとも１ビットの存在を示す。各ステージ内の自動プログラム抑制ロジックは、首尾よくプログラムされたビットが次の再プログラムサイクルにおいて再プログラムされることを防止する。クロック信号のロウまたはハイのアクティブ状態の論理レベルにおいて、選択的にシフト動作を開始することで、いずれかのデータワードが連続してクロックに従い出力される。

Description

本発明は、不揮発性メモリに対して方向づけられる。更に具体的には、本発明は、不揮発性メモリのデータレジスタに対して方向づけられる。

この出願は、両方共それらの全体が参照によってここに組み込まれる、２００６年１２月２２日に出願された米国仮特許出願番号第60/871,519号、及び２００６年１２月２２日に出願された米国仮特許出願番号第60/871,571号に対する優先権の利益を主張する。

過去３０年間にわたり、アンチヒューズ技術は、多くの発明者、ＩＣ設計者、及び製造業者の著しい注意を引き付けた。アンチヒューズは、導電状態に変更できる構造であるか、もしくは、言い換えれば非導電状態から導電状態に状態を変える電子デバイスである。同様に、２進状態は、プログラミング電圧またはプログラミング電流のような電気応力（electric stress）に応答した高い抵抗及び低い抵抗の内の１つであり得る。マイクロエレクトロニクス業界においてアンチヒューズを開発して適用する多くの試みがあったが、しかし、今までで最も成功したアンチヒューズアプリケーションは、アクテル社（Actel）及びクイックロジック社（Quicklogic）によって製造されたＦＧＰＡデバイス、そしてミクロン社（Micron）によってＤＲＡＭデバイスに使用された冗長性プログラミングまたはオプションプログラミングにおいて見られ得る。アンチヒューズ技術は、当該技術において良く知られていると共に、アンチヒューズトランジスタの例が、図１〜図５ｂにおいて示される。

アンチヒューズメモリは、１度だけデバイスがデータによって永久に（電気的に）プログラムされ得るワンタイムプログラマブル（one-time programmable：ＯＴＰ）メモリの一種である。このデータは、特定用途のためにエンドユーザによってプログラムされる。使用され得るいくつかの種類のＯＴＰメモリセルがある。あらゆるデータがプログラムされ得るので、ＯＴＰメモリは、レベルの柔軟性をユーザに提供する。

アンチヒューズメモリは、ＲＦ−ＩＤタグを含む全てのワンタイムプログラマブルアプリケーションにおいて利用され得る。ＲＦ−ＩＤタグ付けアプリケーションは、業界において、例えば特にセールス、セキュリティ、輸送、ロジスティクス、及び軍の用途において、更に多くの支持を獲得している。単純でかつ完全なＣＭＯＳ互換アンチヒューズメモリは、集積回路製造及び試験工程に対するＲＦ−ＩＤタグ構想の応用を可能にする。従って、全てのウェハー上の、及び／またはウェハー上の全てのダイ上のＲＦ通信インタフェースと組み合わせてアンチヒューズメモリを利用することによって、プリント回路基板アセンブリと同様に、ＩＣ製造及びパッケージング（packaging）の間に、チップに特有の情報もしくはウェハーに特有の情報の非接触式プログラミング及び読み取りを可能にし、ＩＣ製造の生産性が増加し得る。

図１は、アンチヒューズメモリセルの基本概念を例証する回路図であり、一方、図２及び図３は、それぞれ、図１に示されたアンチヒューズメモリセルの平面図及び横断面図を示す。図１のメモリセルは、ビットラインＢＬをアンチヒューズデバイス１２の下側プレート（bottom plate）に連結するためのパスまたはアクセストランジスタ１０を備える。ワードラインＷＬは、アクセストランジスタ１０をターンオンにするために、アクセストランジスタ１０のゲートと連結されると共に、セルプレート電圧Ｖｃｐは、アンチヒューズデバイスをプログラミングするために、アンチヒューズデバイス１２の上側プレート（top plate）に連結される。

アクセストランジスタ１０及びアンチヒューズデバイス１２のレイアウトが非常に単純で簡単なことが、図２及び図３から分かり得る。アクセストランジスタ１０のゲート１４及びアンチヒューズデバイス１２の上側プレート１６は、アクティブ領域１８を横断して伸びるポリシリコンの同じ層によって構成される。それぞれのポリシリコン層の下のアクティブ領域１８には、下部のアクティブ領域からポリシリコンを電気的に分離するためのゲート誘電体として同じく知られている薄膜ゲート酸化膜２０が形成される。ゲート１４のそれぞれの側面は、拡散領域２２及び拡散領域２４であると共に、拡散領域２４はビットラインに連結される。図示されないが、当業者は、側壁スペーサ形成（sidewall spacer formation）、低濃度ドープ拡散（lightly doped diffusions：ＬＤＤ）、そして拡散及びゲートケイ素化（gate silicidation）のような標準のＣＭＯＳプロセスが適用され得ると理解することになる。古典的な１つのトランジスタ及びコンデンサのセル形状が広く使用されると同時に、トランジスタだけのアンチヒューズセルは、高密度応用に関して獲得され得る半導体アレイ領域の節約のために更に望ましい。そのようなトランジスタだけのアンチヒューズは、低コストＣＭＯＳプロセスによって製造するために簡単である一方、信頼できなければならない。

図４ａは、あらゆる標準のＣＭＯＳプロセスによって製造され得るアンチヒューズトランジスタの横断面図を示す。このアンチヒューズトランジスタの変形は、その内容が参照によって組み込まれる、２００７年６月１３日に出願された共同所有される米国特許出願番号第11/762,552号で開示される。現在示された例において、アンチヒューズトランジスタは、単純な厚膜ゲート酸化膜、または１つのフローティングした拡散端子を有する入出力ＭＯＳトランジスタとほとんど同じである。スプリットチャンネルコンデンサ（split-channel capacitor）またはハーフトランジスタ（half-transistor）とも称される開示されたアンチヒューズトランジスタは、ポリシリコンゲートと基板との間のヒューズリンクが予測どおりにデバイスの特定の領域に限定され得るように、確実にプログラムされ得る。図４ａの横断面図は、現在示された例ではｐ−チャンネルデバイスであるデバイスのチャンネル長さに沿って取得される。

アンチヒューズトランジスタ２６は、基板チャンネル領域３０上に形成される変厚ゲート酸化膜（variable thickness gate oxide）２８、ポリシリコンゲート３２、側壁スペーサ３４、フィールド酸化膜領域３６、拡散領域３８、及び拡散領域３８におけるＬＤＤ領域４０を備える。ビットライン接点４２は、拡散領域３８と電気的に接触しているように示される。変厚ゲート酸化膜２８は、チャンネル長さの部分が厚膜ゲート酸化膜によって覆われると共に、チャンネル長さの残りの部分が薄膜ゲート酸化膜によって覆われるように、厚膜ゲート酸化膜と薄膜ゲート酸化膜とから構成される。一般的に、薄膜ゲート酸化膜は、酸化膜破壊（oxide breakdown）が発生し得る領域である。一方、拡散領域３８に接触する厚膜ゲート酸化膜のエッジ（edge）は、ゲート酸化膜破壊が防止されるアクセスエッジを定義すると共に、ゲート３２と拡散領域３８との間の電流は、プログラムされたアンチヒューズトランジスタに関して流れることになる。厚膜酸化膜部分がチャンネル領域まで拡張する距離はマスクグレードによって決まると同時に、厚膜酸化膜部分は、好ましくは、同じチップ上に形成される高電圧トランジスタの最小長と少なくとも同じくらいの長さになるように形成される。

この例において、拡散領域３８は、ビットライン接点４２を通してビットラインに接続されるか、またはポリシリコンゲート３２が提供する電流を検知（センス）するための他のラインに接続されると共に、プログラミング電圧またはプログラミング電流に適応するように不純物が添加される。この拡散領域３８は、変厚ゲート酸化膜２８の厚膜酸化膜部分の最も近くに形成される。更に高電圧ダメージまたは漏電電流からアンチヒューズトランジスタ２６のエッジを保護するために、製造工程の間に、サリサイド保護酸化膜（salicide protect oxide）としても知られている抵抗保護酸化膜（resistor protection oxide：ＲＰＯ）が、側壁スペーサ３４のエッジからの金属粒子の間隔をあけるために導入され得る。このＲＰＯは、拡散領域３８の部分及びポリシリコンゲート３２の部分だけがサリサイド化されないようにするために、好ましくは、サリサイド化処理（salicidation process）の間に使用される。サリサイド化されたトランジスタが更に高い漏れ電流を有すると共に、それ故に、より低い破壊電圧を有するということが知られていることは有名である。従って、サリサイド化されない拡散領域３８を有することは、漏れ電流を減少させることになる。拡散領域３８は、低電圧トランジスタまたは高電圧トランジスタ、あるいは同じ拡散プロファイル（diffusion profile）もしくは異なる拡散プロファイルに帰着する２つの組み合わせになるように、不純物が添加され得る。

アンチヒューズトランジスタ２６の単純化された平面図が図４ｂで示される。ビットライン接点４２は、平面図を対応する図４ａの横断面図と適応させるための目視基準点として使用され得る。アクティブ領域４４は、チャンネル領域３０と拡散領域３８とが形成されるデバイスの領域であると共に、それは、製造工程の間に、ＯＤマスクによって定義される。破線の輪郭線４６は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義する。更に具体的には、破線の輪郭線４６によって囲まれている領域は、厚膜酸化膜が形成されるべき領域を指定する。ＯＤは、単に、酸化膜が形成されるべき基板上の領域を定義するためにＣＭＯＳプロセスの間に使用される（第１の）酸化膜定義マスクのことを指すと共に、ＯＤ２は、第１の酸化膜定義マスクとは異なる第２の酸化物定義マスクのことを指す。アンチヒューズトランジスタ２６を製造するためのＣＭＯＳプロセスの手順の詳細は、後で論じられることになる。本発明の実施例によれば、アクティブ領域４４のエッジとＯＤ２マスクの最も右側のエッジとによって境界が示される薄膜ゲート酸化膜の領域は最小限にされる。現在示された実施例において、この領域は、最も右側のＯＤ２マスクのエッジをアクティブ領域４４の平行なエッジの方へシフトすることによって最小限にされ得る。前述の米国特許出願番号第11/762,552号は、不揮発性メモリデバイスアレイに使用され得る代替の単一トランジスタのアンチヒューズメモリセルについて説明する。２つのトランジスタのアンチヒューズメモリセルが、図５ａ及び図５ｂの例において示されたように、当該技術において知られている。

図５ｂは、本発明の実施例による、あらゆる標準のＣＭＯＳプロセスによって製造され得る最小限にされた薄膜ゲート酸化膜領域を有する２つのトランジスタのアンチヒューズメモリセル４８の平面図を示す。図５ａは、図５ｂのメモリセル４８の線Ｂ−Ｂに沿って取得された横断面図を示す。２つのトランジスタのアンチヒューズメモリセル４８は、アンチヒューズトランジスタと直列に接続されたアクセストランジスタから構成される。アクセストランジスタは、厚膜ゲート酸化膜５２の上に重なるポリシリコンゲート５０を備えると共に、厚膜ゲート酸化膜５２自身はチャンネル５４の上に形成される。チャンネル５４の左側は、ビットライン接点５８に電気的に接続されている拡散領域５６である。チャンネル５４の右側は、アンチヒューズトランジスタによって共有される共通拡散領域６０である。アンチヒューズトランジスタは、薄膜ゲート酸化膜６４の上に重なるポリシリコンゲート６２を備えると共に、薄膜ゲート酸化膜６４自身はチャンネル６６の上に形成される。破線の輪郭線６８は、厚膜酸化膜が形成されるべきである領域を定義するＯＤ２マスクを表す。厚膜ゲート酸化膜５２は、高電圧トランジスタに対して使用されるものに対応し得ると共に、一方、薄膜ゲート酸化膜６４は、低電圧トランジスタに対して使用されるものに対応し得る。ポリシリコンゲート５０及びポリシリコンゲート６２が独立して制御され得るか、または、その代わりに、図５ｂで示されたように相互に接続され得ることは、有名である。図５ｂの例において、ポリシリコンゲート５０及びポリシリコンゲート６２の両方は、同じポリシリコン構造の一部であると共に、ワードライン接点７０を通してワードラインに接続されている。拡散領域５６及び拡散領域６０の両方は、ＬＤＤ領域を有することができると共に、それは、使用されるべき所望の作動電圧に応じて、全く同じに不純物を添加され得るか、もしくは異なって不純物を添加され得る。２００７年６月１３日に出願された共同所有される米国特許出願番号第11の/762,552号は、不揮発性メモリアレイに使用され得る代替の２つのトランジスタのアンチヒューズメモリセルについて説明する。

各プログラミングサイクルが幾らかの数のデータワードを同時にプログラムしようと試みるので、ＯＴＰメモリのプログラミングスピードは比較的遅い。各プログラミングサイクルに続くのが、データワードが首尾よくプログラムされたことを保証するためのプログラム検証サイクルである。プログラム検証ステップを通過しないあらゆるビットは、再プログラムされる。全てのメモリセル状態が首尾よくプログラムされるまで、このプロセスは続く。図６ａは、プログラムされない、アンチヒューズトランジスタ２６のようなアンチヒューズメモリセルが、どのようにプログラムされるかを示す。アンチヒューズトランジスタ２６は、ワードラインＷＬに接続されたそのゲート端子と、ビットラインＢＬに接続されたその単一の拡散領域とを有する。プログラミングは、ビットラインＢＬをＶＳＳにバイアスすると共に、ワードラインＷＬを高電圧レベルＶＰＰに駆動することによって達成される。ＶＰＰは、ポリシリコンゲートとチャンネル領域との間に導電性リンクを形成するのに十分であるように、薄膜ゲート酸化膜の製造技術及び厚さに基づいて選択される。

首尾よくプログラムされたアンチヒューズトランジスタ２６は、ポリシリコンゲートとチャンネル領域との間に導電性リンク７２が形成される図６ｂにおいて示される。導電性リンク７２は、ワードラインとアンチヒューズトランジスタ２６の薄膜ゲート酸化膜領域の下のチャンネル領域との間の抵抗性の接続として概略的に表される。その結果、導電性リンクを有するプログラムされたアンチヒューズトランジスタは、１ビットのデータの一方の論理状態を保存する。従って、プログラムされないアンチヒューズトランジスタは、デフォルト設定によって、１ビットのデータのもう一方の論理状態を保存することになる。アンチヒューズトランジスタ２６のプログラミングを抑制するために、ワードラインがＶＰＰに駆動される間、ビットラインはＶＤＤにバイアスされる。これは、導電性リンクの成形を抑制するのに十分であろう。

図７において示されたように、アンチヒューズトランジスタを読み取ることが、ワードラインを読み取り電圧ＶＲＥＡＤに駆動することによって、そしてビットラインをＶＳＳにプリチャージすることによって達成される。もしアンチヒューズトランジスタ２６が導電性リンク７２を有しているならば、その場合に、ワードラインは導電性リンク７２を介してビットラインをＶＲＥＡＤの電圧レベルまで、そしてアンチヒューズトランジスタのプラスのゲート電圧まで引き上げることになる。このビットライン電圧は、センス増幅器回路によって検知されて、増幅され得る。その一方で、もしアンチヒューズトランジスタ２６がプログラムされない、すなわち導電性リンク７２を有していないならば、その場合に、ビットラインはおおよそＶＳＳを維持することになる。

フラッシュ（Flash）、ＥＥＰＲＯＭ、もしくはアンチヒューズメモリのような、大部分の電気的にプログラム可能な不揮発性メモリは、メモリセルをプログラムするために高電圧の使用を必要とする。これらの高電圧は、チップ上で生成されると共に、プログラミング動作の間、ワードライン及び／またはビットラインに分配される。メモリの構造に応じて、あらゆる数のワードが同時にプログラムされ得ると共に、ここで各ワードは所定のビット数で構成される。メモリセルがプログラムされない状態、例えば論理０でスタートすると仮定すると、論理状態１を保存するためのメモリセルだけが実際にプログラミングを受ける。同時にプログラムされるべき論理状態１の数は、プログラムされるべきデータによって決まる。同時に多数のビットがプログラムされるかもしれないので、有限のオンチップ高電圧発生器は、全ての選択されたメモリセルをプログラムするための十分な電流を有していない可能性がある。従って、第１のプログラムサイクルの後で、プログラミングを受けたセルは、それらが首尾よくプログラムされたことを保証するために、検証（ベリファイ：verify）されなければならない。

検証は、メモリセルを読み取ると共に、それらの保存された論理状態（論理０または論理１）を、所望のプログラムされた状態（例えば論理１）と比較することによって行われる。プログラム検証サイクルによって判定されたように、もし特定のビットが首尾よくプログラムされなかったならば、その場合に、プログラミングサイクルは繰り返される。しかしながら、首尾よくプログラムされたセルを再プログラムする必要性はない。これは、アンチヒューズトランジスタにとって解決することが難しい。プログラムされたアンチヒューズトランジスタは、そのワードラインとそのビットラインとの間に形成された導電性の経路を有すると共に、従ってそのようなセルにプログラムサイクルを繰り返すことは、プログラミングがまだ必要とされるセルから更に多くの電流を引き離すことになる。従って、それらのメモリセルは、次のプログラミングサイクルから除外されなければならない。この反復のプログラム−検証−プログラムシーケンスは、プログラムされるべき全てのメモリセルが首尾よくプログラムされたとみなされるまで続く。

図８は、プログラム検証動作を実施するのに必要とされる論理回路を例証する、従来技術の単純化されたアンチヒューズメモリデバイスの構成図である。図８のアンチヒューズメモリデバイスは、アンチヒューズメモリセルまたは他の不揮発性メモリセルから構成される、ワードライン及びビットラインに接続されたメモリアレイ８０を備える。ワードラインドライバ８２は、読み取り電圧レベル及びプログラム電圧レベルをワードラインに印加し、一方、列デコーダ及びセンス増幅器８４は、データを検知すると共に、検知されたデータをデータレジスタ８６に対して多重通信するために、ビットラインに接続される。データレジスタ８６は、主としてプログラムされるべきデータを保存すると共に、読み取りデータを保存することに関与する。プログラム検証回路は、第２のデータレジスタ８８であり得る追加のラッチ回路と、比較ロジック９０とを備える。プログラムデータの使用において、プログラムデータＰ＿ＤＡＴＡがデータレジスタ８６によって受け取られると共に、それは第２のデータレジスタ８８に同様に保存される。当業者は、図を単純化するために、メモリデバイスの適切な動作のために必要とされる他の回路が故意に省略されると理解することになる。

一度プログラミングサイクルが完成されたならば、データは、プログラムされたメモリセルから読み取られると共に、データレジスタ８６に保存される。比較ロジック９０は、その場合に、データレジスタ８６とデータレジスタ８８の各ビット位置を相互に比較する。もし全てのビット位置が一致するならば、それは各ビット位置が首尾よくプログラムされたことを意味すると共に、その場合に、ステータス信号ＳＴＡＴＵＳは、全てのビットがプログラムされたことを示す論理レベルを有することになる。他の場合には、もし単に１つのビット位置が首尾よくプログラムされなかったならば、その場合に、ステータス信号ＳＴＡＴＵＳは、少なくとも１ビットが適切にプログラムされなかったことを示す別の論理レベルを有することになる。その場合に、更なるプログラムサイクルが実行され、一方、首尾よくプログラムされたビットは、マスクされるか、または更なるプログラミングが抑制される。

このプログラム検証方式に関する主な問題の内の１つは、回路の実装があまりにも多くの有益な回路領域を消費することである。主として、第２のデータレジスタがプログラムデータを保存するために必要とされると共に、それは、プログラムされるべきワードの幅が非常に広いならば、非常に大きいものになるであろう。首尾よくプログラムされたビット位置を操作禁止にする必要があるロジックは、少なくとも１つのビット位置の失敗したプログラミングを検出するために使用される比較ロジックであり得るように、複雑であり得る。当業者は、更に多くのチップ領域がデバイスごとに必要とされるので、増加した回路領域が装置の製造原価に直接影響を与えるであろうと理解することになる。

従って、第２のデータレジスタを必要とせず、そしてプログラム検証動作を単純化し得るプログラム検証方式を提供することが望ましい。

少なくとも従来のＯＴＰメモリの欠点を取り除くか、もしくは緩和することが、本発明の目的である。更に具体的には、プログラム検証動作をデータ保存機能に統合することができるデータレジスタを提供することが、本発明の目的である。

第１の特徴において、本発明は、データレジスタステージを提供する。前記データレジスタステージは、データ保存回路とステータス回路とを備える。前記データ保存回路は、直列入力端子から順次にデータをシフト入力すると共に直列出力端子からデータをシフト出力するためにマスタ−スレーブフリップフロップ構成に配置された第１のラッチと第２のラッチとを有する。前記シフト動作は、位相調整可能なクロック信号によって制御される。前記ステータス回路は、ローカルステータス信号を提供するために、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出すると共に、検出された対照的な論理状態に対応する出力を前段のローカルステータス信号と結合する。前記前段のローカルステータス信号は、前段のデータレジスタステージに保存される検出された対照的な論理状態に対応する。この特徴の実施例において、前記データ保存回路は、書き込み信号に応答して並列データを前記第１のラッチの入力に連結するための並列データ入力回路と、前記第２のラッチの出力に連結された並列データ出力端子とを備える。更に備えられるのは、もし前記第２のラッチが特定の論理状態を保存する場合に前記第１のラッチに保存された論理状態を反転するためのプログラム抑制回路である。前記プログラム抑制回路は、電源と前記第１のラッチの入力との間に直列に接続された第１のトランジスタと第２のトランジスタとを備える。前記第１のトランジスタのゲートはイネーブル信号を受け取ると共に、前記第２のトランジスタのゲートは前記第２のラッチの出力に連結される。

別の実施例において、前記ステータス回路は、前記第２のラッチの論理状態を、反転した前記第１のラッチの論理状態と比較するためのＸＯＲ（排他的論理和）ゲートと、前記ローカルステータス信号を提供するために、ＸＯＲゲートの出力を前記前段のローカルステータス信号と結合するためのＡＮＤ（論理積）ゲートとを備える。前記ステータス回路は、第２のローカルステータス信号を提供するために、前記第１のラッチと前記前段のデータレジスタステージの別の第１のラッチとに保存された適合する論理状態（matching logic state）を更に検出することになる。前記ステータス回路は、前記第２のローカルステータス信号を提供するために、前記第１のラッチの論理状態を、前記前段のデータレジスタステージの別の第１のラッチの論理状態に対応する第２の前段のローカルステータス信号と結合するためのＡＮＤゲートを備える。また更なる実施例において、前記第１のラッチの出力は、センス増幅器の入力に連結され、前記第２のラッチの入力は、センス増幅器の出力に連結される。前記位相調整可能なクロック信号は、ソースクロックとアクティブ状態の論理レベルのシフトイネーブル信号とに応答してクロック制御器によって生成された、第１及び第２のクロック信号を含み得る。前記クロック制御器は、第１のＡＮＤゲートと、第２のＡＮＤゲートとを備え得る。前記第１のＡＮＤゲートは、前記ソースクロックと前記アクティブ状態の論理レベルの前記シフトイネーブル信号とに応答して前記第１のクロック信号を生成する。前記第２のＡＮＤゲートは、反転したソースクロックと前記アクティブ状態の論理レベルの前記シフトイネーブル信号とに応答して前記第２のクロック信号を生成する。

第２の特徴において、本発明は、不揮発性メモリデバイスを提供する。前記不揮発性メモリデバイスは、ワードラインとビットラインとに接続された不揮発性メモリセルを有するメモリアレイと、ビットラインセンス増幅器と、データレジスタとを備える。前記ビットラインセンス増幅器は、プログラム動作においてプログラムデータに応答してビットラインをバイアスするための列に連結されると共に、読み取りデータを提供するために読み取り動作においてビットラインの読み取り電圧を検知する。前記データレジスタは、プログラムデータと読み取りデータを同時に保存すると共に、保存されたプログラムデータを保存された読み取りデータと比較する。前記データレジスタは、更に、前記保存されたプログラムデータと前記保存された読み取りデータとが対照的な論理レベルである場合に、成功したプログラム動作に対応するステータス信号を提供する。この特徴の実施例において、前記データレジスタは、第１のレジスタステージと第２のレジスタステージとを備え、前記プログラムデータと前記読み取りデータの内の１つを前記第２のレジスタステージに連結された直列出力ポートを通して直列にシフトするために、前記第１のレジスタステージと前記第２のレジスタステージとは相互に直列に接続される。前記第１のレジスタステージと前記第２のレジスタステージは、それぞれ、データ保存回路と、ステータス回路とを備え得る。前記データ保存回路は、直列入力端子から順次にデータをシフト入力すると共に直列出力端子からデータをシフト出力するためにマスタ−スレーブフリップフロップ構成に配置された第１のラッチと第２のラッチとを有する。前記シフト動作は、位相調整可能なクロック信号によって制御される。前記ステータス回路は、ローカルステータス信号を提供するために、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出すると共に、検出された対照的な論理状態に対応する出力を前段のローカルステータス信号と結合する。前記前段のローカルステータス信号は、前段のデータレジスタステージに保存される検出された対照的な論理状態に対応する。

また更なる実施例において、クロック制御器は、ソースクロックとシフトイネーブル信号とに応答して位相調整可能なクロック信号を生成するために提供される。前記ソースクロックが第１の論理レベルにある間に前記シフトイネーブル信号がアクティブ状態にされる場合に、前記プログラムデータが前記直列出力ポートを通してシフト出力され、前記ソースクロックが第２の論理レベルにある間に前記シフトイネーブル信号がアクティブ状態にされる場合に、前記読み取りデータが前記直列出力ポートを通してシフト出力される。前記データ保存回路は、書き込み信号に応答して並列データを前記第１のラッチの入力に連結するための並列データ入力回路と、前記第２のラッチの出力に連結された並列データ出力端子とを更に備える。

別の実施例によれば、前記ステータス回路は、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出するためのデータ照合回路を備える。前記データ照合回路は、ＸＯＲゲートと、ＡＮＤゲートとを備える。前記ＸＯＲゲートは、前記第２のラッチの論理状態を、反転した前記第１のラッチの論理状態と比較する。前記ＡＮＤゲートは、前記ローカルステータス信号を提供するために、前記ＸＯＲゲートの出力を前記前段のローカルステータス信号と結合する。プログラム抑制回路は、もし前記第２のラッチが首尾よくプログラムされたメモリセルに対応する読み取りデータを保存する場合に前記第１のラッチに保存された論理状態をプログラム抑制論理状態に変更するために提供される。前記ステータス回路は、前記第１のラッチと前段の第２のローカルステータス信号とが前記プログラム抑制論理状態に対応する論理状態を有する場合に第２のローカルステータス信号を提供するための再プログラム検証回路を備える。前記前段の第２のローカルステータス信号は、前記前段のデータレジスタステージによって提供される。本実施例の第１の特徴において、前記データレジスタは、前記ローカルステータス信号が前記検出された対照的な論理状態に対応する論理レベルである場合に成功したプログラム動作に対応するステータス信号を提供するためのプログラム検証ロジックを備える。本実施例の第２の特徴において、前記データレジスタは、前記第２のローカルステータス信号が前記プログラム抑制論理状態に対応する論理レベルである場合に成功したプログラム動作に対応するステータス信号を提供するためのプログラム検証ロジックを備える。

本実施例のまた更なる特徴において、前記データレジスタは、前記ローカルステータス信号が前記検出された対照的な論理状態に対応する論理レベルであると共に前記第２のローカルステータス信号が前記プログラム抑制論理状態に対応する論理レベルである場合に成功したプログラム動作に対応するステータス信号を提供するためのプログラム検証ロジックを備え得る。前記プログラム抑制回路は、電源と前記第１のラッチの入力との間に直列に接続された第１のトランジスタと第２のトランジスタとを備え得ると共に、前記第１のトランジスタのゲートはイネーブル信号を受け取ると共に、前記第２のトランジスタのゲートは前記第２のラッチの出力に連結される。前記再プログラム検証回路は、前記第２のローカルステータス信号を提供するために、前記第１のラッチの論理状態を前記前段の第２のローカルステータス信号と結合するためのＡＮＤゲートを備える。

本発明の他の側面及び特徴は、添付の図面と関連した本発明の特定の実施例の以下の説明に基づいて当業者には明白になるであろう。

アンチヒューズメモリセルの回路図である。 図１のアンチヒューズメモリセルの平面のレイアウト図である。 ラインＸ−Ｘに沿った図２のアンチヒューズメモリの横断面図である。 変厚ゲート酸化膜アンチヒューズトランジスタの横断面図である。 図４ａの変厚ゲート酸化膜アンチヒューズトランジスタの平面のレイアウト図である。 ２つのトランジスタのアンチヒューズメモリセルの横断面図である。 図５ａの２つのトランジスタのアンチヒューズメモリセルの平面のレイアウト図である。 プログラミング状態下の図４ａのアンチヒューズトランジスタの図である。 プログラムされた図４ａのアンチヒューズトランジスタの図である。 読み取り状態下のプログラムされた図４ａのアンチヒューズトランジスタの図である。 プログラム検証回路構成を有する従来技術の不揮発性メモリデバイスの構成図である。 本発明の実施例による、統合されたプログラム検証回路構成を有する二重機能データレジスタを備える不揮発性メモリデバイスの構成図である。 図９の二重機能データレジスタの詳細を示す構成図である。 アンチヒューズメモリアレイのためのフォルデッド（folded）ビットラインセンス方式の回路図である。 本発明の実施例による、図１０に示される二重機能データレジスタの内の１つのレジスタステージの回路図である。 本発明の実施例による、図９に示されるクロック制御器の回路図である。 本発明の実施例による、図１０に示されるプログラム検証ロジックの回路図である。 本発明の実施例による、二重機能データレジスタを使用するプログラム検証動作を実行するための方法のフローチャートである。 クロック信号の対応するシーケンス図を有する、図１２の二重機能データレジスタの直列シフト動作の一例の説明図である。 クロック信号の対応するシーケンス図を有する、図１２の二重機能データレジスタの直列シフト動作の別の例の説明図である。 本発明の実施例による、電源投入検出システムの構成図である。 図１８のテストメモリアレイのメモリセルに保存されたデータ状態の説明図である。 本発明の実施例による、マスクプログラムされたスキュード（skewed）ＲＯＭセルの平面図である。 本発明の実施例による、マスクプログラムされた２つのトランジスタのスキュード（skewed）ＲＯＭセルの平面図である。 図２０ａのマスクプログラムされたスキュード（skewed）ＲＯＭセルを使用する図１８のテストメモリアレイの平面図である。 図２０ｂのマスクプログラムされた２つのトランジスタのスキュード（skewed）ＲＯＭセルを使用する図１８のテストメモリアレイの平面図である。 図２１ａのスキュード（skewed）ＲＯＭセルに保存されたデータ状態の説明図である。 本発明の実施例による、図１８の二重機能データレジスタのレジスタステージの回路図である。 図１８の電源投入検出システムを使用する電源投入検出方法のフローチャートである。 クロック信号の対応するシーケンス図を有する、図１８の二重機能データレジスタの直列シフト動作の説明図である。 本発明の代替の実施例による、二重機能データレジスタの内の１つのレジスタステージの回路図である。

本発明の実施例は、添付の図面を参照して、ここでほんの一例として説明されることになる。

一般的に、本発明は、統合されたプログラム検証の機能性を有する二重機能直列及び並列データレジスタに対して方向付けられる。二重機能の直列及び並列動作は、２つの異なるデータのワードを同時に保存するためにデータレジスタのマスタ−スレーブラッチ回路を利用することによって、回路ロジックのオーバヘッドを削減するために、プログラム検証の機能性を統合する一方、ユーザに、単一の回路における直列データインタフェース接続または並列データインタフェース接続に関する選択権を与える。プログラム検証動作において、マスタラッチはプログラムデータを保存し、スレーブラッチは読み取りデータを受け取ると共に保存することになる。各レジスタステージにおける比較ロジックは、双方のラッチのデータを比較すると共に、比較結果を前段のレジスタステージの比較結果に統合することになる。最後の１ビットの結果は、プログラムされなかった少なくとも１ビットの存在を示すことになる。もし再プログラミングが必要であるならば、各ステージ内の自動プログラム抑制ロジックが、首尾よくプログラムされたビットがそれぞれ次の再プログラムサイクルにおいて再プログラムされることを防止することになる。２つのデータワードが本発明の実施例の二重機能データレジスタに同時に保存され得るので、クロック信号のロウ（low）またはハイ（high）のアクティブ状態の論理レベルのいずれかにおいて、選択的にシフト動作を開始することによって、いずれかのデータワードが連続してクロックに従い出力される。第２のデータレジスタが必要とされないので、かなりの回路領域が、従来技術のプログラム検証方式と比較して節約される。

図９は、本発明の実施例による、二重機能直列及び並列データレジスタを備える不揮発性メモリデバイスの構成図である。不揮発性メモリデバイス１００は、図４ａ、図４ｂ、図５ａ、及び図５ｂに示されたアンチヒューズメモリセルのような、ワードライン及びビットラインに接続された不揮発性メモリセルから構成されるメモリアレイ１０２を備える。メモリアレイ１０２が、ＥＥＰＲＯＭまたはフラッシュメモリセルのような他の不揮発性メモリセルによって実施され得るということに注意が必要である。ワードラインドライバ１０４は、ワードラインを読み取り電圧またはプログラム電圧に駆動し、一方、列デコーダ及びセンス増幅器１０６は、データを検知すると共に、検知されたデータを二重機能直列及び並列データレジスタ１０８に対して多重通信するために、ビットラインに接続される。クロック制御器１１０は、二重機能直列及び並列データレジスタ１０８のシフト機能を制御するためのクロック信号を提供する。

ここから以降は簡単に二重機能データレジスタ１０８と言われる二重機能直列及び並列データレジスタ１０８は、多くの有益な特徴の実行を容易にするように構成される。二重機能データレジスタ１０８は、並列フォーマット及び直列フォーマットの両方のデータを受け取って提供し得る。これは、メモリデバイス１００が統合されているか、もしくは一緒に使用されているシステムに、同じ構造を有する並列インタフェースまたは直列インタフェースに関する柔軟性を提供することである。並列データインタフェースに関して、並列データＰ＿ＤＡＴＡは、双方向バスを介して、二重機能データレジスタ１０８に、または二重機能データレジスタ１０８から、非同期的に連結され得る。その代わりに、個別の入力バス及び出力バスが、それぞれ並列入力データ及び並列出力データを伝送するために使用され得る。直列データインタフェースに関して、直列入力データは、入力ポートＳ＿ＤＡＴＡ＿ＩＮで受け取られると共に、直列出力データは、出力ポートＳ＿ＤＡＴＡ＿ＯＵＴにおいて提供される。直列データのシフトは、ソースクロックＳＣＫ及びシフトイネーブル信号ＳＥＮによって制御される位相調整可能なクロック信号ＣＫ１及びＣＫ２によって制御される。後述されるように、二重機能データレジスタ１０８に保存される２つのデータのワードは、ＳＥＮがＳＣＫに対してアクティブ状態の論理レベルに駆動される時間を制御することによって、同期的にシフト出力される。プログラムされたセルが自動的に更にプログラムされるのを抑制するためのロジック、及びプログラム検証ステータス信号ＳＴＡＴＵＳを生成するための縦続接続されたロジックは、プログラム検証動作のための二重機能データレジスタ１０８に統合される。

図１０は、本発明の実施例による、二重機能データレジスタ１０８の更なる詳細を示す構成図である。二重機能データレジスタは、アンチヒューズメモリセルアレイにプログラムされるべきデータを提供するために、そしてメモリセルアレイから取り出されたデータを保存するために、２つの異なるデータワードための一時的なデータ保存のために使用され得る。それは、更に、プログラム検証の目的のために、プログラムされるべきデータをプログラムされたセルの内容と比較するために使用される。二重機能データレジスタ１０８は、ｎ−ビット直列／並列シフトレジスタであり、ここで“ｎ”は“０”より大きい整数値であって、個々のレジスタステージから構成される。図１０は、第１のレジスタステージ２００、第２のレジスタステージ２０２、及び最後の（ｎ番めの）レジスタステージ２０４を示す。各レジスタステージは、ＷＲＩＴＥ信号によって制御された並列入力Ｐ＿ＩＮ、並列出力Ｐ＿ＯＵＴを有していると共に、クロック信号ＣＫ１、及びクロック信号ＣＫ２を受け取る。ＷＲＩＴＥ信号は、レジスタに対する非同期並列書込みを可能にし、一方、ＣＫ１及びＣＫ２は、レジスタ内容をソースクロックＳＣＫ（図示せず）に同期的にシフト入力及びシフト出力することを可能にする。各レジスタステージは、前段のレジスタステージが提供するデータを受け取るための直列入力端子、及び次段のレジスタステージにデータを提供するための直列出力端子を有する。例えば、レジスタステージ２０２は、レジスタステージ２００が提供する直列出力データＳ１＿ＯＵＴを受け取るための直列入力端子、及び次段のレジスタステージに直列出力データＳ２＿ＯＵＴを提供するための直列出力端子を有する。第１のレジスタステージ２００は、入力ポートＳ＿ＩＮを通して直列入力データを受け取ると共に、出力ポートＳ＿ＯＵＴを通して直列出力データを提供する。

特にレジスタステージ２０２を参照すると、各レジスタステージは、プログラム動作の間、端子ＳＡ１＿ｉｎを通してメモリセルにプログラムデータを提供することになり、一方、読み取り動作またはプログラム検証動作の間、端子ＳＡ＿ｏｕｔを通してメモリセルが提供する読み取りデータを受け取ることになる。当業者は、プログラムデータが、直接選択されたビットラインに、またはセンス増幅器を通して選択されたビットラインに提供され得るということ、そして読み取りデータが、センス増幅器から提供されるということを理解することになる。各レジスタステージは、例えばレジスタステージ２００に関してＣ１＿ａ及びＣ１＿ｂとして示された２つのプログラム検証信号を提供し得る。Ｃ１＿ａは、最初のプログラミング動作が全てのビットで成功したかどうかを示し、一方、Ｃ１＿ｂは、再プログラミング動作が全てのビットで成功しているかどうかを示す。２つの異なる比較結果を得る理由は、更に詳細に後で論じられることになる。各レジスタステージが提供する２つの比較結果は、次段のレジスタステージに提供され、次段のレジスタステージは、その場合に、それらの比較結果をそれ自身の比較結果と結合する。そして、結合された結果は、次段のステージに提供される。ロジックの最終ステージ、プログラム検証ロジック２０６は、最後のレジスタステージ２０４から最後の２つの比較結果を受け取ると共に、１つのステータス信号ＳＴＡＴＵＳを生成する。ステータス信号ＳＴＡＴＵＳは、最初のプログラム動作が成功したかどうか、もしくは次の再プログラム動作が成功したかどうかを示すために使用されることになる。プログラム検証ロジック２０６は、二重機能データレジスタ１０８の外側で実施され得る。

図１１は、フォルデッド（folded）ビットラインアンチヒューズメモリアレイ１０２の一部分、及びその関連する図９のビットラインセンス回路構成１０６の図である。図を簡略化するために、フォルデッドビットラインペアＢＬ／ＢＬ^＊、及び２つのワードラインだけが示される。複数のフォルデッドビットラインペアをビットラインセンス増幅器回路構成と選択的に連結するための列デコーダ回路構成は示されない。フォルデッドビットラインアンチヒューズメモリアレイ２１０は、ｎ−チャンネルアンチヒューズトランジスタ２１２及び２１４のゲート端子に接続されたワードラインＷＬ０及びＷＬ１、信号ＩＳＯに応答してビットラインの上側の部分をビットラインの下側の部分に接続するためのｎ−チャンネル分離トランジスタ２１６及び２１８、及びビットラインセンス回路構成を備える。ビットラインセンス回路構成は、プリチャージ回路２２０、基準電荷回路２２２、及びビットラインセンス増幅器２２４を備える。

プリチャージ回路２２０は、ビットラインＢＬとＢＬ^＊との間に直列に接続されると共に、プリチャージ信号ＢＬＰＣＨに接続されたそれらのゲート端子を有する２つのｎ−チャンネルプリチャージトランジスタ２２６及び２２８を備える。プリチャージトランジスタ２２６及び２２８の共有されたソース／ドレイン端子は、プリチャージ電圧ＶＰＣＨを受け取る。動作中、両方のプリチャージトランジスタ２２６及び２２８は、読み取り動作の準備において、アクティブ状態のハイの論理レベル（active high logic level）のＢＬＰＣＨに応答して、ビットラインＢＬ及びＢＬ^＊をＶＰＣＨにプリチャージするために、ターンオンすることになる。

基準電荷回路２２２は、ビットラインＢＬとＢＬ^＊との間に直列に接続されるｎ−チャンネルステアリングトランジスタ２３０及び２３２、ｎ−チャンネルトランジスタ２３４として実装されるキャパシタンス回路、及びｐ−チャンネルプリチャージトランジスタ２３６を備える。ステアリングトランジスタ２３０は、偶数選択信号Ｅ＿ＲＥＦに接続されるそのゲート端子を有し、一方、ステアリングトランジスタ２３２は、奇数選択信号Ｏ＿ＲＥＦに接続されるそのゲート端子を有する。キャパシタンス回路２３４は、電源ＶＣＣに接続されたそのゲート端子を有していると共に、ステアリングトランジスタ２３０及び２３２の共有されたソース／ドレイン端子と電源ＶＣＣとの間に、プリチャージトランジスタ２３６と直列に接続される。プリチャージトランジスタ２３６は、プりチャージまたはイネーブル信号ＰＣＨ^＊に接続されたそのゲート端子を有している。一般的に、キャパシタンス回路２３４は、ロウの論理レベルのＰＣＨ^＊パルスが受け取られる場合に、プリチャージされることになる。ＰＣＨ^＊パルスの継続期間は、トランジスタ２３４のサイズ及び提供されるべき所望の基準電荷に基づいてあらかじめ定められる。一度プリチャージされれば、キャパシタンス回路２３４の基準電荷を対応するビットラインに連結するために、ステアリングトランジスタ２３０または２３２のいずれかがターンオンにされる。例によれば、ビットラインに加えられる電荷は、約５０ミリボルトであり得る。信号Ｅ＿ＲＥＦ及びＯ＿ＲＥＦが、ＷＬ０またはＷＬ１を選択するために使用される同じ偶数／奇数アドレス指定ビットによって制御され得るということに注意が必要である。一実施例において、ＷＬ０のアクティブ化によってＥ＿ＲＥＦはアクティブ状態にされることになり、それによって基準電荷を相補的ビットラインＢＬ^＊に連結する。

ビットラインセンス増幅器２２４は、当該技術において有名である標準のクロスカップルインバータ回路（standard cross-coupled inverter circuit）から構成される。その回路は、両方がそれぞれのｎ−チャンネルトランジスタに直列に接続されるｐ−チャンネルトランジスタを備える。ｐ−チャンネルトランジスタの共通のドレイン端子は、ハイの論理レベルのイネーブル信号Ｈ＿ＥＮを受け取り、一方、ｎ−チャンネルトランジスタの共通のソース端子は、ロウの論理レベルのイネーブル信号Ｌ＿ＥＮを受け取る。Ｈ＿ＥＮは、引き下げられた内部のＶＣＣレベルであり得ると共に、一方、Ｌ＿ＥＮは、ＶＳＳレベルであり得る。ＤＲＡＭ技術におけるビットラインセンス増幅器２２４の動作は良く知られている。イネーブル信号Ｈ＿ＥＮ及びＬ＿ＥＮがアクティブ状態にされるとき、同じ時刻または異なる時刻のいずれかに、ビットラインセンス増幅器２２４は、ＢＬとＢＬ^＊との間の小さな電圧差を検知すると共に、ＢＬとＢＬ^＊との両方を、Ｈ＿ＥＮ及びＬ＿ＥＮの完全な論理レベル状態に急速に駆動することになる。

ビットラインセンス増幅器２２４が、両方のビットラインＢＬ及びＢＬ^＊に接続されるので、メモリアレイにプログラムされるか、またはメモリアレイから読み取られる論理状態は、アクセスされるメモリセルによって決定されることになる。例えば、もしアンチヒューズトランジスタ２１２と２１４の両方が論理１を保存するならば、ビットラインセンス増幅器２２４は、どのアンチヒューズトランジスタがアクセスされるかに依存する２つの異なる論理状態をラッチすることになる。その結果、データ状態補正器２３８は、論理１及び論理０の状態に対応する電圧レベルが読み取られると共にプログラムされることを保証するために使用される。この例において、アンチヒューズトランジスタ２１４を読み取るために、もしＷＬ０がアクティブ状態にされるならば、信号ＥＶＥＮは、ＢＬ^＊をゲートトランジスタ２４２に連結するための論理状態になることになる。その代わりに、アンチヒューズトランジスタ２１２を読み取るために、もしＷＬ１がアクティブ状態にされるならば、信号ＥＶＥＮは、ＢＬをゲートトランジスタ２４２に連結するための論理状態になることになる。データ状態補正器２３８の動作は、プログラムデータがゲートトランジスタ２４０からＢＬかＢＬ^＊のいずれかに連結されるべきである場合と同様である。データ状態補正器２３８は、信号ＥＶＥＮによって制御される単純な双方向性のマルチプレクサとして実施され得ると共に、それは、ワードラインＷＬ０及びＷＬ１を選択するために使用されるアドレスと関係があり得る。信号ＥＶＥＮは、信号Ｅ＿ＲＥＦ及び信号Ｏ＿ＲＥＦと同様に関係があり得る。ビットラインにプログラムされるべきデータは、ＳＡｉ＿ｉｎに連結されると共に、プログラム信号ＰＧＭによって制御されるｎ−チャンネルゲートトランジスタ２４０を通して提供される。ビットラインから読み取られるべきデータは、ＳＡｉ＿ｏｕｔに連結されると共に、読み取り信号ＲＥＡＤによって制御されるｎ−チャンネルゲートトランジスタ２４２を通して提供される。従って、ゲートトランジスタ２４０は、プログラム動作の間にターンオンにされ、一方、ゲートトランジスタ２４２は、読み取り動作の間にターンオンにされる。変数“ｉ”は、“１”と最大値“ｎ”との間の整数値であり、それは二重機能データレジスタ１０８の特定のレジスタステージを表す。端子ＳＡｉ＿ｉｎ及びＳＡｉ＿ｏｕｔは、二重機能データレジスタ１０８の内の１つのレジスタステージに接続されている。

図１２は、本発明の実施例による、図１０において示される二重機能データレジスタ１０８の内の１つのレジスタステージの回路図である。データレジスタステージ３００は、２つの主なセクションを含む。第１のセクションは、データの入力、出力、及びラッチ動作に関与するデータ保存回路３０２である。第２のセクションは、ステータス回路３０４、及び自動プログラム抑制回路３０６を含む。図１０において示される二重機能データレジスタ１０８の全てのレジスタステージは、図１２において示された同じ回路構成を有することになる。データ保存回路３０２が、ここで説明されることになる。信号名における変数“ｉ”は、それが関連付けられたレジスタステージを表示すると共に、ここで“ｉ”は“０”より大きく“ｎ”より小さいあらゆる整数値であり、“ｎ”は二重機能データレジスタ１０８におけるレジスタステージの最大数であるということに注意が必要である。

データ保存回路３０２は、マスタ−スレーブフリップフロップとして接続されたマスタラッチ３１０とスレーブラッチ３１２、直列入力ゲートデバイス３１４、転送ゲートデバイス３１８、及び並列入力ゲートデバイス３２０を備える。ラッチ３１０及び３１２は、その入力に対する非反転出力を有する単純なクロスカップルインバータ回路として実施され得るが、しかしスレーブラッチ３１２は、プログラム動作時にマスタラッチ３１０によって上書きされるように構成されることになる。当業者は、この望ましい結果を達成するようにトランジスタサイジング（transistor sizing：トランジスタのサイズ決定）が設定され得ると理解することになる。ゲートデバイス３１４及び３１８は、ｎ−チャンネルトランジスタとして示されるが、しかし、伝送ゲート（transmission gate）またはｐ−チャンネルデバイスであり得る。ゲートデバイス３１４は、クロック信号ＣＫ１に接続されたそのゲート端子を有しており、一方、ゲートデバイス３１８は、クロック信号ＣＫ２に接続されたそのゲート端子を有している。ＣＫ１及びＣＫ２は、制御されたクロック信号である。ゲートデバイス３１４及び３１８は、直列入力端子Ｓｉ＿ｉｎからマスタラッチ３１０に、またはマスタラッチ３１０からスレーブラッチ３１２に、またはスレーブラッチ３１２から直列出力端子Ｓｉ＿ｏｕｔに、データを順次にシフトするように、ＣＫ１及びＣＫ２によって制御される。並列入力データＰ＿ＩＮ＿ｉは、信号ＷＲＩＴＥがアクティブ状態の論理レベルにある場合に、ゲートデバイス３２０を通してマスタラッチ３１０の入力に提供されると共に、それはこの例ではハイの論理レベルである。並列出力データＰ＿ＯＵＴ＿ｉは、スレーブラッチ３１２の出力から提供される。通常プログラムデータであるマスタラッチ３１０の出力は、端子ＳＡｉ＿ｉｎを通してセンス増幅器に連結され、一方、センス増幅器が提供する読み取りデータは、端子ＳＡｉ＿ｏｕｔから提供されると共に、スレーブラッチ３１２によって保存される。

前述のように、プログラム検証方式は、２つの関連する回路、ステータス回路３０４及び自動プログラム抑制回路３０６を利用する。ステータス回路３０４は、ＸＯＲ（排他的論理和）ロジックゲート３３０、ＡＮＤ（論理積）ロジックゲート３３２及び３３４、そしてインバータ３３６を備える。インバータ３３６、ＸＯＲゲート３３０、及びＡＮＤゲート３３４はデータ照合回路を形成し、ＡＮＤゲート３３２は検証回路を形成する。ＸＯＲゲート３３０は、スレーブラッチの出力に接続された第１の入力、及びインバータ３３６を介してマスタラッチ３１０の出力に連結された第２の入力を備える。ＸＯＲゲート３３０の出力は、ＡＮＤゲート３３２の第１の反転入力に接続されると共に、ＡＮＤゲート３３２は、入力Ｃｉ−１＿ａに接続されたその第２の入力を有する。ＡＮＤゲート３３２の出力は、ローカルステータス信号Ｃｉ＿ａである。入力Ｃｉ−１＿ａは、前段のレジスタステージのローカルステータス信号であると共に、更に具体的には、前段のレジスタステージのＡＮＤゲート３３２の出力である。ローカルステータス信号Ｃｉ＿ａは、次段のレジスタステージのＡＮＤゲート３３２の第２の入力に接続されている。ＡＮＤゲート３３４は、マスタラッチ３１０の出力に接続された第１の入力、及び入力Ｃｉ−１＿ｂに接続された第２の入力を有すると共に、入力Ｃｉ−１＿ｂは、前段のレジスタステージが提供する別のローカルステータス信号である。ＡＮＤゲート３３４の出力は、第２のローカルステータス信号Ｃｉ＿ｂである。入力Ｃｉ−１＿ｂは、前段のレジスタステージのＡＮＤゲート３３４の出力に接続され、一方、Ｃｉ＿ｂは、次段のレジスタステージのＡＮＤゲート３３４の第２の入力に接続される。ＡＮＤゲート３３４は、マスタラッチ３１０の論理状態を、前段のレジスタステージのマスタラッチ３１０の論理状態と単に結合する。

ＸＯＲゲート３３０は、スレーブラッチ３１２の論理状態を、反転したマスタラッチ３１０の論理状態と比較する。ＸＯＲゲートの比較結果は、その場合に、ＡＮＤゲート３３２を使用して、前段のレジスタステージが提供する比較結果と比較されて結合される。回路のこの部分は、最初のプログラミング動作が成功したかどうかを検証すると共に、メモリテスト及び検証作業をスピードアップするために使用される。それは、同時に一行の全てのビットを比較すると共に、その結果は結合されて、図１４における１つの出力信号ＳＴＡＴＵＳになる。比較動作において、ＳＴＡＴＵＳは、もし全てのデータビットが一致するならば、ＣＯＭＰのアクティブ化によってハイになると共に、ハイ（HIGH）を維持し（論理１が全てのデータレジスタステージを通して伝搬する）、または、もし不一致が検出されるならば、ロウ（LOW）になる（いずれかのＸＯＲゲートの出力が０の代わりに１を出す場合に、それは反転したマスタラッチが提供するデータとスレーブラッチが提供するデータとの間の不一致を示す。）。ＳＴＡＴＵＳは、ＣＯＭＰがハイに維持される限り、アクティブにされた状態を維持し、そしてＣＯＭＰがロウになるときに、デフォルトのロウ状態にリセットされる。ＣＯＭＰ（比較）動作の前に、データレジスタのマスタラッチは、オリジナルの所望のデータによって再ロード（reload：再読み込み）されるべきであり、そしてスレーブラッチは、プログラミング後のメモリセルから読み取られた実際のデータを含むべきである。

自動プログラム抑制回路３０６が初期プログラム動作の失敗の後で利用される場合に、自動プログラム抑制回路３０６は、再プログラミング動作が成功したかどうかを検証するために使用される。自動プログラム抑制回路３０６は、ＶＤＤのような電源とマスタラッチ３１０の入力との間に直列に接続されたプリチャージデバイス３４０及び結合デバイス３４２を備える。デバイス３４０とデバイス３４２の両方は、この実施例では、ｎ−チャンネルトランジスタであるとして示される。プリチャージデバイス３４０のゲートは、プリチャージ信号ＰＣＨに接続されると共に、結合デバイス３４２のゲートは、スレーブラッチ３１２の出力に接続される。電源の選択は、プログラムされるべきメモリセルを選択するためのマスタラッチ３１０によって保存される論理状態によって変わる。例えば、もしマスタラッチ３１０が、そのビットラインに接続されたメモリセルのプログラミングを示す論理０（ＶＳＳ）を保存するならば、その場合に、プリチャージデバイス３４０に接続される電源はＶＤＤになるであろう。従って、ＶＤＤは、プログラムされるべきではないメモリセルのために、マスタラッチ３１０に保存される論理状態である。自動プログラム抑制回路３０６は、従って、もしメモリセルが首尾よくプログラムされたならば、マスタラッチ３１０の状態を変えることになる。この例において、首尾よくプログラムされたメモリセルは、プログラム動作の後に続くプログラム検証読み取り動作においてハイの論理状態を保存するスレーブラッチ３１２に帰着するであろう。その結果、ＰＣＨがハイの論理レベルに駆動されるとき、ＶＤＤは、マスタラッチ３１０の状態を入れ替えるために、マスタラッチ３１０の入力に連結される。

データレジスタステージ３００のデータシフト動作及び論理比較動作は、後の方で更に詳細に論じられることになる。そのような討論の前に、図９のクロック制御器１１０の説明を以下に続ける。図１３は、本発明の実施例による、クロック制御器１１０の回路図である。クロック制御器１１０は、第１のＡＮＤロジックゲート３５０、及び第２のＡＮＤロジックゲート３５２を備える。ＡＮＤゲート３５０とＡＮＤゲート３５２の両方はシフトイネーブル信号ＳＥＮを受け取るための第１の入力を有し、一方、ＡＮＤゲート３５２はソースクロック信号ＳＣＫを受け取るための第２の入力を有し、ＡＮＤゲート３５０はソースクロック信号ＳＣＫの相補信号を受け取るための第２の入力を有する。ＡＮＤゲート３５０の出力は、クロック信号ＣＫ２であると共に、ＡＮＤゲート３５２の出力は、クロック信号ＣＫ１である。その結果、ＳＥＮが非アクティブ状態のロウの論理状態（inactive low logic state）にある間、ＡＮＤゲート３５０の出力及びＣＫ１は、非アクティブ状態のロウの論理状態にあることになる。注目に値する特徴は、ＳＣＫがハイの論理レベルまたはロウの論理レベルのいずれかである場合に、いつＳＥＮをアクティブ状態のハイの論理レベル（active high logic level）に駆動するかを選択することによって、ＣＫ１及びＣＫ２の開始位相を制御する能力である。従って、ＣＫ１及びＣＫ２は、位相の調節可能なクロック信号である。

以下のプログラム検証ロジック２０６の討論は、二重機能データレジスタ全体の動作の概要になるであろう。図１４は、本発明の実施例による、プログラム検証ロジック２０６の回路図である。プログラム検証ロジック２０６は、ＡＮＤロジックゲート３６０、３６２、及びＯＲロジックゲート３６６を備える。ＡＮＤゲート３６０は、最後のレジスタステージが提供する第１のプログラム検証信号であるＣｎ＿ａ、及び比較イネーブル信号ＣＯＭＰを受け取る。ＡＮＤゲート３６０の出力は、ＯＲゲート３６６の第１の入力に接続される。ＡＮＤゲート３６２は、その反転端子において最後のレジスタステージが提供する第２のプログラム検証信号であるＣｎ＿ｂを受け取ると共に、その非反転端子においてプリチャージ信号ＰＣＨを受け取る。ＡＮＤゲート３６２の出力は、ＯＲゲート３６６の第２の入力に接続される。

概して、プログラム検証ロジック２０６の動作が説明される。例えば、高速のプログラム検証動作において、プログラム動作の後、信号ＳＴＡＴＵＳは、もし全てのデータビットが一致するならば、ＣＯＭＰのハイの論理状態へのアクティブ化によってハイの論理状態（例えば論理１）になると共に、ハイを維持し（論理１が全てのデータレジスタステージを通して伝搬する）、または、もし不一致が検出されるならば、ロウになる。いずれかのＸＯＲゲートの出力が０の代わりに１を出す場合に不一致が検出され、それは反転したマスタラッチ３１０が提供するデータとスレーブラッチ３１２が提供するデータとの間の不一致を示す。ＳＴＡＴＵＳ信号は、ＣＯＭＰがハイに維持される限り、アクティブにされた状態を維持し、そしてＣＯＭＰがロウになるときに、デフォルトのロウ状態にリセットされる。ＣＯＭＰ（比較）動作の前に、データレジスタのマスタラッチは、オリジナルの所望のデータによってロード（load：読み込み）されるべきであり、そしてスレーブラッチは、プログラミング後のメモリセルから読み取られた実際のデータを含むべきである。この高速のプログラム検証動作の間、ＰＣＨは、ロウの論理レベルにおける非アクティブの状態に維持される。

二重機能データレジスタ１０８のプログラム検証動作及びデータシフト動作が、図１０、図１２、図１３、及び図１４に示された回路を参照しながら、ここで説明されることになる。以下は、図１５のフローチャートを参照した、プログラム動作及びプログラム検証動作に関する二重機能データレジスタ１０８の動作の説明である。

プログラム動作は、ステップ４００において始まり、プログラムされるべきデータを二重機能データレジスタ１０８にロードする（読み込む）ことを始める。アンチヒューズメモリセルに保存されるべきプログラムデータは、図１０の第１のレジスタステージ２００のＰ＿ＩＮ＿ｉポートを通して並列にロードされるか、もしくは図１０の第１のレジスタステージ２００のＳ＿ＩＮポートからビットをシフト入力することによって直列にロードされる。並列ロード動作において、信号ＷＲＩＴＥは、データビットをマスタラッチ３１０にロードするために、アクティブ状態のハイの論理レベルに引き上げられる。直列ロード動作において、ビットは、各レジスタステージのマスタラッチ３１０にシフト入力されるべきである。図１３を参照すると、これは、ＳＣＫがハイの論理レベルにあるとき、ＳＥＮをアクティブ状態のハイの論理レベルに駆動することによって行われる。従って、シフト動作は、ハイの論理レベルのＣＫ１、及び非アクティブ状態のロウの論理レベルのＣＫ２で始まる。従って、ハイの論理レベルで保持されたＳＥＮによって、ＳＣＫは、プログラムデータの全てのビットが全てのレジスタステージのマスタラッチ３１０にシフト入力されるまで、ＣＫ１及びＣＫ２をアクティブ状態のハイの論理レベルに交互に駆動するために振動し続ける。メモリセルが図４ａ、図４ｂ、図５ａ、及び図５ｂに示されたアンチヒューズトランジスタであるこの例において、論理０（ＶＳＳ）を保存するあらゆるマスタラッチ３１０は、対応するビットラインに接続されたアンチヒューズトランジスタがプログラムされることをもたらすことになる。論理１（ＶＤＤ）を保存するあらゆるマスタラッチ３１０は、対応するビットラインに接続されたアンチヒューズトランジスタがプログラムされることを抑制することになる。

続くステップ４０２において、列デコーダは、特定の列アドレスに基づいてアクティブ状態にされると共に、ビットラインは、マスタラッチ３１０に保存される論理状態に対応する電圧レベルに駆動される。ビットラインが二重機能データレジスタ１０８に保存されるプログラムデータに基づいてバイアスされることによって、選択されたワードラインは、プログラミングを始めるために、ステップ４０４において、ＶＰＰのプログラミング電圧に駆動される。選択されたワードライン及びＶＳＳにバイアスされたビットラインに接続されたアンチヒューズメモリセルのみがプログラムされるべきであり、それは、そのポリシリコンゲートとそのチャンネル領域との間に導電性のリンクが形成されるべきであることを意味している。ここで、プログラム検証動作が、ちょうどプログラミング動作を受けたアンチヒューズメモリセルの状態を読み取ることによって、ステップ４０６において始まる。これは、同じワードラインを読み取り電圧で駆動することによる通常の読み取り動作を実行することによって、行われる。データは、検知されて、各レジスタステージのスレーブラッチ３１２にロードされる。全てのゲートデバイス３１４及び３１８をターンオフにされた状態に保つために、ＳＥＮが非アクティブ状態のロウの論理レベルにセットされるということに注意が必要である。ここで、マスタラッチ３１０は、選択されたメモリセルに関するプログラムデータを保存しており、そして、スレーブラッチ３１２は、同じ選択されたメモリセルからの読み取りデータを保存する。

ＸＯＲゲート３３０を使用して、各レジスタステージのマスタラッチ３１０に保存されたデータとスレーブラッチ３１２に保存されたデータとが、相互に比較される。もしメモリセルをマスタラッチ３１０がメモリセルをプログラムするための論理０を保存した場合、その場合に、首尾よくプログラムされたメモリセルに関する読み取り動作は、スレーブラッチ３１２に保存された論理１をもたらす。従って、インバータ３３６のおかげで、ＸＯＲゲート３３０は、そのような場合に、ロウの論理レベルの出力を提供することになる。それとは反対に、マスタラッチ３１０がメモリセルのプログラミングを抑制するための１を保存した場合、その場合に、プログラムされないメモリセルに関する読み取り動作は、スレーブラッチ３１２に保存された論理０をもたらすことになる。従って、ＸＯＲゲート３３０は、この場合もやはり、ロウの論理レベルの出力を提供することになる。これらの場合の両方が示すのは、プログラミングが成功したということである。一方、もしメモリセルが適切にプログラムされなかった場合、または不十分にプログラムされた場合、その場合に、読み取り動作は、スレーブラッチ３１２に保存された論理０をもたらすことになる。ＸＯＲゲート３３０は、その場合に、ハイの論理レベルの出力を提供することになり、それによってメモリセルのプログラミングの不成功を示す。第１のレジスタステージが論理１（すなわちＶＤＤ）に拘束されたそのＣｉ−１＿ａ端子及びＣｉ−１＿ｂ端子を有するであろうことに注意するべきである。各ステージが提供するこれらのプログラム検証結果は、最後のＣｉ−１＿ａプログラム検証出力がプログラム検証ロジック２０６のＡＮＤゲート３６０に提供されるまで、順次に次段のレジスタステージに供給される。

プログラム検証ロジック２０６において、初期プログラム動作について、各レジスタステージにおける全ての比較結果を評価するために、ＰＣＨは、ロウの論理レベルに維持されると共に、ＣＯＭＰは、ハイの論理レベルに駆動される。これは、図１５におけるデータ比較ステップ４０８に対応する。ＣＯＭＰがハイの論理レベルにあるときに、もしＣｎ＿ａがハイの論理レベルにあるならば、ステータス信号ＳＴＡＴＵＳは、ハイの論理レベルになるであろう。これは、全てのレジスタステージが、それらのそれぞれのメモリセルの首尾よいプログラミングを報告したことを意味する。その代わりに、もし少なくとも１つのレジスタステージが失敗したプログラミングを報告するならば、Ｃｎ＿ａは、ロウの論理レベルになるであろうと共に、ＳＴＡＴＵＳは、失敗したプログラミングをシステムに伝えるために、ロウの論理レベルに駆動されることになる。ステップ４１０において、もし全てのビットの首尾よいプログラミングを示すためにＳＴＡＴＵＳがハイの論理レベルになるならば、その場合に、ステップ４１２において、プログラム検証動作が終了する。もし失敗したプログラミングを示すためにＳＴＡＴＵＳがロウの論理レベルになるならば、その場合に、方法は、初期プログラム動作の後で再プログラミングを始めるために、ステップ４１４に進行する。ステップ４１４において、首尾よくプログラムされたセルに対応するマスタラッチ３１０は、特定のメモリセルに対する更なるプログラミングを抑制する論理レベルにリセットされる。例えば、図１２において、これは、ＰＣＨをハイの論理レベルに駆動することによって行われ、それは、スレーブラッチ３１２が論理１を保存するならば、ＶＤＤ（論理１）をマスタラッチ３１０に連結することになる。従って、各レジスタステージは、もしその対応するメモリセルが首尾よくプログラムされたならば、その対応するメモリセルの更なるプログラミングを自動的に抑制する。首尾よくプログラムされなかったメモリセルは、論理０を保存するそれらの対応するスレーブラッチを有すると共に、それにより、そのマスタラッチ３１０が論理０のデータを保持することを可能にする。

方法は、その場合に、レジスタステージによって選択された首尾よくプログラムされなかったメモリセルのみのプログラミングを繰り返すために、ステップ４０４にループバックする。データは、ステップ４０６において、メモリセルからもう一度読み取られる。ここで、ステップ４０８において、全てのビットの首尾よいプログラミングを確認するために、レジスタステージによる異なるデータの比較動作が実行される。

ステップ４１０において、全てのマスタラッチ３１０の出力がＡＮＤゲート３３４によって相互に比較されると共に、最後の出力Ｃｎ＿ｂが、図１４のプログラム検証回路２０６によって受け取られる。プリチャージ信号ＰＣＨは、全てのレジスタステージの自動プログラム抑制回路３０６が、既にプログラムされた全てのビットを、それらの状態を反対の論理レベル、すなわち論理１に入れ替えることによって、マスタラッチから除去することを可能にすると共に、ビットの内のいくつかが更なるプログラミングを必要とするかどうかを示すＳＴＡＴＵＳ信号をアクティブ状態にする。ＰＣＨがハイの論理レベルに維持される限り、ＳＴＡＴＵＳ信号は、アクティブにされた状態を維持する。ハイの論理レベルのＰＣＨは、プログラム検証回路２０６のＡＮＤゲート３６２が、Ｃｎ＿ｂ信号を通過させることを可能にする。例えば全てのマスタラッチ３１０が論理１を保存するとき、ハイの論理レベルのＣｎ＿ｂは、全てのビットの首尾よいプログラミングを示す。ハイの論理レベルＣｎ＿ｂは、ＳＴＡＴＵＳを、全てのメモリセルの首尾よいプログラミングを示すロウの論理レベルに駆動するために、ＡＮＤゲート３６２の入力で反転される。一方、もしまさに１つのマスタラッチが論理０の状態をまだ保持するならば、その場合に、Ｃｎ＿ｂは、ロウの論理レベルになるであろうと共に、ＳＴＡＴＵＳは、少なくとも１つの首尾よくプログラムされなかったデータのビットの存在を示すために、ハイの論理レベルになることになる。もしＳＴＡＴＵＳがハイならば、その場合に、方法は、更なる再プログラムの反復のために、ステップ４０４にループバックする。ステップ４１４が本来ステップ４０８において実行されると共に、従って、再プログラミングの反復に対して冗長であるということに注意が必要である。再プログラミングの反復の数は、監視され得ると共に、もしあるメモリセルがプログラム可能ではないように思われるならば、全体の作業は中止され得る。

本実施例の二重機能データレジスタ１０８は、以前に示されたように、プログラム検証動作のアプリケーション以外のアプリケーションのために使用され得る。二重機能データレジスタ１０８は、他のアプリケーションに関して、２つの異なるデータのワードを一時的に保存するために使用され得る。例えば、プログラム動作の準備の際に、プログラムデータがレジスタステージに並列にロードされた並列動作モードにおいて、読み取り動作が実行される間、プログラミング動作は一時中断され得る。従って、プログラムデータがレジスタステージのマスタラッチに保存される一方、メモリアレイから読み取られたデータは、スレーブラッチに保存され得ると共に、並列に読み取られ得る。一度読み取り動作が完了されたならば、プログラム動作は再開し得る。前と同じように、並列動作モードにおいて、第１のデータワードは、並列入力ポートＰ＿ＩＮ＿ｉを通してマスタラッチ３１０にロードされ得ると共に、次に、ＳＣＫがロウの論理レベルにある間にＳＥＮをハイの論理レベルにパルス化することによって、スレーブラッチ３１２にシフトされる。そして、第２のデータワードが、マスタラッチ３１０にロードされ得る。第１のデータワードは、Ｐ＿ＯＵＴ＿ｉポートを通して即座に読み取られ得ると共に、次に、第２のデータワードが、スレーブラッチ３１２にシフトされ、そしてＰ＿ＯＵＴ＿ｉポートを通して読み取られる。もし第２のデータワードだけを目的とするならば、その場合に、第２のデータワードのビットがスレーブラッチ３１２にシフトされるので、第１のデータワードは上書きされる。以前に説明された動作には、各レジスタステージの中でシフトするデータだけが存在する。

本発明の実施例によれば、二重機能データレジスタ１０８に保存される２つのデータワードの内の１つの直列出力が可能である。例えば、メモリシステムによって提供された１つのデータワードは、マスタラッチ３１０に順次にシフト入力されるか、もしくは、マスタラッチ３１０に並列に提供され得ると共に、一方、第２のデータワードは、メモリアレイから読み取られると共に、スレーブラッチ３１２に格納され得る。図１６は、各レジスタステージのスレーブラッチ３１２に保存されたデータが直列出力ポートＳ＿ＯＵＴを通して読み取られる、二重機能データレジスタ１０８の直列シフト動作の例を例証する。図１６において、例における二重機能データレジスタは、３つのレジスタステージ５００、５０２、及び５０４を備えると共に、各レジスタステージは、左側のボックスによって表されたマスタラッチと右側のボックスによって表されたスレーブラッチとを備える。各レジスタステージが、図１２において示された回路構成を有している仮定されている。シーケンス図は、信号ＳＣＫ、ＳＥＮ、ＣＫ１、及びＣＫ２に関する信号トレースを示す。

最初のステップ（１）において、二重機能データレジスタに保存された２つのデータワードが存在する。データビットＡ１、Ａ２、及びＡ３は、マスタラッチ３１０に保存された第１のデータワードに対応し、一方、データビットＢ１、Ｂ２、及びＢ３は、スレーブラッチ３１２に保存された第２のデータワードに対応する。ステップ（１）において、データシフトは実行されず、従って信号ＳＥＮは非アクティブ状態のロウの状態を維持する。その結果、ＣＫ１及びＣＫ２は、非アクティブ状態のロウの状態にある。スレーブラッチ３１２が提供する第１のデータワードの直列出力は、ＳＣＫがハイの論理レベルにある間にシフトイネーブル信号ＳＥＮをハイの論理レベルに駆動することによって開始される。図１６のシーケンス図において示されたように、ＳＥＮがハイの論理レベルに上昇した後で、ＣＫ１はＳＣＫを追随することになると共に、ＣＫ２は、ＣＫ１の補数になるであろう。ゲートデバイス３１４が開くことになり、それによって、スレーブラッチ３１２が提供するデータが、次段のレジスタステージに伝搬することを可能にする。図１６において、これは、Ａ１がＳ＿ＯＵＴにシフトされ、Ａ２がレジスタステージ５０４のマスタラッチ３１０にシフトされ、そしてＡ３がレジスタステージ５０２のマスタラッチ３１０にシフトされるステップ（２）に示される。ステップ（３）において、ＣＫ１及びＣＫ２は論理状態を変えると共に、それによって、マスタラッチ３１０からスレーブラッチ３１２に対するデータの内部のシフトを実行する。

ソースクロックＳＣＫが振動するので、全てのデータビットが出力ポートＳ＿ＯＵＴを通して出力されるまで、第１のデータワードのデータビットがレジスタステージからレジスタステージにシフトされることになる。従って、マスタラッチ３１０に保存されたデータは、シフト動作のために上書きされる。“−”は、シフト動作の間にＳ＿ＩＮ入力ポートから伝搬する無効データを示す。

図１７における上述のシフトシーケンスは、各レジスタステージのマスタラッチ３１０に保存されたデータが直列出力ポートＳ＿ＯＵＴを通して読み取られる、二重機能データレジスタ１０８の直列シフト動作の例を例証する。図１７において、例における二重機能データレジスタは、図１６において示されたのと同じ３つのレジスタステージを備える。シーケンス図は、信号ＳＣＫ、ＳＥＮ、ＣＫ１、及びＣＫ２に関する信号トレースを示す。

最初のステップ（１）において、二重機能データレジスタに保存された２つのデータワードが存在する。データビットＡ１、Ａ２、及びＡ３は、マスタラッチ３１０に保存された第１のデータワードに対応し、一方、データビットＢ１、Ｂ２、及びＢ３は、スレーブラッチ３１２に保存された第２のデータワードに対応する。ステップ（１）において、信号ＳＥＮは非アクティブ状態のロウの状態を維持するので、データシフトは実行されない。その結果、ＣＫ１及びＣＫ２は、非アクティブ状態のロウの状態にある。マスタラッチ３１０が提供する第２のデータワードの直列出力は、ＳＣＫがロウの論理レベルにある間にシフトイネーブル信号ＳＥＮをハイの論理レベルに駆動することによって開始される。図１７のシーケンス図において示されたように、ＳＥＮがハイの論理レベルに上昇した後で、ＣＫ２はＳＣＫを追随することになると共に、ＣＫ１は、ＣＫ２の補数になるであろう。ゲートデバイス３１８が開くことになり、それによって、マスタラッチ３１０が提供するデータが、そのレジスタステージのスレーブラッチ３１２に伝搬することを可能にする。図１７において、これは、Ｂ１、Ｂ２、及びＢ３が、全て、それらのそれぞれのスレーブラッチ３１２にシフトされるステップ（２）に示される。すなわち、第１の動作は、マスタラッチ３１０からスレーブラッチ３１２に対するデータの内部のシフトである。ステップ（３）において、ＣＫ１及びＣＫ２は論理状態を変えると共に、Ｂ１が出力ポー著Ｓ＿ＯＵＴに出力される。それと同時に、Ｂ２は、次段のレジスタステージにシフトされ、そして、Ｂ３も、次段のレジスタステージにシフトされる。ステップ（４）において、ステップ（２）と同じデータの内部のシフトが実行される。

従って、第１のシフト動作に関して、ＳＥＮがソースクロックＳＣＫに対してアクティブ状態になるべきときを選択することによって、ＣＫ１及びＣＫ２の最初の開始位相は１８０度調節され得る。従って、いずれのデータワードも、二重機能データレジスタ１０８によって、順次に出力され得る。

２つのデータワードを保存する二重機能データレジスタ１０８の能力は、電源投入検出アプリケーションのような他のアプリケーションに有利に使用され得る。電源投入検出動作の目的は、読み取り動作とプログラム動作が確実に実行され得るように、デバイスが電源投入された後で、電源が十分に安定したことを保証することである。図１８は、本発明の実施例による、電源投入検出回路を例証する構成図である。電源投入テストシステム６００は、テストメモリアレイ６０２、ワードラインドライバ６０４、ビットラインセンス増幅器６０６、及び二重機能データレジスタ６０８を備える。テストメモリアレイ６０２は、スキュード（skewed）リードオンリメモリ（ＲＯＭ）セルの２つの行を備えると共に、各メモリセルは、プログラムされたアンチヒューズメモリセルより高いしきい値電圧を有する。行当たりにあらゆる数のメモリセルが存在することができる。これらのスキュードＲＯＭセルの更なる詳細は、後で示されることになる。ワードラインドライバ６０４は、行のメモリセルを読み取るための読み取り電圧を印加すると共に、ここで、読み取り電圧は、例えば図９のメモリアレイ１０２における通常のメモリセルを読み取るために使用されるＶＲＥＡＤであり得る。ビットラインセンス増幅器６０６は、読み取り動作の間のビットラインの検知電圧レベルに関して、列の復号化が必要とされないので、直接メモリアレイのビットラインに接続される。図１１において示されたのと同じビットライン検知回路構成が、図１８において使用され得る。二重機能データレジスタ６０８は、各センス増幅器に連結されたレジスタステージを備えると共に、各レジスタステージは、図１２において示されたのと同じデータ保存回路を備えることになる。この実施例において、最後のレジスタステージの出力は、第１のレジスタステージの入力に接続される。

電源投入検出アプリケーションの一般原則は、次のとおりである。テストメモリアレイは、第１の行及び第２の行が異なる所定のデータパターンを保存するように配線で接続された、ＲＯＭメモリセルの２つの行を有することになる。更に具体的には、第２の行は、第１の行と同じであるが、しかし右に１ビットシフトされた、所定のデータパターンを保存するであろう。図１９は、５つの異なるＲＯＭセルに保存された“０，１，１，０，１”の５ビットのデータパターンを有する第１の行Ｒｏｗ１、及びシフトされた“１，０，１，１，０”のデータパターンを有する第２の行Ｒｏｗ２を実例をあげて例証する。Ｒｏｗ１の最後のビット“１”が、ここではＲｏｗ２の第１のビット位置に現れるということに注意が必要である。第１の行は、二重機能データレジスタ６０８に読み取られると共に、その次に、１ビット位置だけ右にシフトされる。最後のレジスタステージと最初のレジスタステージとの間のループ接続のために、最も右のビットは、最初のステージにおける第２の行の最も左のビットにシフトされる。そして、第２の行が読み取られ、それによって、同時に両方のデータワードを保存する二重機能データレジスタ６０８に帰着する。Ｒｏｗ１におけるデータのシフトされたバージョンが、Ｒｏｗ２のデータと比較される。もしそれらが同じであるならば、その場合に、電源は、通常の使用準備が整っているとみなされる。

従って、もし電源が安定していないならば、その場合に、高いしきい値のスキュードＲＯＭメモリセルを読むことは、多分、第１の行から、または第１及び第２の行から読み取られた不適切なデータをもたらすことになる。第２の行のデータが第１の行と比較して１ビットだけシフトされているので、二重機能データレジスタのシフトの機能性は、そのビット位置を第２の行のデータによって再編成するために、保存された第１の行のデータをシフトすることになる。一度再編成されれば、データワードが適切に読み取られたかどうかを判定するために、各ビット位置のデータ比較が実行され得る。

スキュードＲＯＭメモリセルは、電源電圧が、安定していると共に、適切な電圧レベルであるときに、適切に読み取られるように設計されている。図２０ａ及び図２０ｂは、それぞれ、マスクプログラムされたＲＯＭ、及びマスクプログラムされないＲＯＭの例を示す。図２０ａは、一組のマスクプログラムされた単一トランジスタのスキュードＲＯＭセルの平面図である。左側のスキュードＲＯＭセルは、第１の拡散領域６２０、追加の拡散領域６２２、及びチャンネル領域の上に重なるポリシリコンライン６２４を備えている。追加の拡散領域６２０は、拡散ライン６２６に接続されており、第１の論理状態を保存するようにマスクプログラムされたメモリセルに帰着する。右側のスキュードＲＯＭセルは、拡散領域６２７だけで構成されるが、しかし、更に具体的には、製造中にポリシリコンライン６２４の下に形成されるチャンネル領域を持たないメモリセルである。従って、このメモリセルは、第１の論理状態とは反対の第２の論理状態を保存するようにマスクプログラムされる。この実施例において、ＯＤ２マスク６２８は、厚膜ゲート酸化膜が形成されるべき領域を定義する。ＯＤ２マスク６２８がポリシリコンライン６２４の下の全体のチャンネル領域に広がるので、ゲート酸化膜は、一定の厚さを有することになる。ポリシリコンライン６２４は、拡散ライン６２６を介して追加の拡散領域６２２に対する導電接続６２９を備えることになり、それによって、スキュードメモリセルを、図６ｂに示された導電性のリンクを有するプログラムされたアンチヒューズトランジスタと同じになるように構成する。第１の拡散領域６２０は、ビットラインに連結されると共に、ポリシリコンラインがＶＲＥＡＤに駆動されるとき、ＶＲＥＡＤに引き上げられる。

スキュードＲＯＭセルは、ターンオンするために、最も弱くプログラムされたアンチヒューズメモリセルよりも、より安定した電源電圧を必要とするように設計される。更に具体的には、ＷＬがＶＲＥＡＤに駆動されるとき、もしＷＬを駆動する電源が十分に高いならば、そのビットラインＢＬは、ＶＤＤに対してプルアップされることになる。従って、ＢＬの電圧は、少なくとも高められたしきい値電圧になるであろう。この所望の電気的特性を達成するために、スキュードＲＯＭセルは、チャンネルの注入によって高められたしきい値電圧を有する、高電圧で長いチャンネルのトランジスタであり得る。当業者は、所望の電気的特性を達成するために、スキュードＲＯＭセルが異なって構成され得ると理解することになる。

図２０ａの右側におけるプログラムされないスキュードＲＯＭセルが、ポリシリコンライン６２４の下にチャンネル領域を持っていないので、ＷＬが読み取り電圧レベルに駆動されるとき、ビットラインは、ＶＳＳのプリチャージされた電圧レベルにとどまることになる。

図２０ｂは、一組のマスクプログラムされた２つのトランジスタのスキュードＲＯＭセルの平面図である。図２０ｂの左側の２つのトランジスタのスキュードＲＯＭセルは、同じ第１の拡散領域６２０、追加の拡散領域６２２、及びチャンネル領域の上に重なると共に、ここではＯＴＰ＿ＷＬと言われるポリシリコンライン６２４を備える。これらの特徴は、図２０ａの単一のトランジスタのスキュードＲＯＭセルに存在する。メモリセルが２つのトランジスタデバイスを備えるので、ワードラインと呼ばれる第２のポリシリコンライン６２１が存在すると共に、第２のポリシリコンライン６２１とポリシリコンライン６２４との間に共有された拡散領域６２３が存在する。この例において、左側の２つのトランジスタのスキュードＲＯＭセルは、それが拡散ライン６２６に連結される追加の拡散領域６２２を有するので、第１の論理レベルを保存するようにマスクプログラムされている。拡散ライン６２６は、導電接続６２９を介して、ポリシリコンライン６２４に連結される。従って、ＯＴＰ＿ＷＬが正の電圧レベルにバイアスされると共に、ＷＬが選択されるとき、拡散領域６２０は、ＯＴＰ＿ＷＬに連結されることになり、それによって、その対応するビットラインを低いプリチャージレベルから正の電圧レベルに引き上げる。一方、図２０ｂの右側におけるプログラムされないスキュードＲＯＭセルは、ポリシリコンライン６２４の下のチャンネル領域を省略するので、ＷＬが読み取り電圧レベルに駆動されるとき、それが連結されているビットラインは、ＶＳＳのプリチャージ電圧レベルにとどまることになる。ＯＤ２マスク６２８がポリシリコンライン６２４の下の全体のチャンネル領域に広がり、従って、それの下のゲート酸化膜は、ポリシリコンライン６２１の下のゲート酸化膜と同じ厚さを有することになるということに注意が必要である。

図２１ａは、この実施例による、図１８のテストメモリアレイ６０２に使用され得るスキュードＲＯＭセルのアレイを示す図である。このアレイは、２つの行を含むと共に、各行は、図２０ａで示された構成を有する３組の単一トランジスタのスキュードＲＯＭセルを含む。従って、同じ参照符号が、最初に図２０ａで示された特徴を確認するために使用される。第１の行は、ワードラインＷＬ１に接続されたそれらのゲートを有するスキュードＲＯＭセル６３０、６３２、及び６３４を備えるとともに、ここでセル６３０とセル６３４は、論理１の状態を保存するようにマスクプログラムされる。第２の行は、ワードラインＷＬ２に接続されたそれらのゲートを有するスキュードＲＯＭセル６３６、６３８、及び６４０を備えるとともに、ここでセル６３６とセル６３８は、論理１の状態を保存するようにマスクプログラムされる。従って、ＷＬ１に対応する行のデータパターンは１，０，１であり、一方、ＷＬ２に対応する行のデータパターンは１，１，０である。ＷＬ２に対応する行のデータパターンは、ＷＬ１に対応する行と比較して１ビットだけ右にシフトされると共に、ここで、最も右のビットは最も左のビット位置にシフトされる。３つのテストビットラインＴ＿ＢＬ１、Ｔ＿ＢＬ２、及びＴ＿ＢＬ３は、メモリセルのペア６３０／６３６、６３２／６３８、及び６３４／６４０によって共有された共通のビットライン接点に接続される。

図２１ｂは、別の実施例による、図１８のテストメモリアレイ６０２に使用され得るスキュードＲＯＭセルのアレイを示す図である。このアレイは、２つの行を含むと共に、各行は、図２０ｂで示された構成を有する３組の２つのトランジスタのスキュードＲＯＭセルを含む。従って、同じ参照符号が、図２０ｂで示された特徴を確認するために使用される。第１の行は、ワードラインＷＬ１に接続されたそれらのゲートを有するスキュードＲＯＭセル６３１、６３３、及び６３５を備えるとともに、ここでセル６３１とセル６３５は、論理１の状態を保存するようにマスクプログラムされる。第２の行は、ワードラインＷＬ２に接続されたそれらのゲートを有するスキュードＲＯＭセル６３７、６３９、及び６４１を備えるとともに、ここでセル６３７とセル６３９は、論理１の状態を保存するようにマスクプログラムされる。従って、ＷＬ１に対応する行のデータパターンは１，０，１であり、一方、ＷＬ２に対応する行のデータパターンは１，１，０である。ＷＬ２に対応する行のデータパターンは、ＷＬ１に対応する行と比較して１ビットだけ右にシフトされると共に、ここで、最も右のビットは最も左のビット位置にシフトされる。３つのテストビットラインＴ＿ＢＬ１、Ｔ＿ＢＬ２、及びＴ＿ＢＬ３は、メモリセルのペア６３１／６３７、６３３／６３９、及び６３５／６４１によって共有された共通のビットライン接点に接続される。

図２１ｃは、図２１ａ及び図２１ｂで示されたメモリセル位置に対応するスキュードＲＯＭセルにマスクプログラムされた論理状態を示す実例である。

図２２は、この実施例による、二重機能データレジスタの内の１つのレジスタステージの回路図である。レジスタステージ６５０は、データ保存回路６５２と、ＸＯＲゲート６５４及びＡＮＤゲート６５６から構成されるデータ比較回路とを備える。データ保存回路６５２は、図１２のデータ保存回路３０２と実質的に同じ構成要素を備えるが、しかし、並列にデータを受け取るか、または並列にデータを提供するための並列入力端子及び並列出力端子を備えない。データ保存回路６５２は、直列入力ゲートデバイス６５８、転送ゲートデバイス６６０、マスタラッチ６６２、及びスレーブラッチ６６４を備える。ゲートデバイス６５８のゲート端子は、クロック信号ＣＫ１を受け取ると共に、ゲートデバイス６６０のゲート端子は、クロック信号ＣＫ２を受け取る。クロック信号ＣＫ１及びＣＫ２は、図１３において示されたのと同じクロック制御器によって生成され得る。従って、データ保存回路６５２のデータシフト動作は、図１２のデータ保存回路３０２に関して前述されたデータシフト動作と同じになるであろう。スレーブラッチ６６４の入力は、端子ＳＡｉ＿ｏｕｔから提供されたセンス増幅器が提供する読み取りデータを受け取る。

データ比較回路は、２つの機能を遂行する。最初に、それは、マスタラッチ６６２に保存されたデータをスレーブラッチ６６４に保存されたデータと比較すると共に、比較に対応する出力を提供する。この第１の機能は、ＸＯＲゲート６５４によって実行され、従って、マスタラッチ６６２とスレーブラッチ６６４の両方が同じ論理状態を保存している場合、ロウの論理レベルの出力が提供される。第２の機能は、ＸＯＲゲートの出力を前段のレジスタステージからの同様の出力と結合することである。この第２の機能は、ＸＯＲゲート６５４の出力に接続された第１の入力と、ＰＯＷＥＲｉ−１に接続された第２の入力とを有するＡＮＤゲート６５６によって実行されると共に、ここで“ｉ”は“１”から“ｎ”の間の“０”でないあらゆる整数であり、“ｎ”は二重機能データレジスタ６０８の最後のレジスタステージに対応する。特に、ＰＯＷＥＲｉ−１は、前段のレジスタステージのＡＮＤゲート６５６から提供される。第１のレジスタステージにおいて、ＰＯＷＥＲｉ−１がＶＤＤに対する接続に置き換えられるということに注意が必要である。ＡＮＤゲート６５６の出力は、次段のレジスタステージに、そして特に次段のレジスタステージのＡＮＤゲート６５６の第２の入力に提供される、信号ＰＯＷＥＲｉである。従って、もし全てのレジスタステージが、それらのマスタラッチ及びスレーブラッチに保存された同じ論理レベルを有するならば、その場合に、最後のＰＯＷＥＲｉ信号は、データの第１の行の全てのデータビットとデータの第２の行の全てのデータビットが一致することを示しているロウの論理レベルになるであろう。これは、電源がメモリデバイスの通常動作に対して十分に安定していることを意味する。

図２３は、本発明の実施例による、図１８の電源投入テストシステムを使用した電源投入検出方法のフローチャートである。図２４は、電源投入検出方法の間のデータビットの伝播を例証すると共に、シーケンス図は、信号ＳＣＫ、ＳＥＮ、ＣＫ１、及びＣＫ２に関する信号トレースを示す。その方法は、図１８において示された一例のテストメモリアレイを用いて説明されることになる。図２４において、二重機能データレジスタは、３つのレジスタステージ６７０、６７２、及び６７４を備えると共に、各レジスタステージは、図２２において示された回路構成を有する。方法は、ワードラインＷＬ１をアクティブ状態にすることで第１のテストワードを読み取ることによって、ステップ７００において始まる。データは、検知されて、各レジスタステージ６５０のスレーブラッチ６６４にラッチされる。ＳＥＮをロウの論理レベルに維持することによって、データがスレーブラッチ６６４によってラッチされる間、ＣＫ１とＣＫ２の両方がロウの論理レベルに維持されるということに注意が必要である。図２４のステップ（７００）に示されたように、もし電源が適正レベルにあるならば、レジスタステージ６７０、６７２、及び６７４のスレーブラッチ６６４（右側のボックス）は、論理１，０，１を保存することになる。もし電源が安定していないならば、その場合に、レジスタステージ６７０、６７２、及び６７４に保存されるデータワードは、異なるであろう。レジスタステージ６７０、６７２、及び６７４のマスタラッチ６６２が、無効なデータまたは関係ないデータを保存するということに注意が必要である。

ステップ７０２において、レジスタステージ６７０、６７２、及び６７４に保存される第１のテストワードは、１ビット位置だけ右にシフトされる。これは、ＳＣＫがハイの論理レベルにあるとき、ＳＥＮをアクティブ状態のハイの論理レベルにパルス化することによって行われる。しかしながら、１ビットのシフト動作のみが必要とされるので、ＳＥＮは、ＳＣＫのハイの論理レベルより長くない期間の間、ハイの論理レベルになることになる。従って、ＣＫ１は、各レジスタステージの直列入力ゲートデバイス６５８をターンオンするために、ＳＥＮがハイの論理レベルであるのと同じ期間の間、ハイの論理レベルになることになる。図２４のステップ（７０２）に示されたように、スレーブラッチ６６４に保存された全てのビットは、レジスタステージ６７０のマスタラッチ６６２にシフトされるか、またはフィードバックされるレジスタステージ６７４の最後のビットを除き、次段のレジスタステージのマスタラッチ６６２にシフトされる。続くステップ７０４において、第２のテストワードが読み取られると共に、検知され、そして次に、レジスタステージ６７０、６７２、及び６７４のスレーブラッチ６６４にラッチされる。図２４のステップ（７０４）に示されたように、もし電源が安定しているならば、ここで、データパターン１，１，０が、レジスタステージのスレーブラッチ６６４にラッチされる。

ここで第１のテストワードと第２のテストワードの両方が二重機能データレジスタ６０８に保存されるので、それらが同一であるかどうかを判定するために、ステップ７０６において、第１のテストワードのシフトされたバージョンが第２のテストワードと比較される。図２２において、各レジスタステージのＸＯＲゲート６５４は、マスタラッチ６６２の論理状態をスレーブラッチ６６４の論理状態と比較することになる。各ＸＯＲゲート６５４の出力は、前段のステージの比較結果ＰＯＷＥＲｉ−１と結合されると共に、結合の結果であるＰＯＷＥＲｉは、次段のレジスタステージのＡＮＤゲート６５６に供給される。第１のレジスタステージ６７０がＡＮＤゲート６５６を備えていないか、またはそのＡＮＤゲート６５６の入力がＶＤＤに接続されるということに注意が必要である。ステップ７０８において、もし最終ステージのＡＮＤゲート６５６に起因するＰＯＷＥＲｉがハイの論理レベルにあるならば、これは、ステップ７１０で示されたように、シフトされた第１のテストワードの全てのビットが第２のテストワードの全てのビットに一致し、電源投入テストを通過したことを示す。もしデータが一致しないならば、その場合に、そのシステムは、ステップ７００において方法を繰り返す前に、ステップ７１２において、所定の期間の間、待つことになる。

上述の図２３の電源投入検出方法は、図１８の電源投入テストシステム６００を使用する。本発明の更なる実施例によれば、テストメモリアレイ６０２は、図９のメモリアレイ１０２のような通常のメモリアレイに統合される。例えば、メモリアレイ１０２の一行におけるセルと同じ数のセルを有するスキュードＲＯＭセルの２つの行は、メモリアレイ１０２におけるどこにでも追加され得ると共に、同じビットラインに接続され得る。二重機能データレジスタ１０８は、更に図２３の方法において説明されたデータ照合動作を提供するために、僅かに変更され得る。この実施例は、通常動作のために使用中の多数の回路素子が電源投入検出のために使用され得るので、回路のオーバヘッドを最小限にすることになる。

図２５は、本発明の実施例による、図１０において示される二重機能データレジスタ１０８の代替のレジスタステージの回路図である。レジスタステージ８００は、図１２のステータス回路３０４が図２５の実施例における変更されたステータス回路８０２と交換されるということを除けば、図１２において示されるレジスタステージ３００と全く同じように構成される。従って、同じ回路素子は、同じ参照符号を有することになる。変更されたステータス回路８０２は、ステータス回路３０４の同じＸＯＲロジックゲート３３０、ＡＮＤロジックゲート３３２、ＡＮＤゲート３３４、及びインバータ３３６を備えるが、しかしここでは、ＸＯＲロジックゲート３３０の入力に配置されるセレクタースイッチ８０４を備える。更に具体的には、セレクタースイッチ８０４は、インバータ３３６の出力に接続された第１の入力端子、インバータ３３６の入力に接続された第２の入力端子、及びＸＯＲロジックゲート３３０の入力に接続された出力を有する２対１（２入力１出力）のマルチプレクサ（ＭＵＸ）として実施される。従って、ＭＵＸ８０４は、選択信号Ｐ＿ＴＥＳＴに応答して、反転したマスタラッチ３１０の出力か、または反転しないマスタラッチ３１０の出力のいずれかを、ＸＯＲロジックゲート３３０に対して通過させるように制御される。

通常の動作モードにおいて、すなわちプログラム検証動作モードにおいて、Ｐ＿ＴＥＳＴは、インバータ３３６の出力をＸＯＲロジックゲート３３０に連結するための第１の論理状態になることになる。従って、レジスタステージ８００の機能性及び動作は、図１２のレジスタステージ３００の機能性及び動作と同じになるであろう。電源投入動作モードにおいて、Ｐ＿ＴＥＳＴは、インバータ３３６の入力をＸＯＲロジックゲート３３０に連結するための第２の論理状態になることになる。その場合に、レジスタステージ８００の機能性及び動作は、図２２のレジスタステージ６５０の機能性及び動作と同じになるであろう。最後の信号Ｃｎ＿ａは、各レジスタステージのマスタラッチ３１０に保存されたデータとスレーブラッチ３１２に保存されたデータとが同じであるかどうかを判定するために監視され得る。

前述の説明では、説明の目的において、多数の詳細が本発明の実施例の完全な理解を提供するために説明される。しかしながら、本発明を実施するためにこれらの特定の詳細が必要とされないことは、当業者にとって明白であろう。他の例では、周知の電気的な構造及び回路は、本発明を不明瞭にしないために、ブロック図の形式で示される。例えば、ここで説明された本発明の実施例が、ソフトウェアルーチン、ハードウェア回路、ファームウェア、またはそれらの組み合わせとして実施されるかどうかに関して、特定の詳細は提供されない。

本発明の上述の実施例は、一例であることだけが意図される。変更物、修正物、及び変化物が、添付された請求項によって唯一定義される本発明の範囲からはずれることなく、当業者によって特定の実施例にもたらされ得る。

１０ パスまたはアクセストランジスタ
１２ アンチヒューズデバイス
１４ アクセストランジスタ１０のゲート
１６ アンチヒューズデバイス１２の上側プレート
１８ アクティブ領域
２０ 薄膜ゲート酸化膜
２２ 拡散領域
２４ 拡散領域
２６ アンチヒューズトランジスタ
２８ 変厚ゲート酸化膜
３０ 基板チャンネル領域
３２ ポリシリコンゲート
３４ 側壁スペーサ
３６ フィールド酸化膜領域
３８ 拡散領域
４０ ＬＤＤ領域
４２ ビットライン接点
４４ アクティブ領域
４６ 輪郭線
４８ ２つのトランジスタのアンチヒューズメモリセル
５０ ポリシリコンゲート
５２ 厚膜ゲート酸化膜
５４ チャンネル
５６ 拡散領域
５８ ビットライン接点
６０ 共通拡散領域
６２ ポリシリコンゲート
６４ 薄膜ゲート酸化膜
６６ チャンネル
６８ 輪郭線
７０ ワードライン接点
７２ 導電性リンク
８０ メモリアレイ
８２ ワードラインドライバ
８４ 列デコーダ及びセンス増幅器
８６ データレジスタ
８８ 第２のデータレジスタ
９０ 比較ロジック
１００ 不揮発性メモリデバイス
１０２ メモリアレイ
１０４ ワードラインドライバ
１０６ 列デコーダ及びセンス増幅器
１０８ 二重機能直列及び並列データレジスタ
１１０ クロック制御器
２００ 第１のレジスタステージ
２０２ 第２のレジスタステージ
２０４ 最後の（ｎ番めの）レジスタステージ
２０６ プログラム検証ロジック
２１０ フォルデッドビットラインアンチヒューズメモリアレイ
２１２、２１４ ｎ−チャンネルアンチヒューズトランジスタ
２１６、２１８ ｎ−チャンネル分離トランジスタ
２２０ プリチャージ回路
２２２ 基準電荷回路
２２４ ビットラインセンス増幅器
２２６、２２８ ｎ−チャンネルプリチャージトランジスタ
２３０、２３２ ｎ−チャンネルステアリングトランジスタ
２３４ ｎ−チャンネルトランジスタ
２３６ ｐ−チャンネルプリチャージトランジスタ
２３８ データ状態補正器
２４２ ゲートトランジスタ
３００ データレジスタステージ
３０２ データ保存回路
３０４ ステータス回路
３０６ 自動プログラム抑制回路
３１０ マスタラッチ
３１２ スレーブラッチ
３１４ 直列入力ゲートデバイス
３１８ 転送ゲートデバイス
３２０ 並列入力ゲートデバイス
３３０ ＸＯＲ（排他的論理和）ロジックゲート
３３２、３３４ ＡＮＤ（論理積）ロジックゲート
３３６ インバータ
３４０ プリチャージデバイス
３４２ 結合デバイス
３５０ 第１のＡＮＤロジックゲート
３５２ 第２のＡＮＤロジックゲート
３６０、３６２ ＡＮＤロジックゲート
３６６ ＯＲロジックゲート
６００ 電源投入テストシステム
６０２ テストメモリアレイ
６０４ ワードラインドライバ
６０６ ビットラインセンス増幅器
６０８ 二重機能データレジスタ
６２０ 第１の拡散領域
６２２ 追加の拡散領域
６２４ ポリシリコンライン
６２６ 拡散ライン
６２７ 拡散領域
６２８ ＯＤ２マスク
６２９ 導電接続
６３０、６３２、６３４ スキュードＲＯＭセル
６３１、６３３、６３５ スキュードＲＯＭセル
６３６、６３８、６４０ スキュードＲＯＭセル
６３７、６３９、６４１ スキュードＲＯＭセル
６５０ レジスタステージ
６５２ データ保存回路
６５４ ＸＯＲゲート
６５６ ＡＮＤゲート
６５８ 直列入力ゲートデバイス
６６０ 転送ゲートデバイス
６６２ マスタラッチ
６６４ スレーブラッチ
６７０、６７２、６７４ レジスタステージ
８００ レジスタステージ
８０２ ステータス回路
８０４ セレクタースイッチ

Claims (23)

1. データレジスタステージであって、
   直列入力端子から順次にデータをシフト入力すると共に直列出力端子からデータをシフト出力するためにマスタ−スレーブフリップフロップ構成に配置された第１のラッチと第２のラッチとを有するデータ保存回路と、
   ローカルステータス信号を提供するために、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出すると共に、検出された対照的な論理状態に対応する出力を前段のローカルステータス信号と結合するためのステータス回路とを備え、
   前記シフト動作が位相調整可能なクロック信号によって制御されると共に、
   前記前段のローカルステータス信号が、前段のデータレジスタステージに保存される検出された対照的な論理状態に対応する
   ことを特徴とするデータレジスタステージ。
2. 前記データ保存回路が、
   書き込み信号に応答して並列データを前記第１のラッチの入力に連結するための並列データ入力回路と、
   前記第２のラッチの出力に連結された並列データ出力端子と
   を更に備えることを特徴とする請求項１に記載のデータレジスタステージ。
3. もし前記第２のラッチが特定の論理状態を保存する場合に前記第１のラッチに保存された論理状態を反転するためのプログラム抑制回路を更に備える
   ことを特徴とする請求項１に記載のデータレジスタステージ。
4. 前記プログラム抑制回路が、電源と前記第１のラッチの入力との間に直列に接続された第１のトランジスタと第２のトランジスタとを備え、
   前記第１のトランジスタのゲートがイネーブル信号を受け取ると共に、前記第２のトランジスタのゲートが前記第２のラッチの出力に連結される
   ことを特徴とする請求項３に記載のデータレジスタステージ。
5. 前記ステータス回路が、
   前記第２のラッチの論理状態を、反転した前記第１のラッチの論理状態と比較するためのＸＯＲゲートと、
   前記ローカルステータス信号を提供するために、前記ＸＯＲゲートの出力を前記前段のローカルステータス信号と結合するためのＡＮＤゲートと
   を備えることを特徴とする請求項１に記載のデータレジスタステージ。
6. 前記ステータス回路が、第２のローカルステータス信号を提供するために、前記第１のラッチと前記前段のデータレジスタステージの別の第１のラッチとに保存された適合する論理状態を更に検出する
   ことを特徴とする請求項１に記載のデータレジスタステージ。
7. 前記ステータス回路が、前記第２のローカルステータス信号を提供するために、前記第１のラッチの論理状態を、前記前段のデータレジスタステージの別の第１のラッチの論理状態に対応する第２の前段のローカルステータス信号と結合するためのＡＮＤゲートを備える
   ことを特徴とする請求項６に記載のデータレジスタステージ。
8. 前記第１のラッチの出力が、センス増幅器の入力に連結され、
   前記第２のラッチの入力が、センス増幅器の出力に連結される
   ことを特徴とする請求項１に記載のデータレジスタステージ。
9. 前記位相調整可能なクロック信号が、ソースクロックとアクティブ論理レベルのシフトイネーブル信号とに応答してクロック制御器によって生成された、第１及び第２のクロック信号を含む
   ことを特徴とする請求項１に記載のデータレジスタステージ。
10. 前記クロック制御器が、
    前記ソースクロックと前記アクティブ論理レベルの前記シフトイネーブル信号とに応答して前記第１のクロック信号を生成するための第１のＡＮＤゲートと、
    反転したソースクロックと前記アクティブ論理レベルの前記シフトイネーブル信号とに応答して前記第２のクロック信号を生成するための第２のＡＮＤゲートと
    を備えることを特徴とする請求項９に記載のデータレジスタステージ。
11. 不揮発性メモリデバイスであって、
    ワードラインとビットラインとに接続された不揮発性メモリセルを有するメモリアレイと、
    プログラム動作においてプログラムデータに応答してビットラインをバイアスすると共に、読み取りデータを提供するために読み取り動作においてビットラインの読み取り電圧を検知するための列に連結されたビットラインセンス増幅器と、
    プログラムデータと読み取りデータを同時に保存するためのデータレジスタとを備え、
    前記データレジスタが、保存されたプログラムデータを保存された読み取りデータと比較すると共に、前記保存されたプログラムデータと前記保存された読み取りデータとが対照的な論理レベルである場合に、成功したプログラム動作に対応するステータス信号を提供する
    ことを特徴とする不揮発性メモリデバイス。
12. 前記データレジスタが、第１のレジスタステージと第２のレジスタステージとを備え、
    前記プログラムデータと前記読み取りデータの内の１つを前記第２のレジスタステージに連結された直列出力ポートを通して直列にシフトするために、前記第１のレジスタステージと前記第２のレジスタステージとが相互に直列に接続される
    ことを特徴とする請求項１１に記載の不揮発性メモリデバイス。
13. 前記第１のレジスタステージと前記第２のレジスタステージが、それぞれ、
    直列入力端子から順次にデータをシフト入力すると共に直列出力端子からデータをシフト出力するためにマスタ−スレーブフリップフロップ構成に配置された第１のラッチと第２のラッチとを有するデータ保存回路と、
    ローカルステータス信号を提供するために、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出すると共に、検出された対照的な論理状態に対応する出力を前段のローカルステータス信号と結合するためのステータス回路とを備え、
    前記シフト動作が位相調整可能なクロック信号によって制御されると共に、
    前記前段のローカルステータス信号が、前段のデータレジスタステージに保存される検出された対照的な論理状態に対応する
    ことを特徴とする請求項１２に記載の不揮発性メモリデバイス。
14. ソースクロックとシフトイネーブル信号とに応答して位相調整可能なクロック信号を生成するためのクロック制御器を更に備え、
    前記ソースクロックが第１の論理レベルにある間に前記シフトイネーブル信号がアクティブ状態にされる場合に、前記プログラムデータが前記直列出力ポートを通してシフト出力され、
    前記ソースクロックが第２の論理レベルにある間に前記シフトイネーブル信号がアクティブ状態にされる場合に、前記読み取りデータが前記直列出力ポートを通してシフト出力される
    ことを特徴とする請求項１３に記載の不揮発性メモリデバイス。
15. 前記データ保存回路が、
    書き込み信号に応答して並列データを前記第１のラッチの入力に連結するための並列データ入力回路と、
    前記第２のラッチの出力に連結された並列データ出力端子と
    を更に備えることを特徴とする請求項１３に記載の不揮発性メモリデバイス。
16. 前記ステータス回路が、前記第１のラッチと前記第２のラッチとに保存された対照的な論理状態を検出するためのデータ照合回路を備え、
    前記データ照合回路が、
    前記第２のラッチの論理状態を、反転した前記第１のラッチの論理状態と比較するためのＸＯＲゲートと、
    前記ローカルステータス信号を提供するために、前記ＸＯＲゲートの出力を前記前段のローカルステータス信号と結合するためのＡＮＤゲートとを備える
    ことを特徴とする請求項１３に記載の不揮発性メモリデバイス。
17. もし前記第２のラッチが首尾よくプログラムされたメモリセルに対応する読み取りデータを保存する場合に前記第１のラッチに保存された論理状態をプログラム抑制論理状態に変更するためのプログラム抑制回路を更に備える
    ことを特徴とする請求項１６に記載の不揮発性メモリデバイス。
18. 前記ステータス回路が、前記第１のラッチと前段の第２のローカルステータス信号とが前記プログラム抑制論理状態に対応する論理状態を有する場合に第２のローカルステータス信号を提供するための再プログラム検証回路を備え、
    前記前段の第２のローカルステータス信号が、前記前段のデータレジスタステージによって提供される
    ことを特徴とする請求項１７に記載の不揮発性メモリデバイス。
19. 前記データレジスタが、前記ローカルステータス信号が前記検出された対照的な論理状態に対応する論理レベルである場合に成功したプログラム動作に対応する前記ステータス信号を提供するためのプログラム検証ロジックを備える
    ことを特徴とする請求項１８に記載の不揮発性メモリデバイス。
20. 前記データレジスタが、前記第２のローカルステータス信号が前記プログラム抑制論理状態に対応する論理レベルである場合に成功したプログラム動作に対応する前記ステータス信号を提供するためのプログラム検証ロジックを備える
    ことを特徴とする請求項１８に記載の不揮発性メモリデバイス。
21. 前記データレジスタが、前記ローカルステータス信号が前記検出された対照的な論理状態に対応する論理レベルであると共に前記第２のローカルステータス信号が前記プログラム抑制論理状態に対応する論理レベルである場合に成功したプログラム動作に対応するステータス信号を提供するためのプログラム検証ロジックを備える
    ことを特徴とする請求項１８に記載の不揮発性メモリデバイス。
22. 前記プログラム抑制回路が、電源と前記第１のラッチの入力との間に直列に接続された第１のトランジスタと第２のトランジスタとを備え、
    前記第１のトランジスタのゲートがイネーブル信号を受け取ると共に、前記第２のトランジスタのゲートが前記第２のラッチの出力に連結される
    ことを特徴とする請求項１７に記載の不揮発性メモリデバイス。
23. 前記再プログラム検証回路が、前記第２のローカルステータス信号を提供するために、前記第１のラッチの論理状態を前記前段の第２のローカルステータス信号と結合するためのＡＮＤゲートを備える
    ことを特徴とする請求項１８に記載の不揮発性メモリデバイス。

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