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KR101890820B1 - 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법 - Google Patents

어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법 Download PDF

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KR101890820B1
KR101890820B1 KR1020120045443A KR20120045443A KR101890820B1 KR 101890820 B1 KR101890820 B1 KR 101890820B1 KR 1020120045443 A KR1020120045443 A KR 1020120045443A KR 20120045443 A KR20120045443 A KR 20120045443A KR 101890820 B1 KR101890820 B1 KR 101890820B1
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Abstract

외부 리셋 기능을 지원하지 않는 경우에도 어레이 E-퓨즈에 대하여 안정적으로 부트-업 동작을 수행할 수 있는 반도체 집적회로가 제공된다. 이를 위한 반도체 집적회로는, 노멀 퓨즈 데이터가 프로그램된 노멀 퓨즈 셀 어레이; 검증용 퓨즈 데이터가 프로그램된 더미 퓨즈 셀 어레이; 상기 더미 퓨즈 셀 어레이로부터 상기 검증용 퓨즈 데이터를 리드하고, 상기 노멀 퓨즈 셀 어레이로부터 상기 노멀 퓨즈 데이터를 리드하기 위한 감지부를 구비하며, 상기 더미 퓨즈 셀 어레이에 대한 리드 결과로 파워업 상태를 검증한 이후에 상기 노멀 퓨즈 셀 어레이에 대한 리드를 수행한다.

Description

어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING ARRAY E-FUSE AND DRIVING METHOD THEREOF}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 어레이 일렉트릭 퓨즈(Array E-fuse, ARE)를 구비한 반도체 집적회로 및 그의 구동방법에 관한 것이다.
반도체 집적회로는 동일한 패턴의 회로를 포함하고 있으며, 공정 변수에 따라 일부의 회로가 불량이 나더라도 양품으로 출시할 수 있도록 리던던시(Redundancy) 회로를 같이 배치하고 있다.
특히, 반도체 메모리 장치의 경우, 하나의 칩에 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다. 반도체 집적회로의 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생한 경우 메모리 칩 전체를 불량품으로 처리한다면 폐기될 메모리 칩의 수는 증가할 것이고, 그로 인해 경제성 있는 반도체 메모리 장치의 생산이 불가능하게 된다. 이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로와 리던던시 셀 어레이를 구비하고 있다.
한편, 반도체 집적회로의 테스트를 통해 결정된 특정 값을 셋팅해야 할 필요가 있을 경우에도 퓨즈회로가 사용된다.
전통적인 퓨즈회로는 금속배선의 형태를 가지는 레이저 퓨즈를 사용하며, 레이저 빔을 사용하여 금속배선을 선택적으로 끊어주는 방식으로 퓨즈를 프로그래밍한다. 즉, 퓨즈의 블로잉 여부에 따라 원하는 정보를 반도체 집적회로에 제공하게 된다.
그러나, 레이저 퓨즈회로는 반도체 집적회로의 고집적화에 따른 라인간 피치(pitch)의 감소로 인한 지속적인 장비 투자를 필요로 하며, 퓨즈 프로그래밍에 소요되는 시간이 많다는 단점이 있다. 또한, 퓨즈 어레이가 차지하는 면적이 적지 않으며, 무엇보다도 웨이퍼 레벨에서만 프로그래밍이 가능하고 패키지 레벨에서는 프로그래밍이 불가능하다는 한계가 있었다.
최근에는 E-퓨즈가 이러한 레이저 퓨즈를 대체하고 있다. E-퓨즈는 앞서 언급한 레이저 퓨즈의 단점을 극복할 수 있는 대안으로 각광받고 있다. E-퓨즈는 기본적으로 트랜지스터 형태를 가지며, 게이트에 고전계를 인가하여 게이트 절연막을 럽쳐(rupture) 시키는 방식으로 프로그래밍한다.
E-퓨즈회로는 다양한 형태로 구현할 수 있지만, 통상적으로 단위 퓨즈 셀을 어레이 형태로 배열한 어레이 E-퓨즈(ARE) 회로가 널리 사용되고 있다. 통상적으로, 반도체 집적회로의 초기화(파워업) 동작시 ARE 회로에 프로그램된 데이터를 리드한 후, 레지스터에 저장하고, 이 저장된 데이터를 이용하게 된다. 프로그램된 ARE 데이터를 레지스터에 저장하는 동작을 부트-업(boot-up)이라 한다.
현재, 초기화 동작시 외부로부터 입력되는 리셋신호를 이용하여 부트-업 동작이 개시되도록 하고 있다. DDR3와 같은 메모리 장치의 경우, 스펙으로 외부 리셋 기능을 지원하고 있으며, 외부 리셋신호(RESETB)가 로우로 인에이블 된 이후 일정 시간(약 500μs) 동안은 메모리 장치에 어떠한 커맨드도 인가되지 않도록 스펙에서 규정함으로써 이 시간 동안은 메모리 장치가 다른 동작을 하지 않도록 하고 있다. 이처럼 외부 리셋신호에 의해 규정된 시간 동안 부트-업 동작을 수행하면 별다른 문제가 발생하지 않았다.
그러나, 외부 리셋 기능을 지원하지 않는 다른 반도체 집적회로에서는 어레이 E-퓨즈에 대한 부트-업 동작을 안정적으로 수행할 수 있는 시간이 보장되지 않는다.
외부 리셋 기능을 지원하지 않는 경우에도 어레이 E-퓨즈에 대하여 안정적으로 부트-업 동작을 수행할 수 있는 반도체 집적회로 및 그의 구동방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 노멀 퓨즈 데이터가 프로그램된 노멀 퓨즈 셀 어레이; 검증용 퓨즈 데이터가 프로그램된 더미 퓨즈 셀 어레이; 상기 더미 퓨즈 셀 어레이로부터 상기 검증용 퓨즈 데이터를 리드하고, 상기 노멀 퓨즈 셀 어레이로부터 상기 노멀 퓨즈 데이터를 리드하기 위한 감지부를 구비하며, 상기 더미 퓨즈 셀 어레이에 대한 리드 결과로 파워업 상태를 검증한 이후에 상기 노멀 퓨즈 셀 어레이에 대한 리드를 수행하는 반도체 집적회로가 제공된다.
본 발명의 다른 측면에 따르면, 노멀 퓨즈 데이터가 프로그램되며, 예정된 주기마다 활성화되는 메인 카운트 신호에 응답하여 다수의 워드라인을 순차적으로 활성화시켜 다수의 비트라인을 통해 상기 노멀 퓨즈 데이터를 출력하기 위한 노멀 퓨즈 셀 어레이; 파워업 신호에 응답하여 예정된 주기마다 활성화되는 검증용 카운트 신호를 생성하기 위한 검증용 카운터; 검증용 퓨즈 데이터가 프로그램되며, 상기 검증용 카운트 신호에 응답하여 메인 카운트 개시신호가 활성화될 때까지 검증용 워드라인을 주기적으로 활성화시켜 상기 다수의 비트라인을 통해 상기 검증용 퓨즈 데이터를 출력하기 위한 더미 퓨즈 셀 어레이; 감지증폭 인에이블 신호에 응답하여 상기 다수의 비트라인에 실린 상기 검증용 퓨즈 데이터 및 상기 노멀 퓨즈 데이터를 리드하기 위한 감지부; 상기 감지부의 출력신호 중 상기 검증용 퓨즈 데이터에 대응하는 신호를 조합하여 예정된 결과가 나왔을 때 상기 메인 카운트 개시신호를 활성화시키기 위한 확인부; 상기 메인 카운트 개시신호에 응답하여 상기 메인 카운트 신호를 생성하기 위한 메인 카운터; 및 상기 감지부의 출력신호 중 상기 노멀 퓨즈 데이터에 대응하는 신호를 저장하기 위한 레지스터를 구비하는 반도체 집적회로가 제공된다.
본 발명의 또 다른 측면에 따르면, 파워업 신호에 응답하여, 검증용 퓨즈 데이터가 프로그램된 더미 퓨즈 셀 어레이에 대한 리드를 수행하는 단계; 상기 더미 퓨즈 셀 어레이에 대한 리드 결과가 기대값과 일치하는 지를 판단하는 단; 및 상기 더미 퓨즈 셀 어레이에 대한 리드 결과가 기대값과 일치함에 따라, 노멀 퓨즈 데이터가 프로그램된 노멀 퓨즈 셀 어레이에 대한 리드를 수행하는 단계를 포함하는 반도체 집적회로의 구동방법이 제공된다.
외부 리셋 기능을 지원하지 않는 반도체 집적회로에서도 어레이 E-퓨즈에 대하여 안정적으로 부트-업 동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 ARE 회로의 블럭 다이어그램이다.
도 2는 도 1의 ARE 회로의 부트-업 동작을 나타낸 플로우 차트이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적회로의 ARE 회로의 블럭 다이어그램이다.
도 4는 도 3의 ARE 회로의 타이밍 다이어그램이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 ARE 회로의 블럭 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 ARE 회로는, 프로그램 전압(PGM<0:n>)에 의해 선택적으로 프로그램되며, 워드라인(WL<0:n>) 및 비트라인(BL<0:m>)에 연결된 다수의 단위 E-퓨즈 셀(UC)이 어레이 형태로 배열된 노멀 퓨즈 셀 어레이(100)와, 검증용 프로그램 전압(PGM_pre)에 의해 검증용 퓨즈 데이터가 프로그램되며 검증용 워드라인(WL0_pre) 및 비트라인(BL<0:m>)에 연결된 다수의 단위 E-퓨즈 셀(UC)이 어레이 형태로 배열된 더미 퓨즈 셀 어레이(120), 노멀 퓨즈 셀 어레이(100) 및 더미 퓨즈셀 어레이(120)의 프로그래밍 상태를 리드하기 위한 감지부(140)를 구비한다.
더미 퓨즈 셀 어레이(120)는 반도체 집적회로의 초기화(파워업) 동작시 파워가 안정된 상태에 접어들어 노멀 퓨즈 셀 어레이(100)에 대한 부트-업 동작을 수행해도 될지를 검증하기 위하여 추가된 것이다. 더미 퓨즈 셀 어레이(120)에 배치된 단위 E-퓨즈 셀(UC)은 노멀 퓨즈 셀 어레이(100)의 단위 E-퓨즈 셀(UC)과 동일한 구성을 가지며, 더미 퓨즈 셀 어레이(120)는 노멀 퓨즈 셀 어레이(100)와 감지부(140)를 공유할 수 있다. 따라서, 노멀 퓨즈 셀 어레이(100)의 비트라인(BL<0:m>)을 그대로 사용할 수 있다.
한편, 프로그램 전압(PGM<0:n>) 및 검증용 프로그램 전압(PGM_pre)은 동일한 레벨로 설정하여 사용할 수 있다.
감지부(140)는 기준전압(SAREF)을 기준으로 각 비트라인(BL<0:m>)의 레벨을 감지 및 증폭하기 위한 다수의 감지증폭기(SA)를 구비한다.
여기서, 기본적인 ARE 회로의 프로그램 및 리드 동작의 이해를 위해 단위 E-퓨즈 셀(UC)의 구성 및 동작에 대해 살펴본다.
단위 E-퓨즈 셀(UC)은 소오스가 소오스 전압단에 접속되며 해당 프로그램 전압(PGM<0:n>)을 게이트 입력으로 하는 제1 NMOS 트랜지스터(MN0)와, 소오스가 제1 NMOS 트랜지스터(MN0)의 드레인에 접속되고 드레인이 해당 비트라인(BL<0:m>)에 접속되며 게이트가 해당 워드라인(WL<0:n)에 접속된 제2 NMOS 트랜지스터(MN1)로 구성할 수 있다. 소오스 전압단의 전압 레벨은 프로그램 전압(PGM<0:n>)의 레벨에 따라 달라질 수 있다. 즉, 제1 NMOS 트랜지스터(MN0)의 게이트 절연막이 파괴될 정도의 게이트-소오스 전압(Vgs, 예컨대 6V)을 형성하면 되기 때문에 프로그램 전압(PGM<0:n>)이 충분히 높으면 소오스 전압단에 접지전압을 인가해도 되고 프로그램 전압(PGM<0:n>)을 낮게 설정하면 네거티브 전압을 인가한다. 프로그램 전압(PGM<0:n>)은 프로그램 동작시에만 인가되면 된다. 하나의 워드라인(WL<0:n)이 선택되면 해당 워드라인에 접속된 제2 NMOS 트랜지스터(MN1)이 턴온되고, 제1 NMOS 트랜지스터(MN0)의 럽쳐 여부에 따라 해당 비트라인을 통해 특정 데이터가 출력된다.
도 2는 도 1의 ARE 회로의 부트-업 동작을 나타낸 플로우 차트로서, 이하 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 ARE 회로의 부트-업 동작을 살펴본다.
노멀 퓨즈 셀 어레이(100)에는 필요한 정보(예컨대, 리페어 어드레스 정보)가 프로그램되어 있는 상태이고, 더미 퓨즈 셀 어레이(120)에는 검증용 퓨즈 데이터가 프로그램되어 있는 상태를 전제로 한다. 프로그래밍은 앞서 언급한 바와 같이 프로그램 전압(PGM<0:n>) 및 검증용 프로그램 전압(PGM_pre)을 선택적으로 인가하는 방식으로 수행한다.
우선, 반도체 집적회로의 파워업 동작시 더미 퓨즈 셀 어레이(120)에 대한 리드를 수행한다(S200). 이때, 더미 퓨즈 셀 어레이(120)의 검증용 워드라인(WL0_pre)을 활성화시켜 다수의 비트라인(BL<0:m>)에 검증용 퓨즈 데이터를 로딩하고, 감지부(140)의 다수의 감지증폭기(SA)를 인에이블 시켜 비트라인(BL<0:m>)에 실린 데이터의 극성을 감지하게 된다.
다음으로, 감지부(140)의 감지(리드) 결과가 프로그램된 검증용 퓨즈 데이터에 대응하는 예정된 기대값과 일치하는 지를 판단한다(S210). 만일, 감지부(140)의 감지 결과, 기대값과 일치하지 않으면 더미 퓨즈 셀 어레이(120)에 대한 리드를 재차 수행한다.
한편, 감지부(140)의 감지 결과, 기대값과 일치하면 노멀 퓨즈 셀 어레이(100)에 대한 리드를 수행한다(S220). 이때, 노멀 퓨즈 셀 어레이(100)의 다수의 워드라인(WL<0:n)을 순차적으로 활성화시키면서 각각의 비트라인(BL<0:m>)에 퓨즈 데이터를 로딩하고, 감지부(140)의 다수의 감지증폭기(SA)를 인에이블 시켜 데이터의 극성을 감지하게 된다. 감지부(140)는 매 워드라인에 대응하는 퓨즈 데이터를 감지하고, 이 감지된 퓨즈 데이터는 레지스터에 저장된다. 즉, 워드라인 활성화, 감지, 레지스터 저장 동작이 하나의 사이클을 이루게 된다.
이처럼 더미 퓨즈 셀 어레이(120)에 대한 리드 결과로 파워업 상태를 검증한 이후에 노멀 퓨즈 셀 어레이(100)에 대한 리드를 수행하면 외부 리셋 기능을 지원하지 않는 반도체 집적회로에서도 ARE 회로에 대하여 안정적으로 부트-업 동작을 수행할 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적회로의 ARE 회로의 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 ARE 회로는, 노멀 퓨즈 데이터가 프로그램되며, 메인 카운트 신호(CNT_M)에 응답하여 다수의 워드라인을 순차적으로 활성화시켜 다수의 비트라인(BL<0:m>)을 통해 노멀 퓨즈 데이터를 출력하기 위한 노멀 퓨즈 셀 어레이(노멀 ARE, 200)와, 파워업 신호(PWRUP)에 응답하여 일정 주기마다 활성화되는 검증용 카운트 신호(CNT_PREP)를 생성하기 위한 검증용 카운터(210)와, 검증용 퓨즈 데이터가 프로그램되며, 검증용 카운트 신호(CNT_PREP)에 응답하여 메인 카운트 개시신호(CNT_START)가 활성화될 때까지 검증용 워드라인을 활성화시켜 다수의 비트라인(BL<0:m>)을 통해 검증용 퓨즈 데이터를 출력하기 위한 더미 퓨즈 셀 어레이(더미 ARE, 220)와, 감지증폭 인에이블 신호(SAEN)에 응답하여 다수의 비트라인(BL<0:m>)에 실린 검증용 퓨즈 데이터 및 노멀 퓨즈 데이터를 리드하기 위한 감지부(230)와, 감지부(230)의 출력신호(Fdata<0:m>) 중 검증용 퓨즈 데이터에 대응하는 신호를 조합하여 예정된 결과가 나왔을 때 메인 카운트 개시신호(CNT_START)를 활성화시키기 위한 확인부(240)와, 메인 카운트 개시신호(CNT_START)에 응답하여 메인 카운트 신호(CNT_M)를 생성하기 위한 메인 카운터(250)와, 감지부(230)의 출력신호(Fdata<0:m>) 중 노멀 퓨즈 데이터에 대응하는 신호를 저장하기 위한 레지스터(260)를 구비한다.
여기서, 감지증폭 인에이블 신호(SAEN)는 검증용 카운트 신호(CNT_PREP)와 메인 카운트 신호(CNT_M)를 혼합하여 생성하며, 혼합부(270)는 검증용 카운트 신호(CNT_PREP)와 메인 카운트 신호(CNT_M)를 논리합하는 로직으로 간단히 구현할 수 있다.
노멀 퓨즈 셀 어레이(200) 및 더미 퓨즈 셀 어레이(220), 그리고 감지부(230)의 상세 구성은 앞서 도 1을 통해 설명한 바와 동일하게 구현할 수 있다.
확인부(240)는 감지부(230)의 출력신호(Fdata<0:m>) 중 검증용 퓨즈 데이터에 대응하는 신호를 논리곱하는 회로로 구현할 수 있다.
메인 카운터(250)는 노멀 퓨즈 셀 어레이(200)에 배치된 워드라인의 수만큼 카운팅을 하도록 구성한다.
도 4는 도 3의 ARE 회로의 타이밍 다이어그램으로, 이하 도 3 및 도 4를 참조하여 본 발명의 다른 실시예에 따른 ARE 회로의 부트-업 동작을 살펴본다.
노멀 퓨즈 셀 어레이(200)에는 필요한 정보(예컨대, 리페어 어드레스 정보)가 프로그램되어 있는 상태이고, 더미 퓨즈 셀 어레이(220)에는 검증용 퓨즈 데이터가 프로그램되어 있는 상태를 전제로 한다.
우선, 반도체 집적회로의 파워업 동작시 파워업 신호(PWRUP)가 활성화되면 검증용 카운터(210)가 인에이블되어 예정된 주기에 맞춰 카운팅을 수행한다.
검증용 카운터(210)로부터 출력된 검증용 카운트 신호(CNT_PREP)가 활성화될 때마다 더미 퓨즈 셀 어레이(220)의 검증용 워드라인을 활성화시키고, 이와 함께 감지증폭 인에이블 신호(SAEN)도 활성화시켜 더미 퓨즈 셀 어레이(220)에 대한 리드를 수행한다. 파워업 직후에는 내부적으로 파워가 불안정한 상태이기 때문에 더미 퓨즈 셀 어레이(220)에 프로그램된 검증용 퓨즈 데이터가 정확하게 감지되지 않을 가능성이 크다. 만일, 다수의 비트라인(BL<0:m>)에 대응하는 퓨즈 셀들을 모두 럽쳐했을 때 각각의 기대값이 논리레벨 하이라면, 확인부(240)에서는 모든 출력값(Fdata<0:m>)이 논리레벨 하이인지를 모든 출력값(Fdata<0:m>)의 논리곱을 통해 확인한다. 확인부(240)의 확인 결과, 모든 출력값(Fdata<0:m>)이 논리레벨 하이로 확인되지 않으면 메인 카운트 개시신호(CNT_START)는 논리레벨 로우 상태를 지속하고, 다음 카운팅 주기에서 다시 더미 퓨즈 셀 어레이(220)를 읽어낸다. 한편, 확인부(240)의 확인 결과, 모든 출력값(Fdata<0:m>)이 논리레벨 하이로 확인되면 메인 카운트 개시신호(CNT_START)가 논리레벨 하이로 천이하게 된다.
메인 카운트 개시신호(CNT_START)가 논리레벨 하이로 천이하면, 검증용 카운터(210)가 디스에이블 되고, 메인 카운터(250)가 인에이블 되어 예정된 주기로 카운팅을 수행하게 된다.
메인 카운트 신호(CNT_M)가 활성화될 때마다 노멀 퓨즈 셀 어레이(200)의 다수의 워드라인을 순차적으로 활성화시키면서 노멀 퓨즈 데이터를 읽어 레지스터(260)에 저장한다. 이를 보다 구체적으로 살펴보면, 메인 카운트 신호(CNT_M)가 활성화될 때마다 노멀 퓨즈 셀 어레이(200)의 다수의 워드라인을 순차적으로 활성화시키며, 이와 함께 감지증폭 인에이블 신호(SAEN) 역시 활성화시킨다. 이에 따라, 각각의 비트라인(BL<0:m>)에 퓨즈 데이터가 로딩되고, 감지부(230)에서는 각각의 비트라인(BL<0:m>)에 로딩된 데이터의 극성을 감지하게 된다. 감지부(230)는 매 워드라인에 대응하는 퓨즈 데이터를 감지하고, 이 감지된 퓨즈 데이터(Fdata<0:m>)는 레지스터(260)에 저장된다. 즉, 워드라인 활성화, 감지, 레지스터 저장 동작이 하나의 사이클을 이루게 된다.
참고적으로, 카운팅 주기를 제외한 모든 동작은 클럭신호(CK)에 동기되어 수행하는 것이 바람직하다.
이처럼 더미 퓨즈 셀 어레이(220)에 대한 리드 결과로 파워업 상태를 검증한 이후에 노멀 퓨즈 셀 어레이(200)에 대한 리드를 수행하면 외부 리셋 기능을 지원하지 않는 반도체 집적회로에서도 ARE 회로에 대하여 안정적으로 부트-업 동작을 수행할 수 있게 된다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시된 로직은 사용된 신호의 종류와 활성화 레벨에 따라 다른 로직으로 대체되거나 생략할 수 있다.
또한, 전술한 실시예에서는 더미 퓨즈 셀 어레이에 하나의 검증용 워드라인만을 배치하는 경우를 예시하였으나, 경우에 따라 검증용 워드라인을 다수개 배치하여 사용할 수 있다.
100: 노멀 퓨즈 셀 어레이
120: 더미 퓨즈 셀 어레이
140: 감지부

Claims (20)

  1. 노멀 퓨즈 데이터가 프로그램된 노멀 퓨즈 셀 어레이;
    검증용 퓨즈 데이터가 프로그램된 더미 퓨즈 셀 어레이;
    상기 더미 퓨즈 셀 어레이로부터 상기 검증용 퓨즈 데이터를 리드하고, 상기 노멀 퓨즈 셀 어레이로부터 상기 노멀 퓨즈 데이터를 리드하기 위한 감지부를 구비하며,
    상기 더미 퓨즈 셀 어레이의 상기 검증용 퓨즈 데이터가 기대값과 일치할 때 상기 노멀 퓨즈 셀 어레이에 대한 리드를 수행하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 더미 퓨즈 셀 어레이는 하나의 검증용 워드라인과 다수의 비트라인에 접속된 다수의 단위 E-퓨즈 셀을 구비하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 노멀 퓨즈 셀 어레이는 다수의 노멀 워드라인 및 다수의 비트라인에 접속된 다수의 단위 E-퓨즈 셀을 구비하는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 더미 퓨즈 셀 어레이는 상기 노멀 퓨즈 셀 어레이와 상기 다수의 비트라인을 공유하는 반도체 집적회로.
  5. 제2항에 있어서,
    상기 더미 퓨즈 셀 어레이의 상기 다수의 단위 E-퓨즈 셀은 각각,
    소오스가 소오스 전압단에 접속되며 검증용 프로그램 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 해당 비트라인에 접속되며 게이트가 상기 검증용 워드라인에 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  6. 제3항에 있어서,
    상기 노멀 퓨즈 셀 어레이의 상기 다수의 단위 E-퓨즈 셀은 각각,
    소오스가 소오스 전압단에 접속되며 해당 프로그램 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 해당 비트라인에 접속되며 게이트가 해당 워드라인에 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  7. 제2항에 있어서,
    상기 더미 퓨즈 셀 어레이의 상기 다수의 단위 E-퓨즈 셀은 모두 럽쳐된 상태로 프로그램된 반도체 집적회로.
  8. 노멀 퓨즈 데이터가 프로그램되며, 예정된 주기마다 활성화되는 메인 카운트 신호에 응답하여 다수의 워드라인을 순차적으로 활성화시켜 다수의 비트라인을 통해 상기 노멀 퓨즈 데이터를 출력하기 위한 노멀 퓨즈 셀 어레이;
    파워업 신호에 응답하여 예정된 주기마다 활성화되는 검증용 카운트 신호를 생성하기 위한 검증용 카운터;
    검증용 퓨즈 데이터가 프로그램되며, 상기 검증용 카운트 신호에 응답하여 메인 카운트 개시신호가 활성화될 때까지 검증용 워드라인을 주기적으로 활성화시켜 상기 다수의 비트라인을 통해 상기 검증용 퓨즈 데이터를 출력하기 위한 더미 퓨즈 셀 어레이;
    감지증폭 인에이블 신호에 응답하여 상기 다수의 비트라인에 실린 상기 검증용 퓨즈 데이터 및 상기 노멀 퓨즈 데이터를 리드하기 위한 감지부;
    상기 감지부의 출력신호 중 상기 검증용 퓨즈 데이터에 대응하는 신호를 조합하여 예정된 결과가 나왔을 때 상기 메인 카운트 개시신호를 활성화시키기 위한 확인부;
    상기 메인 카운트 개시신호에 응답하여 상기 메인 카운트 신호를 생성하기 위한 메인 카운터; 및
    상기 감지부의 출력신호 중 상기 노멀 퓨즈 데이터에 대응하는 신호를 저장하기 위한 레지스터
    를 구비하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 검증용 카운트 신호와 상기 메인 카운트 신호를 혼합하여 상기 감지증폭 인에이블 신호를 생성하기 위한 혼합부를 더 구비하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 혼합부는 상기 검증용 카운트 신호와 상기 메인 카운트 신호를 논리합하기 위한 로직을 포함하는 반도체 집적회로.
  11. 제8항에 있어서,
    상기 확인부는 상기 감지부의 출력신호 중 상기 검증용 퓨즈 데이터에 대응하는 신호를 논리곱하기 위한 로직을 포함하는 반도체 집적회로.
  12. 제8항에 있어서,
    상기 더미 퓨즈 셀 어레이는 하나의 검증용 워드라인과 상기 다수의 비트라인에 접속된 다수의 단위 E-퓨즈 셀을 구비하는 반도체 집적회로.
  13. 제8항에 있어서,
    상기 노멀 퓨즈 셀 어레이는 상기 다수의 워드라인 및 상기 다수의 비트라인에 접속된 다수의 단위 E-퓨즈 셀을 구비하는 반도체 집적회로.
  14. 제12항에 있어서,
    상기 다수의 단위 E-퓨즈 셀은 각각,
    소오스가 소오스 전압단에 접속되며 검증용 프로그램 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 해당 비트라인에 접속되며 게이트가 상기 검증용 워드라인에 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  15. 제13항에 있어서,
    상기 다수의 단위 E-퓨즈 셀은 각각,
    소오스가 소오스 전압단에 접속되며 해당 프로그램 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및
    소오스가 상기 제1 NMOS 트랜지스터의 드레인에 접속되고 드레인이 해당 비트라인에 접속되며 게이트가 해당 워드라인에 접속된 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  16. 제12항에 있어서,
    상기 더미 퓨즈 셀 어레이의 상기 다수의 단위 E-퓨즈 셀은 모두 럽쳐된 상태로 프로그램된 반도체 집적회로.
  17. 파워업 신호에 응답하여, 검증용 퓨즈 데이터가 프로그램된 더미 퓨즈 셀 어레이에 대한 리드를 수행하는 단계;
    상기 더미 퓨즈 셀 어레이에 대한 리드 결과가 기대값과 일치하는 지를 판단하는 단계; 및
    상기 더미 퓨즈 셀 어레이에 대한 리드 결과가 기대값과 일치함에 따라, 노멀 퓨즈 데이터가 프로그램된 노멀 퓨즈 셀 어레이에 대한 리드를 수행하는 단계
    를 포함하는 반도체 집적회로의 구동방법.
  18. 제17항에 있어서,
    상기 더미 퓨즈 셀 어레이에 대한 리드 결과가 기대값과 일치하지 않음에 따라, 상기 더미 퓨즈 셀 어레이에 대한 리드를 재차 수행하는 단계를 더 포함하는 반도체 집적회로의 구동방법.
  19. 제17항에 있어서,
    상기 더미 퓨즈 셀 어레이에 대한 리드를 수행하는 단계는,
    상기 더미 퓨즈 셀 어레이에 배치된 검증용 하나의 워드라인을 활성화시켜 다수의 비트라인에 상기 검증용 퓨즈 데이터를 로딩하는 단계; 및
    상기 다수의 비트라인에 로딩된 데이터의 극성을 감지하는 단계를 포함하는 반도체 집적회로의 구동방법.
  20. 제17항에 있어서,
    상기 노멀 퓨즈 셀 어레이에 대한 리드를 수행하는 단계는,
    상기 노멀 퓨즈 셀 어레이에 배치된 다수의 워드라인 중 선택된 하나의 워드라인을 활성화시켜 다수의 비트라인 각각에 상기 노멀 퓨즈 데이터를 로딩하는 제1 단계;
    상기 다수의 비트라인에 로딩된 데이터의 극성을 감지하는 제2 단계;
    감지된 데이터를 레지스터에 저장하는 제3 단계; 및
    상기 노멀 퓨즈 셀 어레이에 배치된 다음 워드라인에 대하여 상기 제1 내지 제3 단계를 반복하는 제4 단계를 포함하는 반도체 집적회로의 구동방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
KR20140146867A (ko) * 2013-06-18 2014-12-29 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US9348690B2 (en) 2013-08-21 2016-05-24 Via Alliance Semiconductor Co., Ltd. Correctable configuration data compression and decompression system
US9223715B2 (en) 2013-08-21 2015-12-29 Via Alliance Semiconductor Co., Ltd. Microprocessor mechanism for decompression of cache correction data
KR102127997B1 (ko) * 2013-12-10 2020-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US9257196B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays
US20150221352A1 (en) * 2014-02-06 2015-08-06 SK Hynix Inc. Semiconductor devices including e-fuse arrays
US9524241B2 (en) 2014-05-22 2016-12-20 Via Alliance Semiconductor Co., Ltd. Multi-core microprocessor power gating cache restoral mechanism
US9395802B2 (en) 2014-05-22 2016-07-19 Via Alliance Semiconductor Co., Ltd. Multi-core data array power gating restoral mechanism
US9665490B2 (en) 2014-05-22 2017-05-30 Via Alliance Semiconductor Co., Ltd. Apparatus and method for repairing cache arrays in a multi-core microprocessor
US9606933B2 (en) 2014-05-22 2017-03-28 Via Alliance Semiconductor Co., Ltd. Multi-core apparatus and method for restoring data arrays following a power gating event
KR20150144147A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작방법
KR20160001034A (ko) 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치의 모니터링 회로
KR102212750B1 (ko) 2014-07-23 2021-02-05 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법
KR102204390B1 (ko) * 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
KR20160074925A (ko) 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치
KR20180033767A (ko) * 2016-09-26 2018-04-04 에스케이하이닉스 주식회사 붓업 제어 회로 및 이를 포함하는 반도체 장치
KR102408843B1 (ko) * 2017-08-09 2022-06-15 에스케이하이닉스 주식회사 반도체 장치
KR102474307B1 (ko) * 2018-04-10 2022-12-06 에스케이하이닉스 주식회사 퓨즈럽처방법 및 이를 이용한 반도체장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070206401A1 (en) * 2006-03-02 2007-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse device with dummy cells for ESD protection

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812675A (en) * 1987-04-15 1989-03-14 Exel Microelectronics Incorporated Security element circuit for programmable logic array
KR100233283B1 (ko) * 1996-12-24 1999-12-01 김영환 플래쉬 메모리 셀을 이용한 리페어 퓨즈 초기화 회로
US6211710B1 (en) * 1998-12-30 2001-04-03 Texas Instruments India Limited Circuit for generating a power-up configuration pulse
KR100562978B1 (ko) 1999-12-28 2006-03-23 주식회사 하이닉스반도체 리페어 퓨즈 회로
US6768222B1 (en) * 2000-07-11 2004-07-27 Advanced Micro Devices, Inc. System and method for delaying power supply power-up
US6469949B1 (en) * 2001-05-11 2002-10-22 International Business Machines Corp. Fuse latch array system for an embedded DRAM having a micro-cell architecture
US6704236B2 (en) * 2002-01-03 2004-03-09 Broadcom Corporation Method and apparatus for verification of a gate oxide fuse element
JP4639030B2 (ja) * 2002-11-18 2011-02-23 パナソニック株式会社 半導体記憶装置
JP2004178674A (ja) * 2002-11-26 2004-06-24 Toshiba Microelectronics Corp 半導体メモリ
JP2005310285A (ja) * 2004-04-22 2005-11-04 Toshiba Corp 半導体集積回路装置
US7362645B2 (en) * 2004-09-30 2008-04-22 Freescale Semiconductor, Inc. Integrated circuit fuses having corresponding storage circuitry
US7295051B2 (en) * 2005-06-15 2007-11-13 Cypress Semiconductor Corp. System and method for monitoring a power supply level
US7433247B2 (en) * 2005-09-26 2008-10-07 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
CA2645781C (en) * 2006-12-22 2011-04-12 Sidense Corp. Dual function data register
JP2009070511A (ja) * 2007-09-14 2009-04-02 Toshiba Corp 半導体集積回路装置、リダンダンシシステム
US7800156B2 (en) * 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
JP5561668B2 (ja) * 2009-11-16 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070206401A1 (en) * 2006-03-02 2007-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse device with dummy cells for ESD protection

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Publication number Publication date
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TWI573145B (zh) 2017-03-01
US20130285709A1 (en) 2013-10-31

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