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JP2010272874A5 - - Google Patents

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JP2010272874A5
JP2010272874A5 JP2010147238A JP2010147238A JP2010272874A5 JP 2010272874 A5 JP2010272874 A5 JP 2010272874A5 JP 2010147238 A JP2010147238 A JP 2010147238A JP 2010147238 A JP2010147238 A JP 2010147238A JP 2010272874 A5 JP2010272874 A5 JP 2010272874A5
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Claims (17)

６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタの各々は、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層、前記柱状半導体層及び第２の拡散層とは、
第１の拡散層、柱状半導体層及び第２の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第１の拡散層と前記第２の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のＮＭＯＳのドライバトランジスタの第３の拡散層、柱状半導体層及び第４の拡散層とは、
第３の拡散層、柱状半導体層及び第４の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第３の拡散層と前記第４の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタの第５の拡散層、柱状半導体層及び第６の拡散層とは、
第５の拡散層、柱状半導体層及び第６拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第５の拡散層と前記第６の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
第１のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第１のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第１のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記第５の拡散層と前記第１のウェル間のリークを防止するために、前記第５の拡散層と第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層が形成され、
前記第１のリーク防止拡散層は、前記第１の拡散層及び第３の拡散層と直接接続され、
第２のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第２のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第２のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記第５の拡散層と前記第１のウェル間のリークを防止するために、前記第５の拡散層と前記第１のウェルの間には、前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層が形成され、
前記第２のリーク防止拡散層は、前記第１の拡散層及び第３の拡散層と直接接続されていることを特徴とする半導体記憶装置。 A semiconductor memory device having a static memory cell in which six MOS transistors are arranged on a substrate,
Each of the six MOS transistors is
First and second NMOS access transistors for accessing the memory, first and second NMOS driver transistors for driving the storage node to hold the memory cell data, and holding the memory cell data Functioning as first and second PMOS load transistors for supplying charge to
The first diffusion layer, the columnar semiconductor layer, and the second diffusion layer of the first and second NMOS access transistors for accessing the memory are:
The first diffusion layer, the columnar semiconductor layer, and the second diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the first diffusion layer and the first diffusion layer. 2 is disposed between two diffusion layers, and a gate is formed on a side wall of the columnar semiconductor layer,
The third diffusion layer, the columnar semiconductor layer, and the fourth diffusion layer of the first and second NMOS driver transistors that drive the storage node to hold the memory cell data are:
A third diffusion layer, a columnar semiconductor layer, and a fourth diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the third diffusion layer and the first diffusion layer. 4 is disposed between the diffusion layers, and a gate is formed on a side wall of the columnar semiconductor layer,
The fifth diffusion layer, the columnar semiconductor layer, and the sixth diffusion layer of the first and second PMOS load transistors that supply charges to hold data in the memory cell are:
The fifth diffusion layer, the columnar semiconductor layer, and the sixth diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the fifth diffusion layer and the sixth diffusion layer. A gate is formed on the side wall of the columnar semiconductor layer,
The first NMOS access transistor, the first NMOS driver transistor and the first PMOS load transistor are arranged adjacent to each other,
The second NMOS access transistor, the second NMOS driver transistor, and the second PMOS load transistor are arranged adjacent to each other,
A first well common to a plurality of memory cells for applying a potential to the substrate is formed;
A first diffusion layer having an N type conductivity formed at the bottom of the first NMOS access transistor, and a third diffusion having an N type conductivity formed at the bottom of the first NMOS driver transistor. And a fifth diffusion layer having a P-type conductivity formed on the bottom of the first PMOS load transistor and on the surface of the first diffusion layer, the third diffusion layer, and the fifth diffusion layer. Interconnected via the formed first silicide layer,
The first diffusion layer, the third diffusion layer, and the fifth diffusion layer connected to each other function as a first storage node for holding data stored in a memory cell;
In order to prevent leakage between the fifth diffusion layer and the first well, the first of opposite conductivity type as the first well for the fifth diffusion layer and the first well A leak-proof diffusion layer is formed,
The first leakage preventing diffusion layer is directly connected to the first diffusion layer and the third diffusion layer;
A first diffusion layer having an N-type conductivity type formed at the bottom of the second NMOS access transistor, and a third diffusion having an N-type conductivity type formed at the bottom of the second NMOS driver transistor And a fifth diffusion layer having a P-type conductivity formed at the bottom of the first PMOS transistor and the second PMOS load transistor is formed on the surfaces of the first diffusion layer, the third diffusion layer, and the fifth diffusion layer. Interconnected via the formed second silicide layer,
The first diffusion layer, the third diffusion layer, and the fifth diffusion layer connected to each other function as a second storage node for holding data stored in a memory cell;
In order to prevent leakage between the fifth diffusion layer and the first well, the fifth between the diffusion layer and the first well of, with opposite conductivity type as the first well A second leakage preventing diffusion layer is formed;
The semiconductor memory device, wherein the second leak preventing diffusion layer is directly connected to the first diffusion layer and the third diffusion layer. ６個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記６個のＭＯＳトランジスタの各々は、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタの第１の拡散層、前記柱状半導体層及び第２の拡散層とは、
第１の拡散層、柱状半導体層及び第２の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第１の拡散層と前記第２の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタの第３の拡散層、柱状半導体層及び第４の拡散層とは、
第３の拡散層、柱状半導体層及び第４の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第３の拡散層と前記第４の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタの第５の拡散層、柱状半導体層及び第６の拡散層とは、
第５の拡散層、柱状半導体層及び第６拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第５の拡散層と前記第６の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
第１のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第１のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第１のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記第１の拡散層及び前記第３の拡散層と前記第１のウェル間のリークを防止するために、前記第１の拡散層と第１のウェルの間、及び前記第３の拡散層と第１のウェルの間には前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層が形成され、
前記第１のリーク防止拡散層は、前記第５の拡散層と直接接続され、
第２のＮＭＯＳのアクセストランジスタの底部に形成されるＮ型の導電型を持つ第１の拡散層、第２のＮＭＯＳのドライバトランジスタの底部に形成されるＮ型の導電型を持つ第３の拡散層及び第２のＰＭＯＳのロードトランジスタの底部に形成されるＰ型の導電型を持つ第５の拡散層は、前記第１の拡散層、第３の拡散層及び第５の拡散層の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記第１の拡散層、第３の拡散層及び第５の拡散層はメモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記第１の拡散層及び前記第３の拡散層と前記第１のウェル間のリークを防止するために、前記第１の拡散層と前記第１のウェルの間、及び前記第３の拡散層と前記第１のウェルの間には、前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層が形成され、
前記第２のリーク防止拡散層は、前記第５の拡散層と直接接続されていることを特徴とする半導体記憶装置。 A semiconductor memory device having a static memory cell in which six MOS transistors are arranged on a substrate,
Each of the six MOS transistors is
First and second NMOS access transistors for accessing the memory, first and second NMOS driver transistors for driving the storage node to hold the memory cell data, and holding the memory cell data Functioning as first and second PMOS load transistors for supplying charge to
The first diffusion layer, the columnar semiconductor layer, and the second diffusion layer of the first and second NMOS access transistors for accessing the memory are:
The first diffusion layer, the columnar semiconductor layer, and the second diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the first diffusion layer and the first diffusion layer. 2 is disposed between two diffusion layers, and a gate is formed on a side wall of the columnar semiconductor layer,
The third diffusion layer, the columnar semiconductor layer, and the fourth diffusion layer of the first and second NMOS driver transistors that drive the storage node to hold the memory cell data are:
A third diffusion layer, a columnar semiconductor layer, and a fourth diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the third diffusion layer and the first diffusion layer. 4 is disposed between the diffusion layers, and a gate is formed on a side wall of the columnar semiconductor layer,
The fifth diffusion layer, the columnar semiconductor layer, and the sixth diffusion layer of the first and second PMOS load transistors that supply charges to hold data in the memory cell are:
The fifth diffusion layer, the columnar semiconductor layer, and the sixth diffusion layer are hierarchically arranged in a vertical direction on an insulating film formed on the substrate, and the columnar semiconductor layer includes the fifth diffusion layer and the sixth diffusion layer. A gate is formed on the side wall of the columnar semiconductor layer,
The first NMOS access transistor, the first NMOS driver transistor and the first PMOS load transistor are arranged adjacent to each other,
The second NMOS access transistor, the second NMOS driver transistor, and the second PMOS load transistor are arranged adjacent to each other,
A first well common to a plurality of memory cells for applying a potential to the substrate is formed;
A first diffusion layer having an N type conductivity formed at the bottom of the first NMOS access transistor, and a third diffusion having an N type conductivity formed at the bottom of the first NMOS driver transistor. And a fifth diffusion layer having a P-type conductivity formed on the bottom of the first PMOS load transistor and on the surface of the first diffusion layer, the third diffusion layer, and the fifth diffusion layer. Interconnected via the formed first silicide layer,
The first diffusion layer, the third diffusion layer, and the fifth diffusion layer connected to each other function as a first storage node for holding data stored in a memory cell;
In order to prevent leakage between the first diffusion layer and said third diffusion layer and the first well, between said first diffusion layer and the first well, and said third diffusion layer A first leakage preventing diffusion layer having a conductivity type opposite to that of the first well is formed between the first wells,
The first leakage preventing diffusion layer is directly connected to the fifth diffusion layer;
A first diffusion layer having an N-type conductivity type formed at the bottom of the second NMOS access transistor, and a third diffusion having an N-type conductivity type formed at the bottom of the second NMOS driver transistor And a fifth diffusion layer having a P-type conductivity formed at the bottom of the first PMOS transistor and the second PMOS load transistor is formed on the surfaces of the first diffusion layer, the third diffusion layer, and the fifth diffusion layer. Interconnected via the formed second silicide layer,
The first diffusion layer, the third diffusion layer, and the fifth diffusion layer connected to each other function as a second storage node for holding data stored in a memory cell;
In order to prevent leakage between the first well and the first diffusion layer and said third diffusion layer, between said first diffusion layer and the first well, and said third diffusion layer And a second leakage prevention diffusion layer having a conductivity type opposite to that of the first well is formed between the first well and the first well.
The semiconductor memory device, wherein the second leak preventing diffusion layer is directly connected to the fifth diffusion layer. 前記第１の記憶ノードとして機能する拡散層上に形成される前記第１のＮＭＯＳのドライバトランジスタおよび前記第１のＰＭＯＳのロードトランジスタのゲートより延在する第１のゲート配線が共通の第１のコンタクトにより接続され、第２の記憶ノードとして機能する拡散層上に形成される前記第２のＮＭＯＳのドライバトランジスタおよび前記第２のＰＭＯＳのロードトランジスタのゲートより延在する第２のゲート配線が共通の第１のコンタクトにより接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。   The first gate wiring extending from the gates of the first NMOS driver transistor and the first PMOS load transistor formed on the diffusion layer functioning as the first storage node has a common first gate wiring. The second gate wiring extending from the gates of the second NMOS driver transistor and the second PMOS load transistor formed on the diffusion layer connected by the contact and functioning as the second storage node is common. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is connected by the first contact. 前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項１又は２に記載の半導体記憶装置。The peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS driver transistors is longer than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second PMOS load transistors. 3. The semiconductor memory device according to claim 1, wherein 前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項１又は２に記載の半導体記憶装置。By forming the columnar semiconductor layers forming the first and second NMOS driver transistors in an elliptical shape, the peripheral length of the sidewalls of the columnar semiconductor layers forming the first and second NMOS driver transistors is set to 3. The semiconductor memory device according to claim 1, wherein the length is longer than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second PMOS load transistors. 前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項１又は２に記載の半導体記憶装置。The peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS driver transistors is longer than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS access transistors. 3. The semiconductor memory device according to claim 1, wherein 前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項１又は２に記載の半導体記憶装置。By forming the columnar semiconductor layers forming the first and second NMOS driver transistors in an elliptical shape, the peripheral length of the sidewalls of the columnar semiconductor layers forming the first and second NMOS driver transistors is set to 3. The semiconductor memory device according to claim 1, wherein the length is longer than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS access transistors. 前記第１及び第２のＰＭＯＳのロードトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＮＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より短いことを特徴とする請求項１又は２に記載の半導体記憶装置。The peripheral length of the side wall of the columnar semiconductor layer forming the first and second PMOS load transistors is shorter than the peripheral length of the side wall of the columnar semiconductor layer forming the first and second NMOS access transistors. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device. 第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極よりそれぞれ延在する第３及び第４のゲート配線上にそれぞれ形成される第３及び第４のコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１又は２に記載の半導体記憶装置。 The third and at least one of the fourth contacts each are formed respectively on the third and fourth gate wire extending from the first and second gate electrodes of the NMOS access transistor, the adjacent memory cells 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is shared with a contact formed on a gate wiring extending from a gate electrode of an NMOS access transistor. 複数の前記柱状半導体層は、六方格子状に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the plurality of columnar semiconductor layers are arranged in a hexagonal lattice pattern. 前記第１の記憶ノードとして機能する拡散層上に形成される前記第１のＮＭＯＳのドライバトランジスタおよび前記第１のＰＭＯＳのロードトランジスタのゲートより延在する各々の第５のゲート配線が、前記第２の記憶ノードとして機能する拡散層と第１の共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成される前記第２のＮＭＯＳのドライバトランジスタおよび前記第２のＰＭＯＳのロードトランジスタのゲートより延在する各々の第６のゲート配線が、前記第１の記憶ノードとして機能する拡散層と第２の共通のコンタクトにより接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。 Each fifth gate wiring extending from the gates of the first NMOS driver transistor and the first PMOS load transistor formed on the diffusion layer functioning as the first storage node, Connected by a first common contact with a diffusion layer functioning as a storage node,
Each sixth gate wiring extending from the gate of the second NMOS driver transistor and the second PMOS load transistor formed on the diffusion layer functioning as the second storage node, 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is connected to a diffusion layer functioning as one storage node by a second common contact. 前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは２行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは３行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは２行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 The six MOS transistors are arranged in a matrix in the row direction and the column direction orthogonal to each other on the substrate,
The six MOS transistors are arranged in 3 rows and 2 columns on the substrate,
The first NMOS access transistor is arranged in the first row and the first column,
The first PMOS load transistor is arranged in the second row and the first column,
The first NMOS driver transistor is arranged in the third row and the first column,
The second NMOS access transistor is arranged in the third row and the second column,
The second PMOS load transistor is arranged in the second row and the second column,
3. The semiconductor memory device according to claim 1, wherein the second NMOS driver transistors are arranged in a first row and a second column. 前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 The six MOS transistors are arranged in a matrix in the row direction and the column direction orthogonal to each other on the substrate,
The six MOS transistors are arranged in 3 rows and 2 columns on the substrate,
The first NMOS access transistor is arranged in the first row and the first column,
The first PMOS load transistor is arranged in the third row and the first column,
The first NMOS driver transistor is arranged in the second row and the first column,
The second NMOS access transistor is arranged in the third row and the second column,
The second PMOS load transistor is arranged in the first row and the second column,
3. The semiconductor memory device according to claim 1, wherein the second NMOS driver transistor is arranged in the second row and the second column. 前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に３行２列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは３行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 The six MOS transistors are arranged in a matrix in the row direction and the column direction orthogonal to each other on the substrate,
The six MOS transistors are arranged in 3 rows and 2 columns on the substrate,
The first NMOS access transistor is arranged in the first row and the first column,
The first PMOS load transistor is arranged in the third row and the first column,
The first NMOS driver transistor is arranged in the second row and the first column,
The second NMOS access transistor is arranged in the first row and the second column,
The second PMOS load transistor is arranged in the third row and the second column,
3. The semiconductor memory device according to claim 1, wherein the second NMOS driver transistor is arranged in the second row and the second column. 前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在する第７のゲート配線上に形成される第５のコンタクトを共有したことを特徴とする請求項１４に記載の半導体記憶装置。 15. The semiconductor memory device according to claim 14 , wherein a fifth contact formed on a seventh gate wiring extending from the gates of the first and second NMOS access transistors is shared. 前記６個のＭＯＳトランジスタは、前記基板上において互いに直交する行方向と列方向に行列状に配列されており、
前記６個のＭＯＳトランジスタは、前記基板上に２行３列に配列され、
前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＰＭＯＳのロードトランジスタは２行２列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＮＭＯＳのアクセストランジスタは２行３列目に配列され、
前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは１行３列目に配列されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 The six MOS transistors are arranged in a matrix in the row direction and the column direction orthogonal to each other on the substrate,
The six MOS transistors are arranged in two rows and three columns on the substrate,
The first NMOS access transistor is arranged in the first row and the first column,
The first PMOS load transistor is arranged in the second row and the second column,
The first NMOS driver transistor is arranged in the second row and the first column,
The second NMOS access transistor is arranged in the second row and the third column,
The second PMOS load transistor is arranged in the first row and the second column,
3. The semiconductor memory device according to claim 1, wherein the second NMOS driver transistor is arranged in the first row and the third column. 前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成されることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。   3. The method of manufacturing a semiconductor memory device according to claim 1, wherein the contact formed on the columnar semiconductor and the other contact are formed in different etching processes.
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