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JP2010244607A - 半導体記憶装置 - Google Patents

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Abstract

【課題】書き込みによりデータが変化するビットだけ書き込みを行う半導体記憶装置を少ない面積で実現する。
【解決手段】メモリセルに対するデータの読み出し及び書き込み制御を行う制御回路であって、メモリセルアレイから読み出したデータ又はメモリセルアレイに書き込むデータを格納するフリップフロップ回路と、フリップフロップ回路にスイッチを介して接続され、前記メモリセルから読み出したデータを一時的に保持するダイナミック型の保持回路とを含み、メモリセルへの書き込み時、保持回路に保持するメモリセルアレイから読み出したデータと前記フリップフロップ回路の外部からの書き込みデータとが異なるときに前記フリップフロップ回路のデータを前記メモリセルに書き込むように制御する。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。特に、相変化メモリ等の不揮発性半導体記憶装置に関する。
半導体記憶装置の分野では、ＤＲＡＭ、ＳＲＡＭなどの電源を切断すると情報が失われてしまう揮発性メモリの他、フローティングゲートを用いたフラッシュメモリやＭＲＡＭ、ＦｅＲＡＭなど、様々なタイプの不揮発性半導体記憶装置が開発されている。これらの不揮発性半導体記憶装置は、電源を切断しても情報を記憶しておくことができる。なかでも、相変化メモリは、書き込み消去に要する時間が短いこと等から注目されている。相変化メモリはメモリセルの一部にアモルファス状態であるか結晶状態にあるか電気的にプログラム可能な材料を用い、その材料がアモルファス状態にあるか結晶状態にあるかを抵抗値により判定してデータを読み出すメモリである。
上記相変化メモリでは、書き換え前のメモリセルのデータとメモリセルのデータを書き換える外部からの外部書き込みデータが同一である場合は、書き込みを行わないほうが抵抗値を安定にすることができる。また、相変化メモリに限らないが余計な書き込みを行わなければメモリセル寿命が延び、プログラム電流を削減することができる。この観点から以下の提案がされている。
特許文献１には、高抵抗状態と低抵抗状態の２つの状態を電気的にプログラム可能な相変化記憶要素を有する相変化メモリにおいて、記憶要素の現在の状態を読み取って、プログラミングしようとする状態と異なる場合に、プログラミングを行う相変化メモリが記載されている。
また、特許文献２には、相変化メモリにおいて、書き込みパルスの立ち上がり波形から相変化メモリの記憶状態を読み出し、記憶状態と書き込むべき情報が一致する場合には書き換え処理を停止する相変化メモリが記載されている。
さらに、特許文献３の図１１、図２２〜図２４には、ＮＡＮＤ−ＥＥＰＲＯＭにおける電子注入（ＦＮトネリング）による書き込みとベリファイの繰り返し動作において、データが「０」から「１」に変わった（閾値が高くなった）メモリセルにはそれ以上書き込みを行わないようにする回路が開示されている。
また、特許文献４の図５、図６には、セルからの読み出しデータと書き込みデータを保持するリードデータラッチと、セルへの書き込みデータを保持するライトデータラッチと、リードデータラッチからライトデータラッチへの転送を制御する転送スイッチを設け、リードデータラッチとライトデータラッチの内容が不一致の場合にライトデータラッチの書き込みを行う相変化メモリが記載されている。
特表２００３−５０２７９１号公報 国際公開第２００５／０４１２０４号パンフレット 特開２０００−２１５６８４号公報 特開２００８−１５９１７８号公報 特開２００３−１０００８５号公報 特開２００５−１００６１７号公報 特開２００４−３６２７６１号公報
以下の分析は本発明により与えられる。上記特許文献１には、書き換え前と書き換え後でデータが同一である場合は、書き込みを行わないほう良いことが記載されているが、そのための具体的な回路については記載されていない。また、特許文献２は、書き込みパルス立ち上がりで判定しているので、書き込みを行う必要がない場合にもストレスを与えることになる。また、特許文献３によれば、データが「０」から「１」に変わったセルにはそれ以上書き込みをしないことはできるが、データが「１」から「０」にも双方向に書き込みを行う場合には適用できない。上記特許文献１乃至６のいずれにも、回路規模を大きくすることなく、書き込みによりデータが変化するビットだけ書き込みを行う半導体記憶装置は開示されていない。
本発明の１つの側面による半導体記憶装置は、複数のメモリセルで構成されるメモリセルアレイと、前記メモリセルに対するデータの読み出し及び書き込み制御を行う制御回路と、を備え、前記制御回路は、前記メモリセルから読み出したデータを格納し、且つ前記メモリセルに書き込む外部からのデータを格納するフリップフロップ回路と、前記フリップフロップ回路にスイッチを介して接続され、前記メモリセルから読み出したデータを一時的に保持するダイナミック型の保持回路と、を含み、前記メモリセルへの書き込み時、前記保持回路に保持するメモリセルから読み出したデータと前記フリップフロップ回路の外部からの書き込みデータとが異なるときに前記フリップフロップ回路のデータを前記メモリセルに書き込むように制御する、ことを特徴とする。
また、本発明の他の側面による半導体記憶装置は、複数のワード線、ビット線に各々接続された複数のメモリセルで構成されたメモリセルアレイが、行列状に配置された複数の前記メモリセルアレイと、前記複数のメモリセルアレイにそれぞれ対応して配置され、各々のビット線を介して対応する前記メモリセルのデータを読み出し及び書き込み制御する複数のビット線制御回路と、前記ビット線の延在方向である第１方向に各々配置された複数の前記ビット線制御回路に共通に接続された複数のデータ線と、前記ワード線の延在方向である第２方向に各々配置された複数の前記ビット線制御回路に共通に接続された複数のビット線制御信号発生回路と、を備え、前記第１方向の複数のビット線制御回路は、それぞれ異なる前記データ線及びそれぞれ対応するメモリセルアレイのそれぞれ異なるビット線に接続された複数の制御回路を含み、前記制御回路は、前記メモリセルから読み出したデータを格納し、且つ前記メモリセルに書き込む外部からのデータを格納するフリップフロップ回路と、前記フリップフロップ回路にスイッチを介して接続され、前記メモリセルから読み出したデータを一時的に保持するダイナミック型の保持回路と、を含み、前記メモリセルへの書き込み時、前記保持回路に保持するメモリセルから読み出したデータと前記フリップフロップ回路の外部からの書き込みデータとが異なるときに前記フリップフロップ回路のデータを前記メモリセルに書き込むように制御し、前記スイッチの導通を制御する信号、及び、前記フリップフロップ回路から前記対応するメモリセルへのデータの書き込みタイミング信号を制御する信号が、前記ビット線制御信号発生回路から前記第２方向に配置された複数のビット線制御回路にそれぞれ含まれる複数の制御回路に共通に接続されている、ことを特徴とする。
本発明によれば、書き込みによりデータが変化するビットだけ書き込みを行う半導体記憶装置を少ない制御回路の面積で実現できる。
本発明の一実施例による半導体記憶装置の主要部のブロック図である。 本発明の一実施例による半導体記憶装置における制御回路の構成を示すブロック図である。 本発明の一実施例による半導体記憶装置の書き込み動作時のタイミング図である。 本発明の一実施例による半導体記憶装置全体の平面図である。 本発明の別な実施例による半導体記憶装置の主要部のブロック図である。
本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。また、本願の請求内容はこの概要に限られず、本願の請求項に記載の内容であることは言うまでもない。
本明細書において、以降、ライトコマンド実行による外部からフリップフロップ回路３への書き込みを「ライト」と呼び、フリップフロップ回路３からメモリセル１６への書き込みを「プログラム」と呼ぶ。また、リードコマンド実行によるフリップフロップ回路３から外部へのデータの読み出しを「リード」、メモリセル１６からフリップフロップ回路３への読み出しを「センス」と呼ぶ。なお、対象を限定せずに「書き込み」と呼ぶ場合は、「ライト」と「プログラム」を含み、「読み出し」と呼ぶ場合は「センス」と「リード」を含む。
本発明の半導体記憶装置１００は、読み出し動作時にメモリセルアレイ１のメモリセルから読み出したデータを格納し、書き込み動作時にメモリセルアレイ１のメモリセルに書き込むデータを格納するフリップフロップ回路３と、書き込み動作時にオフ（非導通）するスイッチ（ＴＧＳ１、ＴＧＲ１）を介してフリップフロップ回路３に接続され、フリップフロップ回路３の書き込み動作前のデータを一時的に保持する保持回路（Ｓ１、Ｒ１）と、を含み、メモリセルアレイ１のメモリセルに対する書き込み時に、書き込みデータをフリップフロップ回路３に格納し、保持回路（Ｓ１、Ｒ１）に保持するデータとフリップフロップ回路３のデータが異なるときにフリップフロップ回路３のデータをメモリセルアレイ１のメモリセルに書き込むように制御する制御回路２を備えている。メモリセルアレイのメモリセルへのデータ書き込み、及びメモリセルアレイのメモリセルからのデータの読み出しは、フリップフロップ回路３を介して行われる。また、保持回路（Ｓ１、Ｒ１）は、メモリセル１６へのプログラム実行中だけフリップフロップ回路３へのライト前のデータを保持する。上記構成によれば、保持回路は、メモリセルへのプログラム実行中だけデータを保持すればよく、それ以上に長い時間の保持を必要としない。従って、ゲート容量、配線容量、スイッチ（ＴＧＳ１、ＴＧＲ１）の拡散層容量等の寄生容量だけでもデータを保持することができる。故に、保持回路は、一時的に情報を記憶できるダイナミック型の保持回路である。「ダイナミック」とは、保持された電圧が時間の経過と共に遷移することを意味し、「一時的」とは、例えば、情報１である所定電圧の入力から、過渡特性等により前記電圧が遷移して前記情報１が情報０に変化するまでの時間を示す。本願では、少なくともプログラムの実行期間に対応するプログラム時間、若しくは、前記プログラム時間に「センス後からライトコマンドが入力されるまでの時間」を加えた時間であれば良い。特許文献等に開示されるスタティックにデータを保持するラッチ回路（電源を切断しない限り情報を保持できるスタティック型の保持回路）等は、別に設ける必要がない。従って、メモリセルにデータを書き込む前に、そのメモリセルからセンシングしたデータをフリップフロップ回路にセンスしておけば、上記の構成のとおり簡素な回路でメモリセルに対してプログラムを行う必要があるか否か判断することができる。所定のビット線（ＧＢＬ）ピッチに制御回路を配置することができる。特許文献１乃至６のいずれに対してもビット線（ＧＢＬ）ピッチを縮小することができる。
また、本発明の半導体記憶装置は、一実施形態において、１つのメモリセルアレイ１に対して制御回路（２−０、２−Ｓ、２−Ｌ）が複数設けられ、複数の制御回路は、それぞれメモリセルアレイ１の異なるビット線１３に（共通ビット線ＧＢＬ１、ビット線選択回路５を介して）接続され、外部からアクティブ（ＡＣＴ）コマンドが与えられると、各制御回路（２−０、２−Ｓ、２−Ｌ）に接続される複数のビット線から並列に読み出されたデータがそれぞれ各制御回路のフリップフロップ回路に格納される。その後で、外部からライトコマンドが与えられると、複数の制御回路のうち、ライトコマンドによって指定された制御回路のフリップフロップ回路に書き込みデータが格納され、さらにフリップフロップ回路に格納されたデータがメモリセルアレイのメモリセルに書き込まれるように構成されている。すなわち、アクティブコマンドを与えると各フリップフロップ回路にはメモリセルアレイのメモリセルからセンスされたデータが格納される。従って、アクティブコマンドを与えた後、ロウアドレスを変えなければ、ライトコマンド実行時には、フリップフロップ回路には、プログラムしようとするロウアドレスのメモリセルデータが格納されている。従って、データが書き換わるメモリセルにだけプログラムを行うことができる。
さらに、複数のフリップフロップ回路のうち、一部のフリップフロップ回路だけがライトの対象となっている場合、一部のフリップフロップ回路にだけライトを行えば、フリップフロップ回路からメモリセルへのプログラムは、複数のフリップフロップ回路の中からライトの対象となったフリップフロップ回路を選択してライトする回路は特に必要ない。本発明の半導体記憶装置によれば、ライトによって書き換わったフリップフロップ回路からのみメモリセルへのプログラムが行われるからである。
また、本発明の一実施形態の半導体記憶装置によれば、フリップフロップ回路３とデータ線（ＧＩＯＴ／Ｎ＿０〜Ｎ）とを接続し、それぞれ対応するカラム選択信号（ＣＳＷＸ＿ａ、ＣＳＷＹ＿Ａ）によりオンオフ（導通／非導通）が制御されるデータ入出力スイッチ回路４を備え、書き込み動作時には、複数のフリップフロップ回路３のうち、ライトコマンドによりカラム選択信号（ＣＳＷＸ＿ａ、ＣＳＷＹ＿Ａ）が選択されたデータ入出力スイッチ回路４がオン（導通）し、対応するフリップフロップ回路３にデータ線（ＧＩＯＴ／Ｎ＿０〜Ｎ）のデータが格納される。すなわち、カラム選択信号（ＣＳＷＸ＿ａ、ＣＳＷＹ＿Ａ）によりデータ入出力スイッチ回路４を選択してライトを行ったフリップフロップ回路３からのみメモリセルアレイ１のメモリセル１６へのプログラムが行われる。以下、実施例について、図面を参照して詳しく説明する。
図４は、実施例１による半導体記憶装置１００の１チップ全体を示す平面図である。本発明において、特に限定されないが、実施例１の半導体記憶装置１００は、ＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）と互換性を有する相変化メモリ装置である。半導体記憶装置１００は、Ｂａｎｋ＿Ａ〜Ｄの４バンクを備えている。バンクとは、メモリ装置に備えられる複数のメモリアレイが、外部からの非排他制御にアクセスできる領域のことを示す。Ｂａｎｋ＿Ａについて更に、バンクの内部の構成を示すと、サブマット２１が、ビット線延在方向に行Ａ〜行Ｊの計Ｊ個の行に、ワード線延在方向に列Ａ〜列Ｋの計Ｋ個の列にマトリックス状に配置されている。各サブマット２１には、複数のメモリセルがアレイ状（マトリックス状）に配置されるメモリセルアレイ１と、メモリセルアレイ１の複数のワード線１５を駆動するワード線ドライバ１４と、複数のビット線を選択しメモリセルアレイ１のメモリセル１６に対してデータのプログラムとセンスを行うビット線制御回路１２と、が設けられている。また、マトリックス状に設けられたサブマット２１の各行（ワード線延在方向）の端には、それぞれ各行に対応する複数のビット線制御信号発生回路１１が列方向（ビット線延在方向）に配置され、それぞれ各行の複数のビット線制御回路１２に接続されている。また、マトリックス状に設けられたサブマット２１の各列（ビット線延在方向）の端には、ＧＩＯＴ／Ｎ、ＣＳＷＹ制御回路２２が設けられ、ＧＩＯＴ／Ｎ、ＣＳＷＹ制御回路２２からは、複数のデータ線ＧＩＯＴ／Ｎがそれぞれ対応する列の複数のビット線制御回路１２に接続されている。
図４において、上記構成をＢＡＮＫ＿Ａについてだけ示すが、他のバンクも内部の構成は同一である。また、半導体記憶装置１００の各バンクが配置されていない領域には、アドレス信号やコマンドを外部から入力し、リードライトデータを入出力する入出力バッファ回路２３、クロックジェネレータ２４、コマンドデコーダ２５や、コントロール回路２６などが配置されている。
図１は、図４の各バンクのうち、一部のメモリセルアレイ１とそのビット線制御回路１２の内部構成を示すブロック図である。メモリセルアレイ１には、ワード線ドライバ１４から複数のワード線１５が配線されている。その複数のワード線１５と直交する方向に複数のビット線１３が配線され、ビット線制御回路１２に接続されている。さらに、複数のワード線１５と複数のビット線１３の交点には、それぞれメモリセル１６が配置されている。メモリセル１６はそれぞれ、ＧＳＴ（Ｇａ−Ｓｂ−Ｔｅ；相変化素子）とセルトランジスタにより構成される。ＧＳＴはビット線１３とセルトラジスタのドレインとの間に接続され、セルトランジスタのソースはグランドに、ゲートはワード線１５に接続されている。
また、ビット線制御回路１２には、２−０〜ＬのＬ個の制御回路が設けられており、このＬ個の制御回路２には、ビット線制御信号発生回路１１から共通の制御信号線が配線されている。また、各制御回路２には、メモリセルアレイ１から配線されたビット線１３が接続されている。なお、ビット線制御信号発生回路１１から配線される制御信号線は、行方向に配列された他のビット線制御回路１２の制御回路２にも配線される。さらに、１つのビット線制御回路１２に含まれるＬ個の制御回路２のうち、２−０〜ＳのＳ個の制御回路には、共通のカラム選択信号ＣＳＷＹ＿Ａが接続されている。すなわち、行方向のＳ個の制御回路２毎に１本のカラム選択信号ＣＳＷＹ＿ｊが接続されることになる。このカラム選択信号ＣＳＷＹ＿ｊは、列方向に配列された他のビット線制御回路１２の制御回路２にも接続されている。さらに、各制御回路２には、それぞれ対応するデータ線ＧＩＯＴ/Ｎが接続されており、そのデータ線ＧＩＯＴ/Ｎは列方向に配置された他のビット線制御回路１２の制御回路２にも接続されている。
なお、カラム選択信号には、ＧＩＯＴ／Ｎ、ＣＳＷＹ選択回路２２が出力する列方向に配線されるカラム選択信号（ＣＳＷＹ＿Ａ、Ｋ）の他に、ビット線制御信号発生回路１１が出力する制御信号線に含まれる行方向に配線されるカラム選択信号（後で説明するＣＳＷＸ＿ａ）があり、行方向に配線されるカラム選択信号と列方向に配線されるカラム選択信号の両方が選択された制御回路２（制御回路２−０、２−Ｓ、２−Ｌ等のうち、特定する必要のない制御回路）がデータ線ＧＩＯＴ／Ｎ（データ線ＧＩＯＴ／Ｎ＿０、Ｓ、Ｌ等のうち、特定する必要のないデータ線）との間でデータのリード、ライトが行われる。
この制御回路２は、ライトコマンドに応答して外部からデータ線ＧＩＯＴ／Ｎに入力されたデータをカラム選択信号によって選択的にライトし、さらに、ライトされたデータをビット線制御信号発生回路１１から与えられる制御信号によって、メモリセルアレイ１のメモリセル１６へプログラムする機能を有する。また、制御回路２は、メモリセルアレイ１のメモリセル１６から制御回路２内にセンスしたデータをリードコマンドに応答してデータ線ＧＩＯＴ／Ｎへ出力する機能を果たしている。
次に、図２を参照して制御回路２の内部構成について、さらに詳しく説明する。図２は、実施例１の半導体記憶装置１００における制御回路の構成を示すブロック図である。制御回路２は、データ入出力スイッチ回路４を介してデータ線ＧＩＯＴ／Ｎに接続される。なお、各データ線ＧＩＯＴ／Ｎは、正転のデータ信号ＧＩＯＴと反転のデータ信号ＧＩＯＮからなる一対の信号線である。
データ入出力スイッチ回路４には、制御信号としてカラム選択信号ＣＳＷＸ＿ｊ及びＣＳＷＹ＿ｊが接続される。カラム選択信号ＣＳＷＸ＿ｊはビット線制御信号発生回路１１が制御する信号であり、カラム選択信号ＣＳＷＹ＿ｊはＧＩＯＴ／Ｎ、ＣＳＷＹ選択回路２２が制御する信号である。カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊは互いに直交する方向に配線されており、それぞれ入力されたカラムアドレスに従って活性化する。そのため活性化されたカラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊの交点のデータ入出力スイッチ回路４がオン（導通）する。リードコマンド実行時には、カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊにより選択されたデータ入出力スイッチ回路４からデータがデータ線ＧＩＯＴ／Ｎにリードされ、ライトコマンド実行時には、カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊにより選択されたデータ入出力スイッチ回路４を介してデータ線ＧＩＯＴ／Ｎから制御回路２へデータがライトされる。
１本のカラム選択信号ＣＳＷＹ＿ｊは行方向Ｓ個の制御回路２に接続されるため、カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊそれぞれ１本ずつ活性化すれば、Ｓ個の制御回路２を同時に選択でき、Ｓ個ビットのリードまたはライトを同時に行うことができる。また、ＣＳＷＸ＿ｊを１本、かつＣＳＷＹ＿ｊを同時に複数本、例えば４本を活性化すれば、４×Ｓ個のビットを同時にリードまたはライトすることができる。
データ線ＧＩＯＮ／Ｔはデータ入出力スイッチ回路４を介して制御回路２の内部に設けられたフリップフロップ回路３に接続される。データ線ＧＩＯＴ／Ｎの正転信号ＧＩＯＴは、フリップフロップ回路３のノードＮＳ１に、データ線ＧＩＯＴ／Ｎの反転信号ＧＩＯＮは、フリップフロップ回路３のノードＮＲ１に、それぞれ接続される。なお、フリップフロップ回路３は、互いにゲートがドレインに接続された２つのＣＭＯＳインバータにより構成される。フリップフロップ回路３の内部構成は図２に記載した構成以外にも、ライト又はセンスしたデータを保持できれば、どのような構成であってもよい。
また、複数のビット線１３はビット線選択回路５に接続され、複数のビット線１３のうち、ビット線選択アドレス信号ＢＬＳＡＤＤ＿０〜Ｎにより選択されたビット線１３が制御回路２内の共通ビット線ＧＢＬ１に接続される。なお、ビット線選択アドレス信号ＢＬＳＡＤＤ＿０〜Ｎにより選択されるビット線１３は、バンクアクティブ（ＡＣＴ）コマンド等によりロウアドレスを決定してワード線１５を選択するときに決定され、ワード線１５の選択が解除されるまで、ビット線選択アドレス信号ＢＬＳＡＤＤ＿０〜Ｎにより選択されるビット線１３は変わらない。
さらに共通ビット線ＧＢＬ１はセンス回路８に接続されている。センス回路８には、ビット線制御信号発生回路１１が出力するセンスタイミング信号ＳＥＮＳＥ＿ａがさらに接続され、センス回路８の出力信号がフリップフロップ回路３のノードＮＲ１とノードＮＳ１に接続されている。
また、制御回路２には、セットプログラムドライバ６とリセットプログラムドライバ７が設けられている。このセットプログラムドライバ６とリセットプログラムドライバ７は、それぞれメモリセル１６のセットプログラムパルスとリセットプログラムパルスを生成する。セットプログラムドライバ６は、内部にライトする前のフリップフロップ回路３のデータを一時的に保持する保持回路Ｓ１を備えている。さらに、保持回路Ｓ１は内部にＣＭＯＳトランスミッションゲートからなるスイッチＴＧＳ１を備えている。スイッチＴＧＳ１は、ＰＭＯＳトランスファーゲートとＮＭＯＳトランスファーゲートで構成され、ＰＭＯＳトランスファーゲートとＮＭＯＳトランスファーゲートのゲートには、それぞれビット線制御信号発生回路１１が出力するデータ保持指示信号ＷＨ＿ａ、ＷＨＢ＿ａが接続されている。スイッチＴＧＳ１はフリップフロップ回路３のノードＮＲ１とＮＭＯＳトランジスタＴＮＳ３のゲートとの間に接続されている。ＣＳ１は保持容量であり、ノードＮＳ２に付随する寄生容量である。尚、プログラム時間やノイズ等を考慮して、前記保持容量ＣＳ１をＮＭＯＳまたは／且つＰＭＯＳ若しくは金属容量等で校正されるコンデンサ素子を更に付加しても良い。
ＮＭＯＳトランジスタＴＮＳ３のソースはグランドに、ドレインはＮＭＯＳトランジスタＴＮＳ２のソースに接続される。ＮＭＯＳトランジスタＴＮＳ２のゲートはフリップフロップ回路３のノードＮＳ１に接続されている。さらに、ＮＭＯＳトランジスタＴＮＳ２のドレインはＮＭＯＳトランジスタＴＮＳ１のソースに接続され、ＮＭＯＳトランジスタＴＮＳ１は、ＰＭＯＳトランジスタＴＰＳ１とゲートとドレインがそれぞれ共通接続され、ゲートは、ビット線制御信号発生回路１１が出力するセットプログラムタイミング信号ＷＳＥＴ＿ａに接続され、ドレインは、ＰＭＯＳトランジスタＴＰＳ２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰＳ１のソースはプログラム用電源ＶＰＰに接続される。さらに、ＰＭＯＳトランジスタＴＰＳ２のドレインは共通ビット線ＧＢＬ１に接続され、ソースは電流源回路ＩＳ１に接続されている。なお、電流源回路ＩＳ１は、プログラム用電源ＶＰＰから電源が供給される。
また、リセットプログラムドライバ７も、セットプログラムドライバ６と同様に、内部にライトする前のフリップフロップ回路３のデータを一時的に保持する保持回路Ｒ１を備えている。保持回路Ｒ１は、内部にＣＭＯＳトランスミッションゲートからなるスイッチＴＧＲ１を備えている。スイッチＴＧＲ１は、スイッチＴＧＳ１と同様にＰＭＯＳトランスファーゲートとＮＭＯＳトランスファーゲートで構成され、ＰＭＯＳトランスファーゲートとＮＭＯＳトランスファーゲートのゲートには、それぞれビット線制御信号発生回路１１が出力するデータ保持指示信号ＷＨ＿ａ、ＷＨＢ＿ａが接続されている。スイッチＴＧＲ１はフリップフロップ回路３のノードＮＳ１とＮＭＯＳトランジスタＴＮＲ３のゲートとの間に接続されている。ＣＲ１は保持容量であり、ノードＮＲ２に付随する寄生容量である。尚、プログラム時間やノイズ等を考慮して、前記保持容量ＣＲ１をＮＭＯＳまたは／且つＰＭＯＳ若しくは金属容量等で校正されるコンデンサ素子を更に付加しても良い。
ＮＭＯＳトランジスタＴＮＲ３のソースはグランドに、ドレインはＮＭＯＳトランジスタＴＮＲ２のソースに接続される。ＮＭＯＳトランジスタＴＮＲ２のゲートはフリップフロップ回路３のノードＮＲ１に接続されている。さらに、ＮＭＯＳトランジスタＴＮＲ２のドレインはＮＭＯＳトランジスタＴＮＲ１のソースに接続され、ＮＭＯＳトランジスタＴＮＲ１は、ＰＭＯＳトランジスタＴＰＲ１とゲートとドレインがそれぞれ共通接続され、ゲートは、ビット線制御信号発生回路１１が出力するリセットプログラムタイミング信号ＷＲＥＳＥＴ＿ａに接続され、ドレインは、ＰＭＯＳトランジスタＴＰＲ２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰＲ１のソースはプログラム用電源ＶＰＰに接続される。さらに、ＰＭＯＳトランジスタＴＰＲ２のドレインは共通ビット線ＧＢＬ１に接続され、ソースは電流源回路ＩＲ１に接続されている。なお、電流源回路ＩＲ１は、プログラム用電源ＶＰＰから電源が供給される。
なお、図１で説明したビット線制御信号発生回路１１から行方向に配置された各制御回路２に共通に接続される制御信号には、以上説明したように、ビット線選択アドレス信号ＢＬＳＡＤＤ＿ａ＿０〜Ｎ、リセットプログラムタイミング信号ＷＲＥＳＥＴ＿ａ、セットプログラムタイミング信号ＷＳＥＴ＿ａ、データ保持指示信号ＷＨ＿ａ、ＷＨＢ＿ａ、センスタイミング信号ＳＥＮＳＥ＿ａ、行方向に配線されるカラム選択信号ＣＳＷＸ＿ａが含まれる。
次に、図３のタイミング図を用いて実施例１の動作について説明する。まず、外部コマンドとしてＡＣＴ（バンクアクティブ）コマンドが与えられると、選択されたバンクが活性化し、与えられたロウアドレスにより特定のワード線１５が活性化し、同じワード線に接続される複数のメモリセルからビット線選択アドレス選択信号ＢＬＳＡＤＤ＿０〜Ｎにより選択されたビット線に電流が流れる。この後、プリチャージコマンド「ＰＲＥ」の実行までメモリセルアレイ１のロウアドレス、ワード線１５とビット線選択アドレス信号ＢＬＳＡＤＤ＿０〜Ｎの状態には変化がないものとする。
次に、図３で、センスタイミング信号ＳＥＮＳＥ＿ａがハイレベルになるとセンス回路８は活性化し、ビット線に流れる電流が基準値と比較して大きいか小さいかによってメモリセル１６のデータが０であるか１であるか判定する。なお、センスタイミング信号ＳＥＮＳＥ＿ａがハイレベルになる前は、図示しないイコライズ回路により、ノードＮＲ１、ＮＳ１は同電位に設定されているものとする。相変化メモリの場合、メモリセル１６のＧＳＴはアモルファス状態であるときは高抵抗となり、結晶状態にあるときは低抵抗になるので、ＧＳＴの状態によりビット線に流れる電流が変わる。この場合、該当するメモリセル１６のＧＳＴはアモルファス状態にあり高抵抗であるので、センス回路８はビット線に流れる電流が基準値より小さいと判定し、ノードＮＲ１をハイレベル、ノードＮＳ１をローレベルに設定する。そのセンス回路８の出力信号によってフリップフロップ回路３の状態も設定される。また、プログラム期間以外は、データ保持指示信号ＷＨ＿ａがローレベル、ＷＨＢ＿ａがハイレベルであるので、スイッチＴＧＳ１、ＴＧＲ１はいずれもオン（導通）している。従って、保持回路Ｓ１のノードＮＳ２はノードＮＲ１と同電位、保持回路Ｒ１のノードＮＲ２はノードＮＳ１と同電位になる。
なお、図１を用いて説明したように、１つのビット線制御回路１２には、Ｌ個の制御回路２すなわちＬ個のセンス回路８が存在する。また、図４を用いて説明したように、１つのバンクには、サブマット列がＫ列存在する。従って、１行のサブマット行を活性化させると、Ｌ個×Ｋ列ビットが同時にセンスされる。図４に示すように、１つのバンクには、サブマット行がＪ行存在するが、このうち、ロウアドレスに従って、Ｎ個のサブマット行のみを活性化させ、ＡＣＴコマンドにより、Ｌ個×Ｋ列×「Ｎ個のサブマット行」＝１６ＫとなるようにＮ個の行数を設定すれば、ＡＣＴコマンドによって１６Ｋ個のセルがセンスされ、それぞれ対応する１６Ｋ個の制御回路２のフリップフロップ回路３にセンスされたデータが格納されることになる。
次に、外部からライトコマンド「Ｗ」が入力されるとプログラム期間１に入る。プログラム期間１の間、データ保持指示信号ＷＨ＿ａがハイレベル、ＷＨＢ＿ａがローレベルとなりスイッチＴＧＳ１、ＴＧＲ１はいずれもオフ（非導通）する。従って、保持回路Ｓ１、Ｒ１のノードＮＳ２、ＮＲ２はプログラム期間１に入る直前の状態を維持する。
プログラム期間１に入った後、カラム選択信号ＣＳＷＸ＿ａ、ＣＳＷＹ＿Ａがハイレベルのパルスを出力し、カラム選択信号ＣＳＷＸ＿ａ及びＣＳＷＹ＿Ａが接続されているデータ入出力スイッチ回路４がオン（導通）し、対応するデータ線ＧＩＯＴ＿ｉ、ＧＩＯＮ＿ｉのデータがフリップフロップ回路３に書き込まれる。この書き込みによりフリップフロップ回路３のデータは反転し、ノードＮＲ１がハイレベルからローレベルに、ノードＮＳ１がローレベルからハイレベルに変化する。一方、ノードＮＳ２、ＮＲ２は、スイッチＴＧＲ１、ＴＧＳ１がオフ（非導通）しているので、変化しない。
次に、ビット線制御信号発生回路１１からリセットプログラムタイミング信号ＷＲＥＳＥＴ＿ａとセットプログラムタイミング信号ＷＳＥＴ＿ａが出力される。すると、セットプログラムドライバ６の３段直列に接続されているＮＭＯＳトランジスタＴＮＳ１、ＴＮＳ２、ＴＮＳ３がすべてオン（導通）し、ＰＭＯＳトランジスタＴＰＳ１がオフ（非導通）する。従って、セットプログラムタイミング信号ＷＳＥＴ＿ａがハイレベルとなる期間だけ、ノードＮＳ３がローレベルとなる。ノードＮＳ３がローレベルとなることによって、ＰＭＯＳトランジスタＴＰＳ２がオン（導通）し、電流源回路ＩＳ１からセットプログラム電流ＩＳ［Ａ］が共通ビット線ＧＢＬ１、ビット線選択回路５、ビット線１３を介して、選択されたメモリセル１６のＧＳＴに流れる。すると、ＧＳＴは電流が流れることによる発熱によりアモルファス状態（高抵抗）から結晶状態（低抵抗）に変化する。また、セットプログラム電流ＩＳ［Ａ］が共通ビット線ＧＢＬ１を流れることにより、共通ビット線ＧＢＬ１の電位は、ＶＢＬＳだけ上昇する。セットプログラムタイミング信号ＷＳＥＴ＿ａが立ち下がるとプログラムは終了し、セットプログラム電流ＩＳ［Ａ］も０［Ａ］へ戻る。なお、リセットプログラムドライバ７では、ＮＭＯＳトランジスタＴＮＲ２、ＴＮＲ３がいずれもオン（導通）しないため、リセットプログラムドライバ７からはプログラム電流は流れない。
なお、ＧＳＴ（相変化素子）がアモルファス状態になるか、結晶状態になるかは、電流を流したときの発熱による温度プロファイルによって決まる。短時間に大電流を流すと結晶状態からアモルファス状態に変化し、比較的長い時間に比較的少ない電流を流すと結晶状態に変化する。従って、メモリセル１６のＧＳＴを結晶状態に変化させるプログラム電流を出力するセットプログラムドライバ６の電流源回路ＩＳ１は、メモリセル１６のＧＳＴをアモルファス状態に変化させるプログラム電流を出力するリセットプログラムドライバ７の電流源回路ＩＲ１に比べると出力電流が小さくなるように設定されている。また、セットプログラム電流を流すタイミングを決めるセットプログラムタイミング信号ＷＳＥＴ＿ａは、リセットプログラム電流を流すタイミングを決めるリセットプログラムタイミング信号ＷＲＥＳＥＴ＿ａよりパルス幅は長い。
プログラム期間１が終了すると、データ保持指示信号ＷＨ＿ａ、ＷＨＢ＿ａは元の状態に戻り、保持回路Ｓ１、Ｒ１のスイッチＴＧＲ１、ＴＧＳ１はいずれもオン（導通）状態に戻る。すると、フリップフロップ回路３のデータが保持回路Ｓ１、Ｒ１に伝わり、ノードＮＳ２はノードＮＲ１と同電位に、ノードＮＲ２はノードＮＳ１と同電位になる。
図３では、次に、また、外部からライトコマンド「Ｗ」が入力されプログラム期間２に入る。このプログラム期間２での基本的な動作は、プログラム期間１と同一である。しかし、この例では、プログラム期間１とプログラム期間２で同一の制御回路２に同一のデータをライトしている。この場合は、保持回路Ｓ１、Ｒ１の保持ノードＮＳ２、ＮＲ２と、フリップフロップ回路３の出力ノードＮＳ１、ＮＲ１と、のデータが同一であるので、セットプログラムドライバ６、リセットプログラムドライバ７はいずれもプログラム電流を出力することはない。
最後に、プリチャージコマンド「ＰＲＥ」が外部から入力されるとメモリセルアレイ１はプリチャージ状態に戻り、ＡＣＴコマンドによる指定されたバンクの指定やロウアドレスの指定が解除され、アイドル状態に戻る。また、ノードＮＲ１、ＮＳ１も図示しないイコライズ回路により同電位に設定される。
なお、すでに説明したようにＡＣＴコマンドの実行によって、１６Ｋ個のメモリセルからセンスされたデータがそれぞれ対応する１６Ｋ個の制御回路２のフリップフロップ回路３に格納される。
一方、ライトコマンドの実行によって、上記１６Ｋ個の制御回路２のフリップフロップ回路３のうち、どのフリップフロップ回路にデータをライトするかは、カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊによって決まる。従って、各制御回路２に接続するカラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊを必要に応じて変えれば、並列に接続された複数の制御回路２のうち、任意の制御回路のフリップフロップ回路３に外部から入力したデータをライトすることができる。ライトコマンド実行時にも、ＡＣＴコマンドにより選択されたメモリセル１６はそのまま選択された状態にあるが、ライトコマンドによりメモリセル１６のデータがプログラムされるのは、フリップフロップ回路３のデータが書き換えられた制御回路２に接続されているメモリセル１６だけである。従って、カラム選択信号ＣＳＷＸ＿ｊ、ＣＳＷＹ＿ｊによって、任意のフリップフロップ回路３にだけ外部からデータをライトすれば、セットプログラムドライバ６やリセットプログラムドライバ７には、何らカラムアドレス信号を絡ませる必要はなく、ビット線制御信号発生回路１１から共通のリセットプログラムタイミング信号ＷＲＥＳＥＴ＿ａ、セットプログラムタイミング信号ＷＳＥＴ＿ａを供給するだけで任意のメモリセルだけを選択してデータの書き込みができることになる。従って、ライト制御の回路構成や、配線を非常にシンプルにすることができ、回路規模を小さくすることができる。また、フリップフロップ回路３のデータが書き換わった制御回路２しか、プログラム電流が流れないのでプログラム電流を低減することができる。
たとえば、ＤＤＲＳＤＲＡＭでは、ライトマスクイネーブル信号ＤＭにより外部から与えられたビットデータ（例えば３２ビット）のうち、一部のビット（例えば８ビット）をマスクして書き込み動作を行うことができるが、この様な動作も本発明によれば、カラム選択信号ＣＳＷＹ＿ｊを行方向８個の制御回路２毎に接続し、カラム制御信号ＣＳＷＹ＿ｊを制御するだけで実現できる。図１、図２に示した実施例１のビット線制御信号発生回路１１が出力する信号や、セットプログラムドライバ６やリセットプログラムドライバ７の回路構成は何ら変更することなく実現できる。
なお、実施例１では、好適な回路として、セットプログラムドライバ６、リセットプログラムドライバ７は、それぞれ、フリップフロップ回路３の出力ノード、保持回路Ｓ１、Ｒ１の保持ノード、プログラムタイミング信号の３つの信号が入力されるＮＭＯＳトランジスタを３個縦積みにすることにより、３つの信号がいずれかもハイレベルになったときにプログラム電流を出力する構成として回路構成を簡素化している。また、ＮＭＯＳ側を３個のトランジスタを縦積みにしているのに対してＰＭＯＳ側はプログラムタイミング信号が入力される１つのＰＭＯＳトランジスタしか設けていないので、完全なＣＭＯＳ構成にはしていない。いわゆるソース選択制御のＡＮＤ論理の回路構成である。従って、プログラムタイミング信号がハイレベルである期間は、出力ノードＮＲ３、ＮＳ３はハイインピーダンスとなる場合がある。しかし、プログラムタイミング信号がハイレベルとなる期間は短期間であるので、縦積みに設けられた３個のＮＭＯＳトランジスタがオン（導通）しない限り、ノードＮＲ３、ＮＳ３はハイレベルを維持する。したがって、セットプログラムドライバ６、リセットプログラムドライバ７は、図２のように簡素化できる。尚、３個縦積みの直列接続の順序は、問わない。
しかし、図２のセットプログラムドライバ６、リセットプログラムドライバ７の回路構成は好ましい一例であり、本発明におけるセットプログラムドライバ６、リセットプログラムドライバ７の構成は必ずしも実施例の構成に限定されない。例えば、電流源回路ＩＲ１、ＩＳ１を高電位側ではなく、低電位側に設け、メモリセル１６から電流を引き込みことによりプログラミングを行うことも可能である。このような場合は、ＮＭＯＳトランジスタ３個の縦積みではなく、ＰＭＯＳトランジスタの縦積みによりプログラム電流の流し込みを制御してもよい。また、実施例では、トランジスタをＭＯＳトランジスタで構成する例を示したが、実施例で示したＭＯＳトランジスタは、スイッチの機能を持つほかの機能素子に置き換えることが可能である。
実施例１のメモリセルアレイ１は、メモリセルアレイ１の一方の側のみにビット線制御回路１２を配置した例で説明してきたが、図５に示すようにメモリアレイ１のビット線方向の両側にビット線制御回路（１２ａと１２ｂ）を配置し、ビット線制御回路１２ａと１２ｂとに挟まれるメモリセルアレイ１−１のビット線１３はメモリセルアレイ１−１を挟む２つのビット線制御回路１２ａ、１２ｂから交互にビット線を配線し、１つのメモリセルアレイ１−１を２つのビット線制御回路１２ａ、１２ｂから制御しても良い。
この場合、図５に示す１つのビット線制御回路（たとえば、１２ａ）は、ビット線方向の隣接する両側の２つのメモリセルアレイ（たとえば、１−１と１−２）を制御する。また、ビット線選択アドレス信号もメモリセルアレイ１−１に対応するビット線選択アドレス信号ＢＬＳＡＤＤ＿ａ＿０〜Ｎと、メモリセルアレイ１−２に対応するビット線選択アドレス信号ＢＬＳＡＤＤ＿ａ＿［Ｎ＋１］〜Ｐが配線され、ロウアドレスによって、どちらか一方のみが選択される。これによって、ビット線制御回路１２ａは、ビット線方向に隣接する両側の２つのメモリセルアレイ（１−１と１−２）のうち、どちらか一方のメモリアレイ１を選択して活性化する。また、同時に選択されたメモリセルアレイ１のワード線１５が活性化する。
この他、実施例２においても、実施例１と同様に、ビット線制御信号発生回路１１から複数のビット制御信号（ＢＣａ、ＢＣｂ）が各行の制御回路２に配線され、センス回路８やセットプログラムドライバ６、リセットプログラムドライバ７等を制御することは、実施家例１と同様である。
また、上記各実施例において、ビット線選択回路５を設け、複数のビット線１３に対して１個の制御回路２を設けている。ビット線１３の配線ピッチと制御回路２の配置に必要な面積からは上記の構成が好ましい。しかし、ビット線選択回路５は本発明の必須の要件ではない。レイアウトが許せば、ビット線１３毎に制御回路２を設けてもよい。
さらに、本発明は、単体の半導体記憶装置だけではなく、複数の機能が１チップ化されたシステムＬＳＩの機能の一部となる記憶回路に本発明を適用することもできる。この場合の外部から与えられるコマンドとは、システムＬＳＩの外部ではなく、システムＬＳＩに含まれる他の機能ブロックから記憶回路に与えられるコマンドであってもよい。また、メモリセルを備えた種々のロジックデバイス、半導体装置や半導体システムに提供することができる。例えば、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）、ＰＯＰ（パッケージオンパッケージ）、ＭＣＵ（メモリーコントロールユニット）等にも適用することができる。
以上、本発明について、特に相変化メモリに好適な実施例について説明したが、本発明は、相変化メモリに限られるものではない。書き込み回数に制限があるメモリや、書き込みに消費電流を要する不揮発性半導体記憶装置に好適である。例えば、ＲｅＲＡＭ（ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）と呼ばれる抵抗変化型素子にも応用できる。また、その他の原理、構造の不揮発性記憶装置にも適用できる。さらに、本発明によれば、それぞれ異なるビット線に接続されるフリップフロップ回路のうち、データが書き換わるフリップフロップ回路のデータのみがルメモリセルへプログラムされるので、複数のフリップフロップ回路のうち、書き込みを行うフリップフロップ回路を選択して書き込みを行えば、フリップフロップ回路からメモリセルへの書き込みについては、外部からカラムを指定する必要はない。従って、半導体記憶装置の書き込み制御回路を簡素化できる。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、上記実施の形態では、セットとリセットの定義を逆にしても良いし、情報１と０の定義を逆にしても良い。更に、上記実施の形態では、各部に用いられるトランジスタとして、ＭＯＳトランジスタを用いたが、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）であればよく、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なトランジスタを用いることができる。なお、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は第２導電型のトランジスタの代表例である。
本発明は、相変化メモリに特に好適であるが、相変化メモリに限られず、書き込みによるストレスや消費電流を減らす効果が得られ、また、書き込みビット選択回路のデコードが容易になるので、相変化メモリ以外の不揮発性半導体記憶装置やさらには、不揮発性半導体記憶装置以外の半導体記憶装置の分野に広く用いることができる。
１、１−１、１−２：メモリセルアレイ
２、２−０、２−１、２−Ｌ、２−Ｓ：制御回路
３：フリップフロップ回路
４：データ入出力スイッチ回路
５：ビット線選択回路
６：セットプログラムドライバ
７：リセットプログラムドライバ
８：センス回路
１１：ビット線制御信号発生回路
１２、１２ａ、１２ｂ：ビット線制御回路
１３：ビット線
１４：ワード線ドライバ
１５：ワード線
１６：メモリセル
２１：サブマット
２２：ＧＩＯＴ／Ｎ、ＣＳＷＹ制御回路
２３：入出力バッファ回路
２４：クロックジェネレータ
２５：コマンドデコーダ
２６：コントロール回路
１００：半導体記憶装置
ＣＲ１、ＣＳ１：保持容量
ＩＲ１、ＩＳ１：電流源回路
Ｒ１、Ｓ１：保持回路
ＴＧＲ１、ＴＧＳ１：スイッチ
ＴＰＲ１、ＴＰＲ２、ＴＰＳ１、ＴＰＳ２：ＰＭＯＳトランジスタ
ＴＮＲ１、ＴＮＲ２、ＴＮＲ３、ＴＮＳ１、ＴＮＳ２、ＴＮＳ３：ＮＭＯＳトランジスタ
ＢＣａ、ＢＣｂ：ビット線制御信号
ＢＬＳＡＤＤ＿ａ＿０〜Ｎ：ビット線選択アドレス信号
ＣＳＷＸ＿ａ、ｊ、ＣＳＷＹ＿Ａ、Ｋ、Ｍ、ｊ：カラム選択信号
ＧＢＬ１：共通ビット線
ＧＩＯＴ／Ｎ＿０、１、Ｓ、Ｌ、Ｍ、Ｎ、ｉ：データ線
ＧＳＴ：Ｇａ−Ｓｂ−Ｔｅ（ゲルマニウムアンチモンテルル：相変化素子）
ＮＲ１〜ＮＲ３、ＮＳ１〜ＮＳ３：ノード
ＳＥＮＳＥ＿ａ：センスタイミング信号
ＷＨ＿ａ、ＷＨＢ＿ａ：データ保持指示信号
ＷＲＥＳＥＴ＿ａ：リセットプログラムタイミング信号
ＷＳＥＴ＿ａ：セットプログラムタイミング信号

Claims (18)

  1. 複数のメモリセルで構成されるメモリセルアレイと、
    前記メモリセルに対するデータの読み出し及び書き込み制御を行う制御回路と、を備え、
    前記制御回路は、前記メモリセルから読み出したデータを格納し、且つ前記メモリセルに書き込む外部からのデータを格納するフリップフロップ回路と、
    前記フリップフロップ回路にスイッチを介して接続され、前記メモリセルから読み出したデータを一時的に保持するダイナミック型の保持回路と、を含み、
    前記メモリセルへの書き込み時、前記保持回路に保持するメモリセルから読み出したデータと前記フリップフロップ回路の外部からの書き込みデータとが異なるときに前記フリップフロップ回路のデータを前記メモリセルに書き込むように制御する、ことを特徴とする半導体記憶装置。
  2. 前記保持回路は、少なくとも前記スイッチであるトランジスタの寄生容量を含み、前記寄生容量によって前記メモリセルから読み出したデータを所定時間保持する、ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記保持回路は、更にコンデンサを含み、前記コンデンサによって前記メモリセルから読み出したデータを所定時間保持する、ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記寄生容量または前記コンデンサが保持する前記一時的な時間は、少なくとも前記メモリセルへの書き込み時間に対応する、ことを特徴とする請求項２または３記載の半導体記憶装置。
  5. 前記半導体記憶装置は、
    前記制御回路が複数設けられ、前記複数の制御回路は前記メモリセルアレイ内の異なるビット線に各々接続され、
    外部から前記メモリセルアレイを選択するアクティブ（ＡＣＴ）コマンドが与えられると、前記異なるビット線から並列に読み出された各々対応する前記メモリセルのデータが前記複数の制御回路のフリップフロップ回路に格納され、
    前記アクティブ（ＡＣＴ）コマンドが与えられた後に外部からライトコマンドが与えられると、前記ライトコマンドによって指定された所定数の制御回路のフリップフロップ回路に外部からの書き込みデータが各々格納され、さらに前記フリップフロップ回路に格納されたデータが前記メモリセルに書き込まれるように構成されている、ことを特徴とする請求項１記載の半導体記憶装置。
  6. 前記複数の制御回路は、更に、複数の前記フリップフロップ回路とデータ線とをそれぞれ対応する選択信号により接続するデータ入出力スイッチ回路を備え、書き込み動作時、前記ライトコマンドに対応して所定数の前記データ入出力スイッチ回路が前記選択信号により選択的に導通し、対応する前記フリップフロップ回路に外部からのデータが前記データ線から格納される、ことを特徴とする請求項５記載の半導体記憶装置。
  7. 前記各制御回路は、更に、
    それぞれ対応する複数のビット線からビット線選択アドレス信号により書き込みと読み出しを行うビット線を選択するビット線選択回路と、
    センスタイミング信号に対応して前記ビット線選択回路を介して前記メモリセルから読み出されたデータを増幅して前記フリップフロップ回路に格納するセンス回路と、
    前記保持回路に保持する前記メモリセルから読み出されたデータと前記フリップフロップ回路に保持する外部からの書き込みデータとが異なるとき、プログラムタイミング信号に対応して前記外部からの書き込みデータを前記メモリセルに書き込むプログラムドライバ回路とを含む、ことを特徴とする請求項５又は６記載の半導体記憶装置。
  8. 前記スイッチの導通を制御するデータ保持指示信号、前記ビット線選択アドレス信号、前記センスタイミング信号、前記プログラムタイミング信号が、前記各制御回路に共通に接続されている、ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記プログラムドライバ回路、前記保持回路と前記フリップフロップの出力信号に対応する選択素子とが、互いに直列に接続され、前記保持回路と前記選択素子のＡＮＤ論理によって、前記プログラムドライバの制御を行う、ことを特徴とする請求項７記載の半導体記憶装置。
  10. 前記保持回路は、前記フリップフロップ回路の正転（正論理）データを保持する第１の保持回路と、前記フリップフロップ回路の反転（負論理）データを保持する第２の保持回路と、を含み、
    前記プログラムドライバ回路は、第１のプログラムドライバ回路と第２のプログラムドライバ回路と、を含み、
    前記第１のプログラムドライバ回路は、
    第１の第１導電型トランジスタと第１の第２導電型トランジスタとで構成され、前記プログラムタイミング信号を入力し第１の書き込みパルスを出力する第１のインバータと、
    前記第１の書き込みパルスを入力し、前記ビット線を介して電流を流し、前記メモリセルへ第１のプログラムを行う第１のプログラムトランジスタと、
    前記第１のインバータのソースに直列に接続され、ゲートが前記フリップフロップ回路の反転出力端子に接続された第２の第２導電型トランジスタと、
    ゲートが前記第１の保持回路の保持端子に接続された第３の第２導電型トランジスタと、を備え、
    前記第１乃至第３の第２導電型トランジスタがいずれも導通したときに、前記第１のプログラムトランジスタが導通するように構成され、
    前記第２のプログラムドライバ回路は、
    第２の第１導電型トランジスタと第４の第２導電型トランジスタとで構成され、前記プログラムタイミング信号を入力し第２の書き込みパルスを出力する第２のインバータと、
    前記第２の書き込みパルスを入力し、前記ビット線を介して電流を流し、前記メモリセルへ前記第１のプログラムとは異なる第２のプログラムを行う第２のプログラムトランジスタと、
    前記第２のインバータのソースに直列に接続され、ゲートが前記フリップフロップ回路の正転出力端子に接続された第５の第２導電型トランジスタと、
    ゲートが前記第２の保持回路の保持端子に接続された第６の第２導電型トランジスタと、を備え、
    前記第４乃至第６の第２導電型トランジスタがいずれも導通したときに、前記第２のプログラムトランジスタが導通するように構成される、
    ことを特徴とする請求項７または９記載の半導体記憶装置。
  11. 前記第１のプログラムトランジスタのソースは、第１の定電流回路を介して第１の電源に接続され、前記第２のプログラムトランジスタのソースは、第２の定電流回路を介して前記第１の電源に接続されていることを特徴とする請求項１０記載の半導体記憶装置。
  12. 前記メモリセルが、不揮発性メモリセルであることを特徴とする請求項１乃至１１いずれか１項記載の半導体記憶装置。
  13. 前記メモリセルが、可変抵抗型メモリセル若しくは相変化メモリセルであることを特徴とする請求項１乃至１２いずれか１項記載の半導体記憶装置。
  14. 複数のワード線、ビット線に各々接続された複数のメモリセルで構成されたメモリセルアレイが、行列状に配置された複数の前記メモリセルアレイと、
    前記複数のメモリセルアレイにそれぞれ対応して配置され、各々のビット線を介して対応する前記メモリセルのデータを読み出し及び書き込み制御する複数のビット線制御回路と、
    前記ビット線の延在方向である第１方向に各々配置された複数の前記ビット線制御回路に共通に接続された複数のデータ線と、
    前記ワード線の延在方向である第２方向に各々配置された複数の前記ビット線制御回路に共通に接続された複数のビット線制御信号発生回路と、
    を備え、
    前記第１方向の複数のビット線制御回路は、それぞれ異なる前記データ線及びそれぞれ対応するメモリセルアレイのそれぞれ異なるビット線に接続された複数の制御回路を含み、
    前記制御回路は、前記メモリセルから読み出したデータを格納し、且つ前記メモリセルに書き込む外部からのデータを格納するフリップフロップ回路と、
    前記フリップフロップ回路にスイッチを介して接続され、前記メモリセルから読み出したデータを一時的に保持するダイナミック型の保持回路と、を含み、
    前記メモリセルへの書き込み時、前記保持回路に保持するメモリセルから読み出したデータと前記フリップフロップ回路の外部からの書き込みデータとが異なるときに前記フリップフロップ回路のデータを前記メモリセルに書き込むように制御し、
    前記スイッチの導通を制御する信号、及び、前記フリップフロップ回路から前記対応するメモリセルへのデータの書き込みタイミング信号を制御する信号が、前記ビット線制御信号発生回路から前記第２方向に配置された複数のビット線制御回路にそれぞれ含まれる複数の制御回路に共通に接続されている、ことを特徴とする半導体記憶装置。
  15. 前記複数の制御回路は、更に、複数の前記フリップフロップ回路と前記データ線とをそれぞれ接続するデータ入出力スイッチ回路を備え、
    前記書き込み時、選択された前記データ入出力スイッチ回路により外部からのデータが前記フリップフロップ回路に前記データ線から格納され、
    読み出し時、選択された前記データ入出力スイッチ回路により前記メモリセルのデータが前記データ線に前記フリップフロップ回路から出力される、ことを特徴とする請求項１４記載の半導体記憶装置。
  16. 前記データ入出力スイッチ回路の制御は、前記行列状に配線された複数のビット線制御回路のうち、前記第１方向に配列された他のビット線制御回路と共通に配線された第１の選択信号と、前記第２方向に配列された他のビット線制御回路と共通に配線された第２の選択信号により、前記接続が制御されることを特徴とする請求項１５記載の半導体記憶装置。
  17. 前記メモリセルが、不揮発性メモリセルであることを特徴とする請求項１４乃至１６いずれか１項記載の半導体記憶装置。
  18. 前記メモリセルアレイのメモリセルが、可変抵抗型メモリセル若しくは相変化メモリセルであることを特徴とする請求項１４乃至１７いずれか１項記載の半導体記憶装置。
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