JP2010237172A - Ｆｍｃｗ信号生成回路 - Google Patents

Abstract

【課題】小さな回路規模と低い消費電力で、かつ高い線形性で周波数が変換する信号を生成可能なFMCW信号生成回路を提供する。
【解決手段】FMCW信号生成回路１００は、制御信号により発振周波数が制御され、FMCW信号を生成する発振器１０１と、FMCW信号の位相を検出する位相検出器１０２と、位相を微分して周波数を得る第１の微分器１０２と、周波数を微分して周波数変化量を得る第２の微分器１０３と、所定の値に設定された設定周波数変化量と周波数変化量との誤差を算出する減算器１０６と、誤差を積分して、発振器１０１の制御信号を生成する積分器１０７とを備える。
【選択図】図１

Description

本発明は、レーダー装置に用いるFMCW信号生成回路に関する。

無線信号を用いたレーダー装置に、FMCW(Frequency Modulated Continuous Wave) 信号を用いたレーダー装置がある。FMCW信号を用いたレーダー装置では、レーダー送信機から送信されたFMCW信号が対象物により反射された信号を受信信号とし、その受信信号と、信号受信時に送信されている送信信号との乗算を行なうことにより、乗算器の出力信号周波数が両信号の時間差により決定されることを利用して、対象物との距離や相対速度などの測定を行なう。レーダー用途のFMCW信号は、時間に対しほぼ直線的に周波数が変化する特性が要求される。一般に、このような周波数変化を与えるFMCW信号生成回路は、ディジタル信号処理で周波数を与えるディジタル信号処理器と、当該ディジタル信号をアナログ信号に変換するディジタルアナログ変換器（DAC：Digital-to-Analog Converter)とを含むダイレクトディジタルシンセサイザDDS(Direct Digital Synthesizer)によって実現される。実際にレーダーで使用する周波数帯域のFMCW信号を生成するためには、DDSの出力信号とキャリア周波数を有する信号とをミキシングする手法 (非特許文献1)や、DDSの出力信号を位相の基準信号とした、分周器をループに含むPLL回路を用いる手法(非特許文献2)がある。

S. Plata "FMCW Radar Transmitter Based on DDS Synthesis" (International Conference on Microwaves, Radar & Wireless Communications, 2006) A. Stelzer, et.al "Fast 77 GHz Chirps with Direct Digital Synthesis and Phase Locked Loop" (Asia-Pacific Microwave Conference 2005)

一般に、FMCWレーダー装置においてFMCW信号のＦＭ変調幅は、数百MHz以上であることが要求される。非特許文献１に記載の方法を用いた場合、このようなＦＭＷ変調幅を実現するためにDDSは非常に大きなクロック周波数で動作しなければならない。即ち、DDSには極めて高い動作周波数が要求される。

また、非特許文献２のように分周器（分周比をＮとする。）をループ中に含むPLLを用いると、DDSの出力信号である基準信号の周波数をFMCW信号の周波数のＮ分の１とできる。このため、DDSの動作周波数は非特許文献１の手法に比較すると大きく低減できる。しかしながら、FMCW信号を用いたレーダー装置の近距離分解能を0.5m程度とすると、0.5m×2の距離を電波が進む時間間隔でFMCW信号に周波数変化を生じさせる必要がある。この時間間隔は、3.3ns程度となる。この場合、PLLへの基準FMCW信号生成回路に用いるDDSは最低でも600MHz以上のサンプリング間隔で動作する必要がある。さらに、DDS内のDACにおいて、量子化雑音改善のためにn倍のオーバーサンプリングを行う場合、n×600MHzの非常に高いサンプリング周波数での動作が必要となる。

このように非特許文献１及び２に記載された従来の手法に基づくFMCW信号生成回路では、DDSの動作周波数が非常に高くなる。このため、安価なCMOSブロセスを用いた1チップレーダー送受信ICの実現や低消費電力での回路実現が非常に困難であった。

本発明は、小さな回路規模と低い消費電力で、かつ高い線形性で周波数が変換する信号を生成可能なFMCW信号生成回路を提供することを目的とする。

上記目的を達成するために、本発明の１実施形態に係るFMCW信号生成回路は、制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、前記FMCW信号の位相を検出する位相検出器と、前記位相を微分して周波数を得る第１の微分器と、前記周波数を微分して周波数変化量を得る第２の微分器と、所定の値に設定された設定周波数変化量と前記周波数変化量との誤差を算出する減算器と、前記誤差を積分して、前記発振器の制御信号を生成する積分器とを備える。

また、本発明の１実施形態に係るFMCW信号生成回路は、制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、前記発振器のFMCW信号を分周する分周器と、前記分周された分周信号の位相を検出して位相値を得るディジタル位相検出器と、前記位相値を微分して周波数を得る第１の微分器と、前記周波数を微分して周波数変化量を得る第２の微分器と、所定の設定周波数変化量と前記周波数変化量との差を算出する減算器と、前記差をアナログ値の誤差に変換するディジタルアナログ変換器と、前記誤差を積分して、制御信号を生成する積分器とを備え、前記第１の微分器、前記第２の微分器及び前記減算器は、ディジタル回路であることを特徴とする。

また、本発明の１実施形態に係るFMCW信号生成回路は、制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、前記発振器のFMCW信号を分周する分周器と、前記分周されたFMCW信号の位相を検出して位相値を得るディジタル位相検出器と、前記位相値を微分して周波数を得る第１の微分器と、前記周波数を微分して周波数変化量を得る第２の微分器と、前記周波数が所定の第１の設定周波数より高いか否か、及び前記周波数が前記第１の設定周波数より低い第２の設定周波数より低いか否かを比較する比較器と、前記周波数が前記第１の設定周波数より高くなった場合、所定の負の値である第２の設定周波数変化量の絶対値を選択し、前記周波数が前記第２の設定周波数より低くなった場合、所定の正の値である第１の設定周波数変化量を選択する選択器とを備え、前記選択器が選択した前記第１の設定周波数変化量又は前記第２の設定周波数変化量の絶対値と、前記周波数変化量の絶対値との差である誤差を算出する減算器と、固定容量と第１のディジタルアナログ変換器と第２のディジタルアナログ変換器とを有し、前記発信器の制御信号を生成する積分器とを備え、前記第２のディジタルアナログ変換器は、前記周波数が前記第１の設定周波数より高くなった場合、前記誤差に比例した電流を固定容量から流しだし、前記第１のディジタルアナログ変換器は、前記周波数が前記第２の設定周波数より低くなった場合、前記誤差に比例した電流を前記固定容量に流し込むことを特徴とする。

本発明のFMCW信号生成回路によれば、小さな回路規模と低い消費電力で、かつ高い線形性で周波数が変化する信号を生成可能である。

第１の実施形態に係るFMCW信号生成回路のブロック図。 第１の実施形態に係るFMCW信号生成回路のブロック図の伝達関数を示す図。 第２の実施形態に係るFMCW信号生成回路のブロック図。 第２の実施形態に係るFMCW信号生成回路の動作手順を示す図。 第２の実施形態に係るFMCW信号生成回路の生成するFMCW信号を示す図。 第３の実施形態に係るFMCW信号生成回路のブロック図。 第３の実施形態に係るFMCW信号生成回路の生成するFMCW信号を示す図。 第４の実施形態に係るFMCW信号生成回路のブロック図。 第４の実施形態の変形例に係るFMCW信号生成回路のブロック図。 第４の実施形態に係るFMCW信号生成回路の積分器の回路図。 第５の実施形態に係るFMCW信号生成回路のブロック図。 第６の実施形態に係るFMCW信号生成回路のブロック図。 第６の実施形態に係るFMCW信号生成回路の生成するFMCW信号を示す図。 第７の実施形態に係るFMCW信号生成回路のブロック図。 第７の実施形態に係るFMCW信号生成回路の電圧ディジタル制御発振器を示す図。 第８の実施形態に係るレーザー装置を示すブロック図。 第４の実施形態の変形例に係るFMCW信号生成回路のブロック図。 第６の実施形態の変形例に係るFMCW信号生成回路のブロック図。

（第１の実施形態）
以下、図面を参照しながら本発明の第１の実施形態について説明する。

図１は、本実施形態に係るFMCW信号生成回路１００のブロック図である。

FMCW信号生成回路１００は、制御信号に応じて発振周波数が変化するFMCW信号を出力する発振器１０１と、FMCW信号の位相を検出する位相検出器１０２と、検出した位相を微分して周波数に変換する第１の微分器と、変換された周波数を微分して周波数変化量に変換する第２の微分器とを備える。FMCW信号生成回路１００はさらに、一定の値に設定した周波数の所望の変化量SCW（設定周波数変化量）を出力するSCW設定部１０５と、SCWと第２の微分器が出力した周波数変化量との差を演算し、誤差を算出する減算器１０６と、誤差を積分して発振器の制御信号を出力する積分器１０７とを備える。発信器１０１は、積分器１０７が出力する制御信号に応じて発振周波数が変化するFMCW信号を生成する。

以下では、本実施形態に係るFMCW信号生成回路１００の動作について説明する。なお、FMCW信号生成回路１００が出力するFMCW信号は、時間に対して、ほぼ直線的に周波数が変化する。

一例として、FMCW信号生成回路１００が発振周波数が時間に対して一定の割合SCWで変化するFMCW信号を生成する場合について説明する。この場合、位相検出器１０２が、FMCW信号の位相を検出する。位相は、第１の微分器１０３と第２の微分器１０４によって２回微分され、第２の微分器１０４から周波数変化量ａが出力される。減算器１０６は、SCW設定部１０５が出力するSCWから周波数変化量aを減算することにより誤差（SCW−ａ）を得る。例えば、周波数変化量aがSCWよりも小さい場合、誤差が大きい。そして、積分器１０７が誤差を積分することにより得られる発信器１０１の制御信号の変化の割合も大きい。その結果、制御信号に応じて変化する発振周波数の変化の割合も大きくなる。即ち、発振周波数の変化の割合aはSCWに近づくように大きくなる。従って、この動作を繰り返すことにより、発振周波数の変化の割合は、一定値SCWと等しくなるように制御される。

以上の様に、本実施形態に係るFMCW信号生成回路１００によれば、周波数変化量の負帰還制御をかけることにより、発振器の出力するFMCW信号の発振周波数をほぼ直線的に変化させることができる。

図２は、本実施形態のFMCW信号生成回路１００のブロック図の各ブロックを伝達関数で表した図である。

は発振器の出力信号（FMCW信号）の位相、K_PDは位相検出器１０２の検出利得を表す。また、微分はラプラス変換を用いてsで表し、積分は1/sで表す。発振器は積分効果を持つため、発振器の伝達関数はK_VCO/sで表される。SCWは、SCW設定部１０５が設定した設定周波数変化量であり、一定の値である。

図２より、本実施形態のFMCW信号生成回路１００の伝達特性は下記のとおりとなる。

ここで、K_VCO>>1とすると、伝達特性は、下記の通り表される。

（３）式のK_PDを1とすると、出力信号（FMCW信号）の周波数変化量は発振器の利得K_VCOの非線形性などに依存せずSCWと一致することが分かる。従って、SCWを時間に対して一定の値とすることにより、FMCW信号の周波数を時間に対して線形に変化させることができる。

以上より、本実施形態にかかるFMCW信号生成回路１００によれば、高い線形性で周波数が変化するFMCW信号を生成することができる。また、本実施形態にかかるFMCW信号生成回路１００は、従来必要であった動作周波数が非常に高いDDSを不要とする。本実施形態に係るFMCW信号生成回路１００を構成する微分器や減算器１０６は簡単な構成で実現可能である。従って、本実施形態に係るFMCW信号生成回路１００は、小さな回路規模と低い消費電力で実現することができる。本実施形態に係るFMCW信号生成回路１００によれば、ＣＭＯSプロセスでの集積化に適したFMCW信号生成回路１００を実現することができる。

（第２の実施形態）
図３は、第２の実施形態に係るFMCW信号生成回路２００のブロック図である。本実施形態に係るFMCW信号生成回路２００は、図３（ａ）のグラフに示されるように、周波数が、三角波状に変化するFMCW信号を生成することができる。

本実施形態に係るFMCW信号生成回路２００は、第１の実施形態に係るFMCW信号生成回路１００の構成に加えて、比較器２０８と選択器２０９を備える。

比較器２０８には、最大周波数を示す第１の設定周波数（FCW_max）と最小周波数を示す第２の設定周波数（FCW_min）が設定されている。比較器２０８は、第１の微分器１０３が出力する周波数とFCW_max、又は第１の微分器１０３が出力する周波数とFCW_minとの大小関係を比較し、比較結果を出力する。

選択器２０９は、比較器２０８が出力した比較結果を用いて、第１の設定周波数変化量（SCW_rise）と第２の設定周波数変化量（SCW_fall）のいずれかを選択して、選択した設定周波数変化量を減算器１０６に出力する。SCW_riseは、周波数が増加する場合の設定周波数変化量であり、正の値である。SCW_fallは、周波数が減少する場合の設定周波数変化量であり、負の値である。

図４は、本実施形態のFMCW信号生成回路２００の動作手順を示す図である。図５に、本実施形態のFMCW信号生成回路２００が出力したFMCW信号を示す。

まず、選択器２０９は、設定周波数変化量としてSCW_riseを選択し、減算器１０６に出力しているとする。発振器１０１は、FMCW信号の周波数変化量が、SCW_riseと一致するよう動作する。従って、発振周波数は時間とともに線形に高くなる。発振周波数がFCW_maxより低い値である場合、選択器２０９は、SCW_riseを選択し続ける（S１０１）。一方、発振周波数がFCW_maxよりも高くなると、比較器２０８は、比較結果の出力を切り替え、選択器２０９は、SCW_fallを選択して減算器１０６に出力する（S１０２）。SCW_fallは負の値である。従って、発振周波数は時間と共に線形に低くなる。発振周波数がFCW_minよりも高い値である場合、選択器２０９は、SCW_fallを選択し続ける（S１０３）。発振周波数がFCW_minよりも低くなると、比較器２０８は、比較結果の出力を切り替えて、選択器２０９は、再びSCW_riseを選択して減算器１０６に出力する（S１０４）。

図５に示すように、発振周波数が三角波状に変化するFMCW信号を得ることができる。図５からわかるように、FCW_maxと、FCW_minと、SCW_riseと、SCW_fallとを変更することにより、発振周波数の変化を任意の傾き及大きさの三角波とすることができる。

本実施形態のFMCW信号生成回路２００の選択器２０９と比較器２０８は、ともに簡単な構成で実現することができる。

以上より、本実施形態にかかるFMCW信号生成回路２００によれば、第１の実施形態と同様の効果を達成することができるとともに、高い線形性で周波数が三角波状に変化するFMCW信号を生成することができる。また、本実施形態に係るFMCW信号生成回路２００は、設定周波数FCW及び設定周波数変化量SCWをそれぞれ２つとしたが、数を変更することで台形等三角波以外の様々な波形状に発振器の周波数を変化させることができる。
（第３の実施形態）
図６に第３の実施形態に係るFMCW信号生成回路３００を示す。本実施形態に係るFMCW信号生成回路３００は、第２の実施形態に係るFMCW信号生成回路２００について、ディジタル回路とアナログ回路を用いて構成する回路である。

本実施形態に係るFMCW信号生成回路３００は、電圧制御発振器３０１（VCO : Voltage Control Oscillator）と、分周器３１０（Div : Divider）と、ディジタル位相検出器３０２と、ディジタル回路で実現した負帰還部３０００（第１の微分器３０３と、第２の微分器３０４と、比較器３０８と、選択器３０９と、減算器３０６）と、電流出力ディジタルアナログ変換器３１１と、固定容量で構成した積分器３０７で構成される。

分周器３１０は、電圧制御発信器３０１が出力するFMCW信号の周波数を分周する。FMCW信号は、非常に高い周波数を用いる。一方、ディジタル位相検出器３０２で位相を検出できるのは数GHzの信号程度までである。このため、ディジタル位相検出器３０２でFMCW信号の位相を直接検出するのは困難である。そこで、分周器３１０で周波数を分周する。例えば、分周期は、77GHz帯のミリ波レーダーであれば、64分周して1.2GHz程度の周波数まで周波数を落とす。

ディジタル位相検出器３０２は、分周器３１０で分周した周波数の入力信号から位相を検出する。ディジタル位相検出器３０２では、基準信号（Ref）の周期ごとに入力信号の位相を検出し、ディジタルコード（ディジタル位相値）で出力する。ディジタル位相検出器３０２は、入力信号のパルス数をカウントして出力するカウンタ回路、または入力信号の立ち上がりエッジと基準信号の立ち上がりエッジの時間差を検出してディジタルで出力する時間ディジタル変換器（TDC : Time-to-Digital Converter）で実現する。もしくは双方を組み合わせて実現してもよい。

負帰還部３０００はディジタル回路を用いて実現する。負帰還部３０００は、ディジタルコードで表されたディジタル位相値から誤差を算出する。ディジタル回路に必要なクロック信号は基準信号（Ref）、もしくは基準信号（Ref）を分周器３１０の出力信号でリサンプリングした信号を用いる。微分器をアナログ回路で実現するためには、増幅器や固定容量、固定抵抗が必要である。一方、ディジタル回路では、微分器は入力信号を１クロック遅延させ、もとの信号から減算することで実現できる。比較器３０８、選択器３０９、減算器３０６はディジタル回路で容易に実現可能である。このため、第１の微分器３０３、第２の微分器３０４、比較器３０８、選択器３０９、減算器３０６をディジタル回路で構成することで、ＦＷＣＷ信号生成回路の回路規模と消費電力を低減することができる。

減算器３０６が出力するディジタルコードで表された誤差は、電流出力ディジタルアナログ変換器３１１でアナログの電流信号（アナログ誤差）に変換される。アナログの電流信号が、固定容量３０７で積分されて電圧制御発振器３１０の制御電圧信号となる。

誤差が一定かつ正の値であるとすると、固定容量に一定の電流が流れ込むため、時間に対して一定の割合で増加する制御電圧信号が得られる。

仮に、積分器３０７をディジタル回路で実現した場合、発振器を制御するためには、積分したディジタルコードを電圧出力のディジタルアナログ変換器でアナログ制御電圧に変換して電圧制御発振器を制御するか、又は、積分したディジタルコードを用いて直接ディジタル制御発振器（DCO : Digitally Controlled Oscillator）を用いる必要がある。しかし、発振器の制御信号は時間に対してほぼ直線的に変化する必要があり、レーダーに必要とされる仕様を満たし、かつ歪を抑えるためにはディジタルアナログ変換器やディジタル制御発振器には高い動作速度と精度が必要になる。

一方、積分器３０７をアナログ回路で実現した場合、電流出力ディジタルアナログ変換器３１１は時間に対してほぼ一定の電流を出力すればよいため、低い動作速度で実現可能である。

このため、積分器３０７をアナログ回路で構成することで、回路規模と消費電力を低減することができる。

本実施形態に係るFMCW信号生成回路３００を用いて、図７に示すような周波数が第１の時間間隔周期（T1）で三角波状に変化するFMCW信号を生成する場合を考える。このとき、ディジタル位相検出器３０２、負帰還部３０００、ディジタルアナログ変換器３１１は基準信号（Ref）の周期間隔T2で動作し、負帰還制御を行う。正常に負帰還制御を行うためには、T1に対して、T2が十分小さい必要がある。例として、T1を500μs、T2を1/100の5μsとすると、T1の期間に100回負帰還制御を行うことになる。このときの基準信号（Ref）の周波数は200kHzである。これは、従来のDACで必要な数百MHzの動作周波数と比較して十分小さい。このため、本実施形態のFMCW信号生成回路３００を用いることで、DAC３１１の動作周波数を小さくすることができ、回路規模と消費電力を低減することができる。

本実施形態にかかるFMCW信号生成回路３００によれば、第１の実施形態及び第２の実施形態に係るFMCW信号生成回路と同様の効果を達成することができる。特に、本実施形態に係るFMCW信号生成回路３００を構成する第１の微分器３０３、第２の微分器３０４、比較器３０８、選択器３０９及び減算器３０６は、ディジタル回路で実現され、又、積分器３０７は、固定容量で実現可能となり、簡単な構成で実現可能である。

尚、本実施形態に係るディジタル位相検出器３０２とディジタルアナログ変換器３１１は異なる周期間隔で動作させてもよい。例えば、ディジタルアナログ変換器３１１をオーバーサンプリング動作させることで、ディジタルアナログ変換器３１１の精度を高めることができる。また、ΣΔディジタルアナログ変換器を用いることで、スプリアスの原因となる周期的な成分を低減することができる。

また、本実施形態に係る分周器３１０の代わりにミキサを用いてFMCW信号を一定の周波数だけシフトさせてもよい。例えば、77GHz帯と76GHzの信号をミキサにて掛け合わすことで1GHz程度まで周波数をシフトすることができる。

また、本実施形態に係る電流出力ディジタルアナログ変換器３１１の代わりに、電圧出力のディジタルアナログ変換器と、電流出力のトランスコンダクタンス増幅器を用いてもよい。

（第４の実施形態）
次に図８を用いて第４の実施形態について説明する。

本実施形態でのFMCW信号生成回路４００は、第２の実施形態に係るFMCW信号生成回路２００において、更に、周波数変化量の大きさと極性を分離して変化させている。即ち、第２の実施形態では、周波数変化量の大きさと極性ともに選択器が変化させていたのに対して、本実施形態では、選択器４０９が、周波数変化量の大きさを変化させ、積分器４０７が、周波数変化量の極性を変化させている。

比較器４０８には、最大周波数を示す第１の設定周波数（FCW_max）と最小周波数を示す第２の設定周波数（FCW_min）が設定されている。比較器４０８は、第１の微分器４０３が出力する周波数とFCW_max、又は第１の微分器４０３が出力する周波数とFCW_minとの大小関係を比較し、比較結果を選択器４０９及び積分器４０７に出力する。

選択器４０９は、比較器４０８が出力した比較結果を用いて、第１の設定周波数変化量（SCW_rise）と第２の設定周波数変化量の絶対値|SCW_fall|のいずれかを選択して、選択した設定周波数変化量を減算器４０６に出力する。SCW_riseは、周波数が増加する場合の設定周波数変化量であり、正の値である。|SCW_fall|は、周波数が減少する場合の設定周波数変化量である。SCW_fallは、負の値である。

第２の微分器４０４は、周波数変化量の大きさとして、周波数変化量の絶対値を出力する。

減算器４０６は、選択器４０９からの出力（SCW_rise又は|SCW_fall|）から周波数変化量の絶対値を減算して誤差を算出し積分器４０７に出力する。

積分器４０７は、比較器４０８が出力した比較結果を用いて、誤差を加算又は減算して制御信号を生成する。また、制御信号に制御される発信器４０１のFMCW信号の発信周波数の変化量の極性も変化する。積分器４０７が、誤差を加算する場合は、発振周波数の周波数信号の変化量の極性は正となる。一方、積分器４０７が、誤差を減算する場合は、発振周波数の変化量の極性は負となる。ここで、「誤差を加算する」とは、誤差をそのまま積分することである。また、「誤差を減算する」とは、誤差に「−１」をかけた値を積分することである。

次に、本実施形態のFMCW信号生成回路４００の動作手順を説明する。

まず、選択器４０９は、設定周波数変化量としてSCW_riseを選択し、減算器１０６に出力しているとする。このとき、積分器４０７は、減算器４０６が算出した誤差を加算して積分する。発振器４０１は、FMCW信号の周波数変化量が、SCW_riseと一致するよう動作する。従って、発振周波数は時間とともに線形に高くなる。発振周波数がFCW_maxより低い値である場合、選択器４０９は、SCW_riseを選択し続ける。また、積分器４０７も誤差を加算し続ける。一方、発振周波数がFCW_maxよりも高くなると、比較器４０８は、比較結果の出力を切り替え、選択器４０９は、｜SCW_fall｜を選択して減算器４０６に出力する。また、比較結果に対応して、積分器４０７は、減算器４０６が算出した誤差を減算して積分する。このとき、発振周波数は時間と共に線形に低くなる。発振周波数がFCW_minよりも高い値である場合、選択器２０９は、｜SCW_fall｜を選択し続ける。積分器４０７も、誤差を減算して積分しつづける。発振周波数がFCW_minよりも低くなると、比較器２０８は、比較結果の出力を切り替えて、選択器２０９は、再びSCW_riseを選択して減算器１０６に出力する。また、積分器４０７も、減算器４０６が算出した誤差を加算して積分する。

以上の動作の結果、発振周波数が三角波状に変化するFMCW信号を得ることができる。

本実施形態のFMCW信号生成回路４００の選択器４０９と比較器４０８と積分器４０７は、ともに簡単な構成で実現することができる。

図９は、本実施形態の変形例のFMCW信号生成回路４５０を示す図である。本実施形態の変形例は、SCW_riseとSCW_fallの絶対値|SCW_fall|が等しい場合である。この場合、FMCW信号の発振周波数が立ち上がりの傾きと立下りの傾きの等しい三角波状に変化する。この場合、設定周波数はSCWに固定することができる。したがって、変形例によれば、第４の実施形態のFMCW信号生成回路４００の選択器４０９をSCW設定部４１０に置き換えた構成をとることができる。この結果、より簡単な構成とすることができる。

図１０は、図８のFMCW信号生成回路４００の積分器４０７の構成である。積分器４０７は、固定容量４０７Ａと、固定容量４０７Ａに電流を流し込む第１の電流出力ディジタルアナログ変換器４０７Ｂ（DAC_U）と、固定容量４０７Ａから電流を流しだす第２の電流出力ディジタルアナログ変換器４０７Ｃ（DAC_D）で構成する。第１及び第２の電流出力ディジタルアナログ変換器の出力電流は減算器４０６が出力する誤差の大きさに応じて変化する。積分器４０７は、比較器４０８から入力される比較結果により、どちらの電流出力アナログ変換器を動作させるかを選択する。比較結果により、積分器４０７が加算する場合、第１の電流出力ディジタルアナログ変換器４０７Ｂを動作させる。比較結果により、積分器４０７が減算する場合、第２の電流出力ディジタルアナログ変換器４０７Cを動作させる。

本実施形態にかかるFMCW信号生成回路４００によれば、第１の実施形態と同様の効果が得られるとともに、高い線形性で周波数が三角波状に変化するFMCW信号を生成することができる。また、本実施形態に係るFMCW信号生成回路４００は、小さな回路規模と低い消費電力で実現することができる。

（第５の実施形態）
次に図１１を用いて第５の実施形態について説明する。

本実施形態でのFMCW信号生成回路５００は、第２の実施形態に係るFMCW信号生成回路２００において、減算器５０６の出力に高周波成分を減衰させるループフィルタ５２０を挿入したものである。ループフィルタ５２０には３つの効果がある。

１つ目の効果は、負帰還ループの安定性の確保である。回路で構成される各ブロックでは位相遅れが生じる。高い周波数成分ほど位相遅れが大きくなり、位相が180度遅れた周波数で利得が１以上であると負帰還ループが不安定になってしまう。そこで、ループフィルタ５２０で高い周波数成分の利得を減衰させることで、負帰還ループを安定して動作させることができる。

ループフィルタ５２０の効果の２つ目は、雑音の低減である。FMCW信号生成回路５００の各ブロックは、回路で構成されるため、雑音が生じる。ループフィルタ５２０を挿入しない場合、これらの雑音はそのまま出力のFMCW信号に現れてしまう。減算器５０６の出力にループフィルタ５２０を挿入することで、出力からループフィルタ５２０までに接続されているブロック（位相検出器５０２、第１の微分器５０３、第２の微分器５０４、減算器５０６）で発生する雑音にはローパスフィルタがかかる。一方ループフィルタ５２０から出力までに接続されているブロック（積分器５０７、発振器５０１）で発生する雑音にはハイパスフィルタがかかる。これらにより、出力のFMCW信号に現れる雑音を低減することができる。

ループフィルタ５２０の効果の３つ目は、オフセットを除去する効果である。上述したように、FMCW信号の周波数変化量は次式で表すことができる

ここで、発振器の利得K_VCOは有限であるため、1/K_VCOの項がオフセットの原因となる。そこで、ループフィルタ５２０として、積分器を減算器５０６の出力に挿入するとする。積分器の伝達関数は1/sであるので、FMCW信号の変化量は次式となる。

この式より、直流成分、つまりs=0ではオフセットの項が0となることがわかる。

以上のように、第５の実施形態によれば、負帰還ループの安定性の確保、雑音の低減、及びオフセット除去を達成することができる。また、第２の実施形態と同様の効果を達成することができる。

（第６の実施形態）
次に、図１２及び図１３を用いて第６の実施形態について説明する。図１２は、第６の実施形態のFMCW信号生成回路６００のブロック図である、図１３は、FMCW信号生成回路６００が発生するFMCW信号である。本実施形態のFMCW信号生成回路６００は、第１の実施形態のFMCW信号生成回路１００の構成に加えて、選択器６０９と、パルス信号生成回路６１２と、平均回路６１３と、第２の減算器６１４とを更に備える。

本実施形態でのFMCW信号生成回路６００の発振器６０１は、積分器６０７から入力される第１の制御信号と第２の減算器６１４から入力される第２の制御信号とによって制御される。第１の制御信号によって、発振器６０１は、図１３に示されるようにFMCW信号が三角波状に変化するように制御される。また、第２の制御信号によって、発振器６０１は、図１３に示されるようにFMCW信号が所定の周波数（後述するように、設定周波数（FCW））を中心として変化する周波数となるように制御される。

発振器６０１が電圧制御発振器である場合、発振器６０１は、第１の入力端子と第２の入力端子を有する。第１の入力端子に第１の制御信号（第１の制御電圧Ｖ１）と第２の制御信号（第２の電圧Ｖ２）が入力されたとする。この場合、発振器６０１の信号周波数は、Ｆ０＋Kvco1*V1＋Kvco2*V2となる。ここで、第１の入力端子の入力電圧対周波数変換利得をKvco1、第２の入力端子の入力電圧対周波数変換利得をKvco２とした。また、F0は第１の制御電圧と第２の制御電圧が０の場合の発振器の出力信号周波数であるとする。

次に、発振器６０１が、第１の制御信号によって、三角波状に変化するように制御されることを説明する。

選択器６０９にパルス信号を入力することにより、選択器６０９が減算器６０６に入力するSCWを制御し、周波数が三角波状に変化するFMCW信号を生成する。

本実施形態のパルス信号生成回路６１２は、三角波の周期を決定するパルス信号（第１の電圧（High）と第２の電圧（Low））を生成する。選択器６０９は、パルス信号により、SCW_riseとSCW_fallのどちらかを選択し、減算器６０６に出力する。SCW_riseは正の値で表され、SCW_fallは負の値である。選択器６０９は、パルス信号がHigh（第１の電圧）のときにSCW_riseを選択し、パルス信号がLow（第２の電圧）のときに、選択器６０９は、SCW_fallを選択する。パルス信号がHighのときに、積分器６０７によって出力される第１の制御信号により制御されることにより、発振器６０１は、変化の割合SCW_riseでFMCW信号の周波数を増加させる。一方、パルス信号がLowのときに、積部器６０７によって出力される第１の制御信号に制御されることにより、発振器６０１は、変化の割合SCW_fallでFMCW信号の周波数を減少させる。したがって、発振器６０１は、第１の制御信号に制御されることにより、パルス信号と同じ周期で周波数を三角波状に変化させることができる。

次に、発振器６０１が、第２の制御信号に制御されることにより、図１３に示されるようにFMCW信号が所定の周波数（後述するように、設定周波数（FCW））を中心として変化する周波数となるように制御されることを説明する。

平均回路６１３は、第１の微分器６０３から出力される周波数の平均周波数を算出する。第２の減算器６１４は、平均周波数と設定周波数(FCW)との誤差を演算し、発振器６０１の第２の制御信号として出力する。

周波数の平均値については、第１の微分器６０３にて演算される周波数を用いて決定する。例えば、平均回路６１３は、図１３で示されるようなFMCW信号の周期Ｔ１で周波数の平均周波数を算出する。第２の減算器６１４は、設定周波数（FCW）と平均回路６１３が演算した平均値との差を演算し、この差を第２の制御信号として発振器に入力する。これにより、発振器の発生する信号の周波数の平均値がFCWで示す周波数と一致するように制御がかかる。この結果、FMCW信号生成回路６００は、図１３に示されるように、設定周波数（FCW）にて決まる周波数を中心に、パルス信号の周期と同じ周期で周波数を三角波状に変化するFMCW信号を生成することができる。

したがって、FMCW信号生成回路６００によれば、高い線形性で周波数が三角波状に変化するFMCW信号を生成することができる。また、FMCW信号生成回路６００によれば、小さな回路規模と低い消費電力で実現することができる。

なお、本実施形態においては、FMCW信号を周波数の平均値により制御したが、周波数の最大値や最小値を用いても制御可能である。

（第７の実施形態）
次に、図１４を用いて第７の実施形態について説明する。

本実施形態でのFMCW信号生成回路７００は、第６の実施形態に係るFMCW信号生成回路６００をディジタル回路とアナログ回路を用いて実現した。本実施形態にかかるFMCW信号生成回路７００は、第３の実施形態に係るFMCW信号生成回路３００の構成に加えて、更に、パルス信号発生器７１２と、平均回路７１３と、第２の減算器７１４と、電圧出力ディジタルアナログ変換器７１５とを備える。第３の実施形態のFMCW信号生成回路３００が備える比較器３０８は備えない。

パルス信号発生器７１２が発生するパルス信号にしたがって、選択器７０９は、SCW_fallを選択する。減算器７０６は、そのSCWと第２の微分器７０４が出力する周波数変化量の誤差を演算する。電流出力ディジタルアナログ変換器７１１は、周波数変化量の誤差をアナログ変換した電流信号（アナログ誤差）を出力する。固定容量７０７は、その電流信号を積分し、電圧制御発振器７０１へ第１の制御信号を出力する。また、平均回路７１３は、第１の微分器７０３が出力する周波数を平均する。第２の減算器７１４が、設定周波数とその平均周波数との誤差を演算する。電圧出力ディジタルアナログ変換器７１５は、その周波数の誤差をアナログ変換し、電圧制御発振器７０１の第２の制御信号を生成する。

電圧出力ディジタルアナログ変換器７１５から出力される第２の制御信号は時間に対してほぼ一定となる。よって、低速の電圧出力ディジタルアナログ変換器７１５で実現することが可能である。

また、平均回路７１３、減算器７０６は、ディジタル回路で実現される。

FMCW信号生成回路７００によれば、高い線形性で周波数が三角波状に変化するFMCW信号を生成することができる。また、FMCW信号生成回路７００によれば、小さな回路規模と低い消費電力で実現することができる。

尚、本実施形態に係るFMCW信号生成回路７００において、電圧制御発振器の代わりに、図１５に示すような電圧・ディジタル制御発振器を用いることで電圧出力ディジタルアナログ変換器７１５を備えない構成とするも可能である。電圧・ディジタル制御発振器は、アナログ制御電圧とディジタル制御コードを用いて周波数を制御する。アナログ制御電圧は可変容量の制御端子に入力され、可変容量の容量値を連続的に変化させる。ディジタル制御コードはスイッチに接続された固定容量が複数並列に接続された容量バンクに入力される。ディジタル制御コードを用いてスイッチを制御し、容量バンクの容量値を離散的に変化させる。積分器７０７の出力電圧をアナログ制御電圧として、第２の減算器７０６の出力をディジタル制御コードとして用いることで、電圧出力ディジタルアナログ変換器７１５が不要となる。

また、FMCW信号生成回路７００において、ディジタル位相検出器７０２と電流出力ディジタルアナログ変換器７１１と電圧出力ディジタルアナログ変換器７１５はそれぞれ異なる周期間隔で動作させてもよい。例えば、どちらか一方のディジタルアナログ変換器をオーバーサンプリング動作させることで、変換精度を高めることができる。また、ΣΔディジタルアナログ変換器を用いることで、スプリアスの原因となる周期的な成分を低減することができる。

（第８の実施形態）
図１６を用いて第８の実施形態について説明する。本実施形態のレーダー装置８００は、図１のFMCW信号生成回路８０１と、図１のFMCW信号生成回路８０１から出力されたFMCW信号を送信に必要な電力まで増幅する電力増幅器８０２と、増幅された信号を外部空間に送信する送信用アンテナ８０３と、外部に送信された信号がターゲットに反射して戻ってきた信号を受信する受信用アンテナ８０４と、その信号を増幅する増幅器８０５と、前記FMCW信号生成回路８０１のFMCW信号と増幅器８０５から出力された受信信号をミキシングすることによりターゲットの距離に依存した周波数を持つ正弦波信号を出力するミキサ回路８０６を備えることを特徴としている。なお、前述の送信・受信アンテナはアイソレータ等を使用することにより送信・受信間でひとつのアンテナを共有することも可能である他、必要に応じて送信・受信機ともに、増幅器の増加やフィルタの使用も行うことが可能である。尚、図３、図６、図８、図９、図１１、図１２、又は図１４のFMCW信号生成回路をレーダー装置に適用しても良い。

本実施形態に係るレーダー装置８００によれば、FMCW信号生成回路の消費電力を従来に比べ大きく減らすことができるため、低消費電力でありつつ必要な精度を持つレーダー装置を実現可能である。また、低消費電力で簡単な構成のFMCW信号生成回路によりCMOSプロセスなどによるワンチップ化なども容易に実現可能である。

また、図１７に示されるようなFMCW信号生成回路９００のように、FMCW信号生成回路４００を、FMCW信号生成回路６００のようにパルス信号を用いてFMCW信号を制御するように変形しても良い。即ち、図１７に示されるFMCW信号生成回路９００は、パルス信号の周期で、周波数変化量の絶対値を変化させ、積分器４０７で周波数変化量の極性の切り替えを行う。

また、図１８に示されるFMCW信号生成回路１０００のように、FMCW信号生成回路６００において、ループフィルタを挿入しても良い。周波数変化量の誤差を演算する減算器６０６の出力に第１のループフィルタ１００１を挿入することで、周波数変化量を制御するパスの安定性の向上、雑音の低減、オフセットの除去が実現できる。また周波数の平均値の誤差を演算する第２の減算器６１４の出力に第２のループフィルタ１００２を挿入することで、周波数を制御するパスの安定性の向上、雑音の低減、オフセットの除去が実現できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００、２００，３００，４００、４５０、５００、６００、７００、８０１、９００、１０００・・・FMCW信号生成回路、１０１、４０１、５０１、６０１・・・発振器、１０２，４０２、５０２、６０２・・・位相検出器、１０３、３０３，４０３、５０３、６０３、７０３・・・第１の微分器、１０４、３０４，４０４、５０４、６０４、７０４・・・第２の微分器、１０５、４１０・・・SCW設定部、１０６、３０６、４０６、５０６、６０６、７０６・・・減算器、１０７、３０７、４０７、５０７、６０７、７０７・・・積分器、２０８、３０８、４０８、５０８・・・比較器、２０９，３０９、４０９、５０９、６０９、７０９・・・選択器、３０１、７０１・・・電圧制御発振器、３０２、７０２・・・ディジタル位相検出器、３１０、７１０・・・分周器、３０００・・・負帰還部、４０７A・・・固定容量、３１１、７１１・・・電流出力ディジタルアナログ変換器、４０７B・・・第１の電流出力ディジタルアナログ変換器、４０７C・・・第２の電流出力ディジタルアナログ変換器、５２０・・・ループフィルタ、６１２、７１２・・・パルス信号生成回路、６１３、７１３・・・平均回路、６１４、７１４・・・第２の減算器、７１５・・・電圧出力ディジタルアナログ変換器、８００・・・レーダー装置、８０２・・・電力増幅器、８０３・・・送信用アンテナ、８０４・・・受信用アンテナ、８０５・・・増幅器、８０６・・・ミキサ回路、１００１・・・第１のループフィルタ、１００２・・・第２のループフィルタ

Claims (8)

1. 制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、
   前記FMCW信号の位相を検出する位相検出器と、
   前記位相を微分して周波数を得る第１の微分器と、
   前記周波数を微分して周波数変化量を得る第２の微分器と、
   所定の値に設定された設定周波数変化量と前記周波数変化量との誤差を算出する減算器と、
   前記誤差を積分して、前記発振器の制御信号を生成する積分器と、
   を備えるFMCW信号生成回路。
2. 制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、
   前記発振器のFMCW信号を分周し分周信号を得る分周器と、
   前記分周信号の位相を検出して位相値を得るディジタル位相検出器と、
   前記位相値を微分して周波数を得る第１の微分器と、
   前記周波数を微分して周波数変化量を得る第２の微分器と、
   所定の値の設定周波数変化量と前記周波数変化量との差を算出する減算器と、
   前記差をアナログ値の誤差に変換するディジタルアナログ変換器と、
   前記誤差を積分して、制御信号を生成する積分器とを備え、
   前記第１の微分器、前記第２の微分器及び前記減算器は、ディジタル回路であることを特徴とするFMCW信号生成回路。
3. 前記周波数が所定の第１の設定周波数より高いか否か、及び前記周波数が前記第１の設定周波数より低い第２の設定周波数より低いか否かを比較する比較器と、
   前記周波数が前記第１の設定周波数より高くなった場合、所定の負の値に設定された第２の設定周波数変化量を選択し、前記周波数が前記第２の設定周波数より低くなった場合、所定の正の値に設定された第１の設定周波数変化量を選択する選択器とを備え、
   前記減算器は、前記選択器が選択した第１の設定周波数変化量又は前記第２の設定周波数変化量と、前記周波数変化量との誤差を算出することを特徴とする
   請求項１記載のFMCW信号生成回路。
4. 前記周波数が所定の第１の設定周波数より高いか否か、及び前記周波数が前記第１の設定周波数より低い第２の設定周波数より低いか否かを比較する比較器と、
   前記周波数が前記第１の設定周波数より高くなった場合、負の値である第２の設定周波数変化量の絶対値を選択し、前記周波数が前記第２の設定周波数より低くなった場合、正の値である第１の設定周波数変化量を選択する選択器とを備え、
   前記減算器は、前記選択器が選択した前記第１の設定周波数変化量又は前記第２の設定周波数変化量の絶対値と前記周波数変化量の絶対値との誤差を算出し、
   前記積分器は、前記周波数が前記第１の設定周波数より高くなった場合、前記誤差に「−１」をかけた値を積分し、前記周波数が前記第２の設定周波数より低くなった場合、前記誤差をそのまま積分することを特徴とする
   請求項１記載のFMCW信号生成回路。
5. 前記周波数が所定の第１の設定周波数より高いか否か、及び前記周波数が前記第１の設定周波数より低い第２の設定周波数より低いか否かを比較する比較器を更に備え、
   前記減算器は、前記設定周波数変化量の絶対値と前記周波数変化量との誤差を算出し、
   前記積分器は、前記周波数が前記第１の設定周波数より高くなった場合、前記誤差に「−１」をかけた値を積分し、前記周波数が前記第２の設定周波数より低くなった場合、前記誤差をそのまま積分することを特徴とする
   請求項１記載のFMCW信号生成回路。
6. 前記ディジタルアナログ変換器は、前記誤差をアナログ変換することにより電流を生成し、
   前記積分器は前記電流を蓄積する容量を有し、
   前記容量の電圧を前記制御信号として出力することを特徴とする請求項２記載のFMCW信号生成回路。
7. 制御信号により発振周波数が制御され、FMCW信号を生成する発振器と、
   前記発振器のFMCW信号を分周する分周器と、
   前記分周されたFMCW信号の位相を検出して位相値を得るディジタル位相検出器と、
   前記位相値を微分して周波数を得る第１の微分器と、
   前記周波数を微分して周波数変化量を得る第２の微分器と、
   前記周波数が所定の第１の設定周波数より高いか否か、及び前記周波数が前記第１の設定周波数より低い第２の設定周波数より低いか否かを比較する比較器と、
   前記周波数が前記第１の設定周波数より高くなった場合、所定の負の値である第２の設定周波数変化量の絶対値を選択し、前記周波数が前記第２の設定周波数より低くなった場合、所定の正の値である第１の設定周波数変化量を選択する選択器とを備え、
   前記選択器が選択した前記第１の設定周波数変化量又は前記第２の設定周波数変化量の絶対値と、前記周波数変化量の絶対値との差である誤差を算出する減算器と、
   固定容量と第１のディジタルアナログ変換器と第２のディジタルアナログ変換器とを有し、前記発信器の制御信号を生成する積分器とを備え、
   前記第２のディジタルアナログ変換器は、前記周波数が前記第１の設定周波数より高くなった場合、前記誤差に比例した電流を固定容量から流しだし、前記第１のディジタルアナログ変換器は、前記周波数が前記第２の設定周波数より低くなった場合、前記誤差に比例した電流を前記固定容量に流し込むことを特徴とするFMCW信号生成回路。
8. 前記周波数の平均値を演算する平均回路と、
   所定の設定周波数と前記周波数の平均値との差を算出し、前記発信器の第２の制御信号を生成する第２の減算器と、
   第１の電圧と第２の電圧を周期的に送信するパルス送信部と、
   前記パルス送信部が第１の電圧を送信したとき、正の値である第１の設定周波数変化量を選択し、前記パルス送信部が第２の電圧を送信したとき、負の値である第２の設定周波数変化量を選択する選択器とを備え、
   前記減算器は、前記選択器により選択された前記第１の設定周波数変化量又は前記第２の設定周波数変化量と、前記周波数変化量との差である誤差を算出し、
   前記積分器は、前記誤差を積分して、前記発振器の第１の制御信号を生成し、
   前記発信器は、前記第１の制御信号と前記第２の制御信号により発振周波数が制御されたFMCW信号を生成することを特徴とする
   請求項１記載のFMCW生成回路。

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