JP2010198127A

JP2010198127A - 半導体記憶デバイス及びその制御方法

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Publication number: JP2010198127A
Application number: JP2009039811A
Authority: JP
Inventors: Michiko Takahashi; 美智子高橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-23
Filing date: 2009-02-23
Publication date: 2010-09-09

Abstract

【課題】不揮発性半導体メモリを搭載した半導体記憶デバイスの通常状態と待機状態との間を移行する速度が改善し、このデバイス全体の待機電力が低減する。
【解決手段】本発明の例に係わる半導体記憶デバイスは、メモリセルアレイと、メモリセルアレイにデータを送受信する際、一時的にデータを保持するラッチ型のセンスアンプ１４とを有する不揮発性半導体メモリ１１と、外部装置１５からの命令を受信し、外部装置１５から受信した命令に基づき前記不揮発性半導体メモリ１１を制御するＣＰＵ１８と、ＣＰＵ１８上で動作するファームフェアが管理するデータ及び命令コードを格納するＳＲＡＭ２０とを具備し、外部からの命令が一定期間無い場合、ＣＰＵ１８は、ファームウェアが管理するデータ及び命令コードをラッチ型のセンスアンプ１４に格納させ、ＳＲＡＭ２０への電源供給を停止させる。
【選択図】図３

Description

本発明は、不揮発性半導体メモリを搭載した半導体記憶デバイス及び半導体記憶デバイスの制御方法に関する。

種々ある半導体記憶デバイスの中には、例えば、ＮＡＮＤ型不揮発性半導体メモリとコントローラとを備えたものがある。コントローラは、ＮＡＮＤ型不揮発性半導体メモリを制御するＣＰＵと、ＣＰＵ上で動作するファームウェアがＮＡＮＤ型不揮発性半導体メモリ内管理データや論物アドレス(Logical address to Physical address:L2P)変換Ｔａｂｌｅ等のデータ及び命令コードを格納したＳＲＡＭと、ＣＰＵの常駐プログラムを格納するＲＡＭとを含んでいる。また、ＮＡＮＤ型不揮発性半導体メモリは、データを記憶するメモリセルアレイと、メモリセルアレイにデータを送受信する際、一時的にデータを保持するセンスアンプとを含んでいる。

半導体記憶デバイスは、通常状態において常に電力を消費している。そのため、外部装置から一定期間内に命令を受信しない場合、消費電力を抑えるために待機状態となる（例えば、特許文献１参照）。しかしながら、待機状態においても、データ保持のため、コントローラ内のメモリに電力を供給し続ける必要がある。

この際、メモリによって生じる消費電力も低消費電力を実現する上では無視することができない。

また、実用上の要請により通常状態と待機状態との間の移行がすばやくできることも必要不可欠である。

特開２００８−４０６０９号公報

本発明は、不揮発性半導体メモリを搭載した半導体記憶デバイスの通常状態と待機状態との間を移行する速度が改善し、このデバイス全体の待機電力が低減する技術を提案する。

本発明の例に係る半導体記憶デバイスは、メモリセルアレイと、前記メモリセルアレイにデータを送受信する際、一時的にデータを保持するラッチ型のセンスアンプとを有する不揮発性半導体メモリと、外部装置からの命令を受信し、前記命令に基づき前記不揮発性半導体メモリを制御するＣＰＵと、前記ＣＰＵ上で動作するファームウェアが管理するデータ及び命令コードを格納するＳＲＡＭとを具備し、前記外部装置からの命令が一定期間無い場合、前記ＣＰＵは、前記ファームウェアが管理するデータ及び命令コードを前記ラッチ型のセンスアンプに格納させ、前記ＳＲＡＭへの電源供給を停止させる。

本発明の例に係る半導体記憶デバイスの制御方法は、外部装置からの命令を受信し、前記命令に基づき前記不揮発性半導体メモリを制御するＣＰＵと、前記ＣＰＵ上で動作するファームウェアが管理するデータ及び命令コードを格納するＳＲＡＭと、データ転送を高速に行うよう制御されるＤＭＡＣと、メモリセルアレイと、前記メモリセルアレイにデータを送受信する際、一時的にデータを保持するラッチ型のセンスアンプとを有する不揮発性半導体メモリとを具備し、前記ＣＰＵは、前記外部からの命令が一定期間あるか否かを判断し、前記外部からの命令が一定期間無かった場合、前記ＤＭＡＣに制御信号を送信し、前記制御信号を受信したＤＭＡＣは、前記ＤＭＡＣの制御レジスタに前記ファームウェアが管理するデータ及び命令コードの転送元／転送先アドレス及び転送サイズを設定し、前記ＳＲＡＭ及び不揮発性半導体メモリに対しデータを送受信させるための信号を送信し、前記ファームウェアが管理するデータ及び命令コードをラッチ型のセンスアンプ内に転送し、前記転送が完了した信号を前記ＣＰＵに送信し、前記転送が完了した信号を受信したＣＰＵは、前記ＳＲＡＭへの電源供給を止める。

本発明によれば、不揮発性半導体メモリを搭載した半導体記憶デバイスの通常状態と待機状態との間を移行する速度が改善し、このデバイス全体の待機電力が低減する。

半導体記憶デバイスの構成を示すブロック図。ＮＡＮＤ型フラッシュメモリ内記憶領域の構成を示すブロック図。半導体記憶デバイスが待機状態になる際の信号及びデータの流れを示す図。半導体記憶デバイスが待機状態になるまでのフローチャート図。半導体記憶デバイスが待機状態から復帰する際の信号及びデータの流れを示す図。半導体記憶デバイスが復帰するまでのフローチャート図。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例において、通常状態と待機状態との間を移行するための時間を短縮し、且つ、半導体記憶デバイスにおける待機電力を低減する。

具体的には、通常状態から待機状態に移行する際、ＳＲＡＭに格納された、ＣＰＵ上で動作するファームウェアが管理するＬ２Ｐテーブル等のデータ及び命令コードは、ＤＭＡＣ（Direct Memory Access Controller）を介して不揮発性半導体メモリ内に形成されるセンスアンプ内に格納される。その後、ＳＲＡＭへの電力供給を止める。

この際、不揮発性半導体メモリのセンスアンプに書き込む専用コマンドシーケンスに従うことで、センスアンプ内にファームウェアが管理するデータ及び命令コードを格納することができる。

また、待機状態から通常状態に移行する際、ＳＲＡＭへの電力を供給した後、センスアンプ内に格納されているファームウェアが管理するデータ及び命令コードは、ＤＭＡＣを介してＳＲＡＭ内に格納される。

この際、不揮発性半導体メモリ内のレジスタに格納されているセンスアンプから直接データを読み出す専用コマンドシーケンスに従うことで、センスアンプ内に格納された、ファームウェアが管理するデータ及び命令コードを直接読み出すことができる。

センスアンプ内にファームウェアが管理するデータ及び命令コードが格納されることで、不揮発性半導体メモリのメモリセルアレイにファームウェアが管理するデータ及び命令コードを格納する場合と比較して、ファームウェアが管理するデータ及び命令コードが格納されるまでの時間及びセンスアンプ内に格納された、ファームウェアが管理するデータ及び命令コードをＳＲＡＭに格納するまでの時間を短縮できる。

その結果、待機状態における半導体記憶デバイスの消費電力を抑えると共に、通常状態と待機状態との間を移行する時間が短縮される。

更に、メモリセルアレイにファームウェアが管理するデータ及び命令コードを書き込まないため、メモリセルアレイの信頼性の低下が起こらない。

２．実施形態
図１は、本発明の半導体記憶デバイスの構成を示すブロック図である。図２は、不揮発性半導体メモリの一例であるＮＡＮＤ型フラッシュメモリ内記憶領域の構成を示すブロック図である。

本発明の実施形態に係る半導体記憶デバイス１０は、例えば、外部装置からのデータを記憶するＮＡＮＤ型フラッシュメモリ１１と、ＮＡＮＤ型フラッシュメモリを制御するコントローラ１２とを有している。

ＮＡＮＤ型フラッシュメモリ１１は、データを記憶しておくメモリセルアレイ１３と、メモリセルアレイ１３にデータを送受信する際に一時的にデータを保持するセンスアンプ１４とから構成される。

メモリセルアレイ１３は、複数のブロックＢＫ１，ＢＫ２、・・・ＢＫｊを有し、複数のブロックそれぞれは、マトリクス状に配置された複数のメモリセルを有している。また、複数のブロックそれぞれは、データの書き込み及び読み出しの基本単位であるページを複数有している。

センスアンプ１４は、ラッチ型のセンスアンプで構成され、外部から入力される物理アドレス毎に読み出し或いは書き込みデータを保持することが可能である。

コントローラ１２は、ホストコンピュータと接続される外部装置１５に接続されるホストインターフェース１６、ＮＡＮＤ型フラッシュメモリへのデータ転送を制御するメモリインターフェース１７、コントローラ１２内各ブロック間の処理を一元管理しているＣＰＵ１８、データ転送を高速に行うよう制御されるＤＭＡＣ１９、ＳＲＡＭ２０及びＣＰＵ１８の常駐プログラムを格納するＲＡＭ２１、ＳＲＡＭ２０へのデータ転送を制御するＳＲＡＭＣ２２を有している。

ＣＰＵ１８は、主にホストインターフェース１６を介して外部装置１５からデータを受信し、メモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ１１へ受信したデータを書き込む。逆に、外部装置１５からの命令により、メモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ１１からデータを読み出し、ホストインターフェース１６を介して外部装置１５へ出力する。

ＤＭＡＣ１９は、転送元（Source側）から転送先（Destination側）へデータを送信するよう制御している。また、データ等が格納された転送元／先の開始アドレス及び転送サイズの設定情報を一時的に保持するための制御レジスタを有している。

ＳＲＡＭ２０は、ＣＰＵ１８上で動作するファームウェアが管理するデータ及び命令コードを格納している。例えば、外部装置１５からアクセスされる論理アドレスに対するフラッシュメモリの物理アドレス対応（L2P）テーブルや物理ブロックへのＷｒｉｔｅ／Ｅｒａｓｅ回数を管理するデータ及び外部装置１５やＮＡＮＤ型フラッシュメモリ１１へWrite/Read/Erase等のアクセスシーケンスやエラー処理などのプログラムが配置されている。

ＳＲＡＭＣ２２は、ＤＭＡＣからのデータ転送要求に対してＳＲＡＭ２０へアクセスするタイミングに合わせて信号を制御する。ここで、制御される信号は、主にアドレス信号、データ信号、ＷＥＺ信号及びＲＥＺ信号である。

メモリインターフェース１７は、ＤＭＡＣからのデータ転送要求に対してＮＡＮＤ型フラッシュ１１へアクセスするタイミングに合わせて信号を制御する。ここで制御される信号は、主にチップイネーブル信号、コマンドラッチ信号、アドレスラッチ信号、データ信号、ＷＥＺ信号及びＲＥＺ信号である。

先ず、半導体記憶デバイスが通常状態から待機状態になるまでの実施形態について説明する。

図３は、半導体記憶デバイスが通常状態から待機状態になる際の信号及びデータの流れを示している。

外部装置１５からの命令が一定期間受信されなかった場合、ＣＰＵ１８は、ＤＭＡＣ１９の制御レジスタに対してＳＲＡＭ２０上のファームウェアが管理するデータ及び命令コードが格納されたアドレスを転送元（Source側）の開始アドレスに設定すると共に転送サイズを設定する。更に、転送先（Destination側）のメモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ１１内に配置されたセンスアンプ１４にデータを書き込むよう
転送先の開始アドレスを設定する。

その後、ＣＰＵ１８は、ＤＭＡＣ１９に対して転送開始通知信号Ｄｃｏｎを送信する。

転送開始通知信号Ｄｃｏｎを受信したＤＭＡＣ１９は、制御レジスタの設定に基づきＳＲＡＭＣ２２に対して転送要求信号Ｄｒｅｑ１及び転送元開始アドレス信号Ｄａｄｄｒ１を送信すると共に、メモリインターフェース１７に対して転送要求信号Ｄｒｅｑ２及び転送先開始アドレス信号Ｄａｄｄｒ２を送信する。

転送元開始アドレス信号Ｄａｄｄｒ１を受信したＳＲＡＭＣ２２は、ＳＲＡＭ２０に対して開始アドレスを設定する。更に、転送要求信号Ｄｒｅｑ１を受信したＳＲＡＭＣ２２は、ＳＲＡＭ２０に対して読み出し許可信号ＲＥＺがアサートになるよう制御する。更に、ＳＲＡＭＣ２２が読み出し許可信号ＲＥＺを受信したら、読み出し許可信号ＲＥＺを元に生成されたアクノリッジ信号Ｄａｃｋ１をＤＭＡＣ１９に対して送信する。

転送先開始アドレス信号Ｄａｄｄｒ２を受信したメモリインターフェース１７は、転送先開始アドレス信号からＮＡＮＤ型フラッシュメモリ１１に対してアクセスする物理アドレスを生成する。更に、転送要求信号Ｄｒｅｑ２を受信したメモリインターフェース１７は、ＤＭＡＣ１９に対してアクノリッジ信号Ｄａｃｋ２を送信すると共に、アクノリッジ信号Ｄａｃｋ２を送信するタイミングに合わせ、ＮＡＮＤ型フラッシュメモリ１１へ書き込み許可信号ＷＥＺを送信する。

ＤＭＡＣ１９が受信する、転送要求信号Ｄｒｅｑ１に対するアクノリッジ信号Ｄａｃｋ１及び転送要求信号Ｄｒｅｑ２に対するアクノリッジ信号Ｄａｃｋ２がそれぞれ独立してアクティブのとき、データバス上にデータが転送される。ＤＭＡＣ１９は、ＳＲＡＭＣ２２を介し、共通のデータバスを経由してファームウェアが管理するデータ及び命令コードをセンスアンプ１４内に転送する。この際、メモリインターフェース１７経由でセンスアンプ１４に書き込み専用コマンドシーケンスがＮＡＮＤ型フラッシュメモリ１１へ送信されることにより、センスアンプ１４にファームウェアが管理するデータ及び命令コードを格納させる。

転送サイズ分、つまり、ファームウェアが管理するデータ及び命令コードの転送が完了したら、ＤＭＡＣ１９は、転送要求信号Ｄｒｅｑ１及びＤｒｅｑ２の送信を停止する。その後、ＣＰＵ１８に対して転送完了信号Ｄｅｎｄを送信する。

最後に、転送完了信号Ｄｅｎｄを受信したＣＰＵ１８は、ＳＲＡＭ２０及びＳＲＡＭＣ２２への電源供給を停止するよう制御する。その後、半導体記憶デバイス１０は、通常状態から待機状態へと移行する。

図４は、本発明の実施形態に係る半導体記憶デバイスの制御方法を示すフローチャート図である。ここでは、半導体記憶デバイスが待機状態になるまでの制御に係わる部分について示している。

ステップＳ１０１において、ホストインターフェース１６が外部装置１５から一定期間命令を受信しているか、いないかを判断する。もし、ホストインターフェース１６が外部装置１５から一定期間内に命令を受信していた場合、命令受信待ちのステップに戻る。

ステップＳ１０２において、外部装置１５から一定期間命令を受信していなかった場合、ホストインターフェース１６は、電源遮断処理開始を通知する制御信号をＣＰＵ１８に対して送信する。

ステップＳ１０３において、制御信号を受信したＣＰＵ１８は、ＤＭＡＣ１９の制御レジスタにＳＲＡＭのファームウェアが管理するデータ及び命令コードが格納されたアドレスを転送元（Source側）の開始アドレスに設定すると共に転送サイズを設定する。更に、転送先（Destination側）のメモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ１１内に配置されたセンスアンプ１４にデータを書き込むよう設定する。

ステップＳ１０４において、ＣＰＵ１８は、ＤＭＡＣ１９に対して転送開始通知信号Ｄｃｏｎを送信する。

転送開始通知信号Ｄｃｏｎを受信したＤＭＡＣ１９は、制御レジスタの設定に基づきＤＭＡＣ１９は、ＳＲＡＭＣ２２に対して転送要求信号Ｄｒｅｑ１及び転送元開始アドレス信号Ｄａｄｄｒ１を送信すると共に、メモリインターフェース１７に対して転送要求信号Ｄｒｅｑ２及び転送先開始アドレス信号Ｄａｄｄｒ２を送信する。

転送先開始アドレスＤａｄｄｒ２を受信したメモリインターフェース１７は、転送先開始アドレス信号からＮＡＮＤ型フラッシュメモリ１１に対してアクセスする物理アドレスを生成する。更に、転送要求信号Ｄｒｅｑ２を受信したメモリインターフェース１７は、ＤＭＡＣ１９に対してアクノリッジ信号Ｄａｃｋ２を送信すると共に、アクノリッジ信号Ｄａｃｋ２を送信するタイミングに合わせ、ＮＡＮＤ型フラッシュメモリ１１へ書き込み許可信号ＷＥＺを送信する。

更に、ＤＭＡＣ１９が受信する、転送要求信号Ｄｒｅｑ１に対するアクノリッジ信号Ｄａｃｋ１及び転送要求信号Ｄｒｅｑ２に対するアクノリッジ信号Ｄａｃｋ２がそれぞれ独立してアクティブのとき、データバス上にデータが転送される。ＤＭＡＣ１９は、ＳＲＡＭＣ２２を介し、共通のデータバスを経由してファームウェアが管理するデータ及び命令コードをセンスアンプ１４へと転送する。この際、ＮＡＮＤ型フラッシュメモリ１１内のアクセスコマンドレジスタ内に格納されたセンスアンプ１４への書き込み専用コマンドシーケンスを実行して、センスアンプ１４にファームウェアが管理するデータ及び命令コードを格納させる。

次に、制御レジスタに設定したサイズ分、つまり、ファームウェアが管理するデータ及び命令コードの転送が完了したら、ＤＭＡＣ１９は、転送要求信号Ｄｒｅｑ１及びＤｒｅｑ２の送信を停止し、その後、転送終了信号ＤｅｎｄをＣＰＵ１８に対して送信する。

ステップＳ１０５において、転送終了信号Ｄｅｎｄを受信したＣＰＵ１８は、ＳＲＡＭ２０への電力供給が停止するよう制御する。その後、半導体記憶デバイス１０は、通常状態から待機状態へと移行する。

本発明の特徴は、待機状態に入る際、専用コマンドシーケンスを用いてＳＲＡＭに格納された、ＣＰＵ上で動作するファームウェアが管理するデータ及び命令コードをＮＡＮＤ型フラッシュメモリ内のセンスアンプに格納し、ＳＲＡＭへの電源供給を停止することである。

例えば、メモリセルアレイ内にファームウェアが管理するデータ及び命令コードを保持する場合、ＳＲＡＭから読み出したファームウェアが管理するデータ及び命令コードを一度センスアンプに保持し、その後、メモリセルアレイ内にファームウェアが管理するデータ及び命令コードを書き込む必要がある。しかしながら、本発明において、センスアンプにファームウェアが管理するデータ及び命令コードを保持するため、センスアンプからメモリセルアレイ内にファームウェアが管理するデータ及び命令コードを書き込む時間が省略される。その結果、ファームウェアが管理するデータ及び命令コードをＮＡＮＤ型フラッシュメモリ内に格納するまでの時間が短縮され、半導体記憶デバイスが待機状態になるまでの時間が短縮されるという特徴を有する。

更に、ファームウェアが管理するデータ及び命令コードは、ＤＭＡＣを介してセンスアンプ内に格納するため、ＤＭＡＣを介さずにセンスアンプ内に格納する場合と比較して高速に書き込めるという特徴も有する。

また、待機時において、ファームウェアが管理するデータ及び命令コードをメモリセルアレイへ書き込む前にセンスアンプへ格納することにより、半導体記憶デバイス全体の消費電力が低減されるという特徴も有する。

次に、半導体記憶デバイスが待機状態から復帰し、通常状態になるまでの実施形態について説明する。

図５は、待機状態の半導体記憶デバイスに対して、外部装置からの命令を受信した場合において、待機状態から復帰する際の信号及びデータの流れを示している。

待機状態となった後、外部装置から命令が再開した場合、ＣＰＵ１８は、ＳＲＡＭに対して電源供給が再開されるよう制御する。

更に、ＣＰＵ１８は、ＤＭＡＣ１９の制御レジスタに対して転送元（Source側）のメモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ内に配置されたセンスアンプ内に保持されているファームウェアが管理するデータ及び命令コードが格納されたアドレスを開始アドレスに設定すると共に転送サイズを設定する。更に、転送先（Destination側）のＳＲＡＭＣを介してＳＲＡＭにデータを書き込むよう設定する。

次に、ＣＰＵ１８は、半導体記憶デバイスが待機状態から復帰するための転送開始通知信号ＤｃｏｎをＤＭＡＣ１９に対して転送する。

転送開始通知信号Ｄｃｏｎを受信したＤＭＡＣ１９は、ＳＲＡＭＣ２２に対して転送要求信号Ｄｒｅｑ１及び転送先開始アドレスＤａｄｄｒ１を送信すると共に、メモリインターフェース１７に対して転送要求信号Ｄｒｅｑ２及び転送元開始アドレスＤａｄｄｒ２を送信する。

転送先開始アドレス信号Ｄａｄｄｒ１を受信したＳＲＡＭＣ２２は、ＳＲＡＭ２０に対して開始アドレスを設定する。更に、転送要求信号Ｄｒｅｑ１を受信したＳＲＡＭＣ２２は、ＳＲＡＭ２０に対して書き込み許可信号ＷＥＺがアサートになるよう制御する。更に、ＳＲＡＭＣ２２が書き込み許可信号ＷＥＺを受信したら、書き込み許可信号ＷＥＺを元に生成されたアクノリッジ信号Ｄａｃｋ１をＤＭＡＣ１９に対して送信する。

転送元開始アドレスＤａｄｄｒ２を受信したメモリインターフェース１７は、転送元開始アドレス信号からＮＡＮＤ型フラッシュメモリ１１に対してアクセスする物理アドレスを生成する。更に、転送要求信号Ｄｒｅｑ２を受信したメモリインターフェース１７は、ＤＭＡＣ１９に対してアクノリッジ信号Ｄａｃｋ２を送信すると共に、アクノリッジ信号Ｄａｃｋ２を送信するタイミングに合わせ、ＮＡＮＤ型フラッシュメモリ１１へ読み出し許可信号ＲＥＺを送信する。

ＤＭＡＣ１９が受信する、転送要求信号Ｄｒｅｑ１に対するアクノリッジ信号Ｄａｃｋ１及び転送要求信号Ｄｒｅｑ２に対するアクノリッジ信号Ｄａｃｋ２がそれぞれ独立してアクティブのとき、データバス上にデータが転送される。ＤＭＡＣ１９は、ＳＲＡＭＣ２２を介し、共通のデータバスを経由してセンスアンプ１４内に格納されているファームウェアが管理するデータ及び命令コードをＳＲＡＭ内に転送する。この際、ＮＡＮＤ型フラッシュメモリ１１内に格納されているアクセスコマンドレジスタ内にセンスアンプ１４から直接データを読み出す専用コマンドシーケンスを内蔵させることでセンスアンプ１４から直接ファームウェアが管理するデータ及び命令コードの読み出しを可能にしている。

転送サイズ分、つまり、ファームウェアが管理するデータ及び命令コードの転送が完了したら、転送要求信号Ｄｒｅｑ１及びＤｒｅｑ２の送信を停止する。

転送終了後、ＤＭＡＣ１９は、転送終了信号ＤｅｎｄをＣＰＵ１８に対して送信する。転送終了信号Ｄｅｎｄを受信した後、ＣＰＵ１８は、ホストインターフェース１６を介し、データ送受信が可能となったことを伝える信号を外部装置１５に対して送信する。その後、半導体記憶デバイス１０は、待機状態から復帰し通常状態へと移行する。

図６は、本発明の実施形態に係る半導体記憶デバイスの制御方法を示すフローチャート図である。ここでは、半導体記憶デバイスが待機状態から復帰し通常状態へと移行するまでの制御に係わる部分について示している。

ステップＳ２０１において、待機状態の半導体記憶デバイス１０のホストインターフェース１６は、外部装置１５からの命令を受信する。

ステップＳ２０２において、外部装置１５からの命令を受信したホストインターフェース１６は、ＣＰＵ１８に対して外部装置１５から命令を受信したことを通知する制御信号を送信する。

ステップＳ２０３において、制御信号を受信したＣＰＵ１８は、ＳＲＡＭ２０への電力供給を再開するよう制御する。

ステップＳ２０４において、ＳＲＡＭへの電力供給が再開された後、ＣＰＵ１８は、ＤＭＡＣ１９の制御レジスタに対して転送元（Source側）のメモリインターフェース１７を介してＮＡＮＤ型フラッシュメモリ１１内に配置されたセンスアンプ１４内に保持されているファームウェアが管理するデータ及び命令コードが格納されたアドレスを開始アドレスに設定すると共に転送サイズを設定する。更に、転送先（Destination側）のＳＲＡＭＣ２２を介してＳＲＡＭ２０にデータを書き込むよう設定する。

次に、ＣＰＵ１８は、半導体記憶デバイス１０が待機状態から復帰するための転送開始通知信号ＤｃｏｎをＤＭＡＣ１９に対して転送する。

ステップＳ２０５において、ＣＰＵ１８は、半導体記憶デバイス１０が待機状態から復帰するための転送開始通知信号ＤｃｏｎをＤＭＡＣ１９に対して送信する。

転送開始通知信号Ｄｃｏｎを受信したＤＭＡＣ１９は、制御レジスタの設定に基づいてＳＲＡＭＣ２２に対して転送要求信号Ｄｒｅｑ１及び転送先開始アドレスＤａｄｄｒ１を送信すると共に、メモリインターフェース１７に対して転送要求信号Ｄｒｅｑ２及び転送元開始アドレスＤａｄｄｒ２を送信する。

ＤＭＡＣ１９が受信する、転送要求信号Ｄｒｅｑ１に対するアクノリッジ信号Ｄａｃｋ１及び転送要求信号Ｄｒｅｑ２に対するアクノリッジ信号Ｄａｃｋ２がそれぞれ独立でアクティブのとき、データバス上にデータが転送される。ＳＲＡＭ２０は、共通のデータバスを経由してメモリインターフェース１７からＳＲＡＭＣ２２を介してセンスアンプ１４内に格納されるファームウェアが管理するデータ及び命令コードをＳＲＡＭ２０へと転送する。この際、ＮＡＮＤ型フラッシュメモリ１１内のアクセスコマンドレジスタ内に格納された専用コマンドシーケンスによって、センスアンプ１４から直接読み出すことを可能にしている。

次に、設定したサイズ分、つまり、ファームウェアが管理するデータ及び命令コードの転送が完了したら、ＳＲＡＭＣ２２へのＤｒｅｑ１送信及びメモリインターフェース１７へのＤｒｅｑ２送信を停止し、転送終了信号ＤｅｎｄをＣＰＵ１８に対して送信する。

ステップＳ２０６において、転送終了信号Ｄｅｎｄを受信した後、ＣＰＵ１８は、ホストインターフェース１６を介し、データ送受信が可能となったことを伝える信号を外部装置１５に対して送信する。その後、半導体記憶デバイス１０は、待機状態から復帰し通常状態へと移行する。

本発明の特徴は、待機状態から通常状態へと復帰する際、ＮＡＮＤ型フラッシュメモリのアクセスコマンドレジスタ内に格納されている専用コマンドシーケンスを用いて、センスアンプ内に格納された、ＣＰＵ上で動作するファームウェアが管理するＬ２ＰＴａｂｌｅ等のデータ及び命令コードをＳＲＡＭへと転送できることである。

例えば、メモリセルアレイ内にファームウェアが管理するデータ及び命令コードを格納する場合、ファームウェアが管理するデータ及び命令コードを一度センスアンプに読み出した後、ＳＲＡＭにファームウェアが管理するデータ及び命令コードを送信する必要がある。しかしながら、本発明において、センスアンプにファームウェアが管理するデータ及び命令コードを保持し、センスアンプからファームウェアが管理するデータ及び命令コードを直接読み出す専用コマンドを用いてＳＲＡＭへファームウェアが管理するデータ及び命令コードを転送できる。そのため、メモリセルアレイからセンスアンプへの読み出し時間が省略することが可能となる。その結果、ファームウェアが管理するデータ及び命令コードをＳＲＡＭ内に格納するまでの時間が短縮され、半導体記憶デバイスが復帰するまでの時間が短縮されるという特徴を有する。

更に、ＤＭＡＣを介してファームウェアが管理するデータ及び命令コードをＳＲＡＭ内に格納するため、ＤＭＡＣを介さないでＳＲＡＭ内に格納する場合と比較して高速に書き込めるという特徴も有する。

３．適用例
本発明の実施形態は、半導体記憶デバイスを搭載した、例えば、ＵＳＢフラッシュメモリ、ＳＤカード及びＳＳＤに適用することが出来る。

４．むすび
本発明によれば、不揮発性半導体メモリを搭載した半導体記憶デバイスの通常状態と待機状態との間を移行する速度が改善し、このデバイス全体の待機電力が低減する。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

１０：半導体記憶デバイス、１１：ＮＡＮＤ型フラッシュメモリ、１２：コントローラ、１３：メモリセルアレイ、１４：センスアンプ、１５：外部装置、１６：ホストインターフェース、１７：メモリインターフェース、１８：ＣＰＵ、１９：ＤＭＡＣ、２０：ＳＲＡＭ、２１：ＲＡＭ、２２：ＳＲＡＭＣ。

Claims

メモリセルアレイと、前記メモリセルアレイにデータを送受信する際、一時的にデータを保持するラッチ型のセンスアンプとを有する不揮発性半導体メモリと、外部装置からの命令を受信し、前記命令に基づき前記不揮発性半導体メモリを制御するＣＰＵと、前記ＣＰＵ上で動作するファームフェアが管理するデータ及び命令コードを格納するＳＲＡＭとを具備し、
前記外部装置からの命令が一定期間無い場合、前記ＣＰＵは、前記ファームウェアが管理するデータ及び命令コードを前記ラッチ型のセンスアンプに格納させ、前記ＳＲＡＭへの電源供給を停止させることを特徴とする半導体記憶デバイス。
前記ＳＲＡＭへの電源供給を停止した後に前記外部装置からの命令を前記ＣＰＵが受信した場合、前記ＣＰＵは、前記ＳＲＡＭに対して電源を供給させ、前記ファームウェアが管理するデータ及び命令コードを前記ＳＲＡＭに格納することを特徴とする請求項１に記載の半導体記憶デバイス。
前記ＳＲＡＭと前記ラッチ型のセンスアンプとの間で前記ファームウェアが管理するデータ及び命令コードを送受信する際、データ転送を高速に行うよう制御されるＤＭＡＣを介して行われることを特徴とする請求項１又は２に記載の半導体記憶デバイス。
外部装置からの命令を受信し、前記命令に基づき前記不揮発性半導体メモリを制御するＣＰＵと、前記ＣＰＵ上で動作するファームウェアが管理するデータ及び命令コードを格納するＳＲＡＭと、データ転送を高速に行うよう制御されるＤＭＡＣと、メモリセルアレイと、前記メモリセルアレイにデータを送受信する際、一時的にデータを保持するラッチ型のセンスアンプとを有する不揮発性半導体メモリとを具備し、
前記ＣＰＵは、前記外部からの命令が一定期間あるか否かを判断し、前記外部からの命令が一定期間無かった場合、前記ＤＭＡＣに制御信号を送信し、前記制御信号を受信したＤＭＡＣは、前記ＤＭＡＣの制御レジスタに前記ファームウェアが管理するデータ及び命令コードのアドレス及びサイズを設定し、前記ＳＲＡＭ及び不揮発性半導体メモリに対しデータを送受信させるための信号を送信し、前記ファームウェアが管理するデータ及び命令コードをラッチ型のセンスアンプ内に転送し、前記転送が完了した信号を前記ＣＰＵに送信し、前記転送が完了した信号を受信したＣＰＵは、前記ＳＲＡＭへの電源供給を止めることを特徴とする半導体記憶デバイスの制御方法。
前記ＳＲＡＭの電源供給を止めた後、前記外部装置からの命令を前記ＣＰＵが受信した場合、前記ＣＰＵは、前記ＳＲＡＭへの電源供給を再開し、前記ＤＭＡＣに制御信号を送信し、前記制御信号した前記ＤＭＡＣは、前記ＤＭＡＣの制御レジスタ内に転送するデータのアドレス及びサイズを設定し、前記ＳＲＡＭ及び不揮発性半導体メモリに対しデータを送受信させるための信号を送信し、前記ファームウェアが管理するデータ及び命令コードをラッチ型のセンスアンプ内に転送し、前記転送が完了した信号を前記ＣＰＵに送信し、前記転送が完了した信号を受信したＣＰＵは、前記外部装置に対し、データの送受信が可能となったことを知らせる信号を送信することを特徴とする半導体記憶デバイスの制御方法。