JP2010136253A - 撮像装置およびその制御方法 - Google Patents

Abstract

【課題】クロックの周波数の切り換えに伴う位相調整を容易にするとともに、ビートノイズのパターンを視認し難くすることができる撮像装置を提供する。
【解決手段】デジタルカメラは、ＣＣＤセンサ１０４、複数のクロックを生成可能な多出力クロック生成回路１１０、タイミング信号発生回路１０５、および制御部１２１を備える。タイミング信号回路１０５は、多出力クロック生成回路１１０により生成された基準タイミングクロックＭＣＬＫに従い、ＣＣＤセンサ１０４の動作を制御するための複数のタイミング信号を発生する。制御部１２１は、タイミング信号発生回路１０５が発生する垂直同期信号に同期して、多出力クロック生成回路１１０が生成する基準タイミングクロックＭＣＬＫの周波数を、予め設定されている異なる複数の周波数のうちの対応する周波数に切り換える。
【選択図】図１

Description

本発明は、撮像素子を有する撮像装置およびその制御方法に関する。

近年、撮像素子の高画素化に伴い撮像素子の駆動周波数を高くする状況下にあり、このような状況下においては、この駆動周波数を高くすることにより発生する放射ノイズを低減させることが求められている。そこで、放射ノイズの低減を図るために、駆動周波数の基準となる基準クロックの発振精度を低くし、周波数成分を分散させるための周波数拡散技術を適用した撮像装置が提案されている（特許文献１参照）。

この周波数拡散技術を適用した撮像装置においては、周波数が所定周期で連続的に変更されたクロックが発生され、当該クロックの位相がランダムなタイミングでリセットされる。これにより、周波数拡散の周期と撮像素子の駆動周期（水平同期信号の周期）が非同期の場合に起こるビートノイズの低減が図られる。
特開２００１−２８５７２６号公報

撮像素子の駆動周波数が低い場合、最適となる位相安定領域は広くなり、位相調整を行う必要はないが、駆動周波数が高くなると、位相安定領域が狭くなり、画像品位を保つためには、駆動周波数毎に最適な位相調整が必要となる。

例えば撮像素子としてＣＣＤ（Charged Coupled Devices）を用いる場合、ＣＣＤを駆動するための水平転送パルス、リセットゲートパルスが、基準クロックに基づいて発生される。また、ＣＣＤから出力された信号の処理を制御するためのサンプルホールドパルス、サンプリングパルスなどが、基準クロックに基づいて発生される。これらのパルスは、基準クロックと同じ周波数である。これらのパルスの位相関係が最適でない場合、ＣＣＤの駆動に関しては、電荷転送不良、リセット不良、ＣＣＤから出力された信号の信号処理に関しては、リニアリティ不良、混色、ノイズ悪化、データラッチミスなどが起きる。

しかしながら、上記周波数拡散技術を用いた撮像装置の場合、撮像素子を駆動するためのパルスおよび撮像素子から読み出された出力信号の処理を制御するための信号処理パルスが、基準クロックに基づいて発生されるので、それらのパルスの周波数が連動する。そのため、基準クロックを中心に所定の範囲で周波数が連続的に変化するので、全ての周波数に対して、各パルスの位相を最適に調整することは困難である。その結果、高い画像品位を保つことができない。

本発明の目的は、クロックの周波数の切り換えに伴う位相調整を容易にするとともに、ビートノイズのパターンを視認し難くすることができる撮像装置およびその制御方法を提供することを目的とする。

本発明は、上記目的を達成するため、クロック生成手段と、前記クロック生成手段により生成されたクロックに従い、撮像素子の動作を制御するための垂直同期信号を含むタイミング信号を発生するタイミング信号発生手段と、前記垂直同期信号に同期して、前記クロック生成手段が生成するクロックの周波数を切り換える制御手段とを備えることを特徴とする撮像装置を提供する。

また、本発明は、上記目的を達成するため、上記撮像装置の制御方法を提供する。

本発明によれば、クロックの周波数の切り換えに伴う位相調整を容易にするとともに、ビートノイズのパターンを視認し難くすることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係る撮像装置の構成を示すブロック図である。本実施の形態においては、撮像装置として、ＣＣＤセンサからなる固体撮像素子を用いたデジタルカメラを説明する。

デジタルカメラは、図１に示すように、レンズ１０１、絞り１０２、シャッタ１０３、およびこれらを介して撮像面に結像された被写体の光像を電気信号に変換して出力するＣＣＤ（Charge Coupled Device）センサ１０４を備える。絞り１０２およびシャッタ１０３は、所望の露出量が得られるように、露出制御回路１１８により駆動される。露出制御回路１１８は、電子シャッタを作動させるための制御パルスを、後述するタイミング信号発生回路１０５に出力する。ＣＣＤセンサ１０４から出力された電気信号（以下、ＣＣＤ出力信号という）は、撮像回路１３０に入力される。

撮像回路１３０は、入力されたＣＣＤ出力信号を撮像信号に変換するための処理を行う。この撮像回路１３０は、ＣＤＳ（Correlated Double Sampling）回路１０６、ＰＧＡ（Programable Gain Amplifier）回路１０７、Ａ／Ｄ変換回路１０９、クランプ回路１０８、およびタイミング信号発生回路１０５を有する。ＣＤＳ回路１０６、ＰＧＡ回路１０７、クランプ回路１０８、ＡＤ変換回路１０９のそれぞれは、多出力クロック生成回路１１０が生成した基準タイミングクロックＭＣＬＫに従い、動作する。多出力クロック生成回路１１０は、異なる複数の周波数（周期）のクロックを生成可能であって、後述する制御部１２１により選択された周波数のクロックを生成する。

ＣＤＳ回路１０６は、タイミング信号発生回路１０５からのサンプルホールドパルスに基づいて、入力されたＣＣＤ出力信号に対してアンプ雑音などを除去するための相関二重サンプリング処理を行い、当該処理により得られたアナログ信号を出力する。ＰＧＡ回路１０７は、ＣＤＳ回路１０６から出力されたアナログ信号を増幅して出力する。Ａ／Ｄ変換回路１０９は、タイミング信号発生回路１０５からのサンプリングパルスに基づいて、ＰＧＡ回路１０７から出力されたアナログ信号をサンプリングしてデジタル信号に変換する。このデジタル信号は、撮像信号として映像処理回路１１１に入力される。

クランプ回路１０８は、タイミング信号発生回路１０５からのクランプパルスに基づいて、黒レベルを再生するために、ＯＢ（Optical Black）画素の出力を基準の電圧にクランプする。このクランプ回路１０８の出力は、ＣＤＳ回路１０６およびＰＧＡ回路１０７に入力される。

タイミング信号発生回路１０５は、多出力クロック生成回路１１０が生成した基準クロックＭＣＬＫに従い、ＣＣＤ１０４の動作を制御するための複数のタイミング信号を発生する。ＣＣＤ１０４の動作を制御するためのタイミング信号としては、水平同期信号ＨＤおよび垂直同期信号ＶＤ、読み出しパルス、転送パルスおよび電子シャッタパルスがあり、これらの信号およびパルスは、ＣＣＤ１０４に出力される。ここで、電子シャッタパルスは、上記露出制御回路１１８からの制御パルスに基づいて発生される。また、水平同期信号ＨＤおよび垂直同期信号ＶＤは、画像処理の際の同期を確保するために、後述する映像処理回路１１１にも出力される。

また、タイミング信号発生回路１０５は、上記基準クロックＭＣＬＫに従い、上記撮像回路１３０の各回路１０６，１０８，１０９の動作を制御するための複数のタイミング信号を発生する。このタイミング信号としては、上述したように、ＣＤＳ回路１０６に対するサンプルホールドパルス、クランプ回路１０８に対するクランプパルス、Ａ／Ｄ変換回路１０９に対するサンプリングパルスがある。

映像処理回路１１１は、映像処理回路クロック１１７で生成されたクロックに従い動作する映像信号処理回路１１２および測光回路１１３を有する。映像信号処理回路１１２は、入力された撮像信号を、輝度信号および色信号を含む映像信号に変換する処理、画像補正処理などを行う。測光回路１１３は、映像信号処理回路１１２で得られた輝度に基づいて測光量を測定する。この測光量は、露出制御に用いられる。また、映像処理回路１１１は、入力された撮像信号から被写体の色温度を測定し、映像信号処理回路１１２のホワイトバランスに必要な情報を算出するＷＢ（ホワイトバランス）回路（図示せず）などを有する。

映像信号処理回路１１２の処理により得られた映像信号は、ＬＣＤ（液晶表示パネル）１１５に入力される。ＬＣＤ１１５は、ＬＣＤクロック生成回路１１４により生成されたクロックに基づいて駆動され、入力された映像信号が示す映像を表示する。また、映像信号処理回路１１２の処理により得られた映像信号は、外部出力端子１１６を介して、外部へ出力される。この映像信号が示す映像をＬＣＤ１１５に表示し、また外部出力端子１１６に接続された外部表示装置に表示することにより、ＥＶＦ（Electrical View Fineder）が実現される。

ＣＤＳ回路１０６、ＰＧＡ回路１０７、タイミング信号発生回路１０５、多出力クロック生成回路１１０および露出制御回路１１８は、ＣＰＵ、ＲＯＭ、ＲＡＭ（図示せず）などから構成される制御部１２１により制御される。制御部１２１は、ＣＰＵクロック生成部１２２が生成したクロックに従い動作し、デジタルカメラ全体の制御および個別の処理を行う。例えば、制御部１２１は、シャッタスイッチ１２４の押下操作に応じて、測光および露光動作を行う。ここで、シャッタスイッチ１２４は、スイッチＳＷ１およびスイッチＳＷ２を含む多段スイッチからなり、シャッタスイッチ１２４の押下操作に応じてスイッチＳＷ１がオンすると、測光が行われ、スイッチＳＷ２がオンすると、露光動作が行われる。また、制御部１２１は、必要に応じて、ストロボ１２５を駆動する。また、制御部１２１は、撮像した画像を記録媒体１２７に記録し、また記録媒体１２７に記録されている画像を読み出してＬＣＤ１１５に表示する制御を行う。

本実施の形態においては、撮影を行う際にはＥＶＦが作動し、ＬＣＤ１１５または外部装置に、レンズ１０１が捕えている被写体像が表示される。このＥＶＦの作動時には、垂直方向における画素間引き、画素加算などを用いた間引き読み出しが行われる。また、本撮影時には、全画素を３つのフィールドに分割して読み出すフレーム読み出しが行われる。この本撮影時には、ビートノイズの低減処理と位相調整処理が行われる。

上記フレーム読み出しと間引き読み出しについて図２〜図４を参照しながら説明する。図２は図１のＣＣＤセンサ１０４の画素領域を示す図である。図３はフレーム読み出しを模式的に示す図である。図４は間引き読み出しを模式的に示す図である。

撮影を行う際には、ＬＣＤ１１５または外部装置に映像を表示するＥＶＦが使用される。このＥＶＦの使用時において、毎フレーム、全画素読み出しを行うと、フレームレートが極端に低くなるので、フレームレートを高くするために、垂直方向における画素間引き、画素加算などを用いた間引き読み出し行われる。この間引き読み出しの場合、解像度は低くなるが、フレームレートを高くすることができる。この間引き読み出しは、動画の撮影時にも用いられる。

ＣＣＤセンサ１０４は、原色センサからなり、図２に示すような画素領域を有する。ここで、遮光部であるＯＢ画素は画素２０１で、受光部である有効画素は画素２０２で表されている。また、ＣＣＤセンサ１０４は、図３に示すように、複数の垂直転送路３０１、水平転送路３０３、および出力段アンプ３０５を有する。

上記フレーム読み出しは、上記ＣＣＤセンサ１０４の画素領域に対して、１フレームを第１フィールド、第２フィールド、第３フィールドの３フィールドに分割して読み出す方式である。ここでは、ＣＣＤセンサ１０４の水平ラインとして１〜９９９ラインがある。これらのラインのうち、図３（ａ）に示すように、２，５，８，…，９９２，９９５，９９８ラインが第１フィールドとして読み出される。また、図３（ｂ）に示すように、３，６，９，…，９９３，９９６，９９９ラインが第２フィールドとして読み出される。また、図３（ｃ）に示すように、１，４，７，…，９９１，９９４，９９７ラインが第３フィールドとして読み出される。各フィールドの読み出しは、第１フィールド、第２フィールド、第３フィールドの順に行われる。

間引き読み出しは、図２に示すＣＣＤセンサの画素領域において、一部の領域のみ読み出すように、画素間引きと画素加算を行うものである。間引き読み出しにおいては、図４に示すように、ＣＣＤセンサ１０４の全ラインのうち、１ラインと５ラインを加算し、１０ラインと１４ラインを加算することにより、間引きと加算が行われた信号が順に読み出される。

次に、ＣＣＤセンサ１０４からの画素読み出し動作について図５および図６を参照しながら説明をする。図５はＣＣＤセンサ１０４からの画素読み出し動作のタイミングチャートを示す図である。図６はＣＣＤセンサ１０４から出力された電気信号と各撮像パルスとの関係を示すタイミングチャートである。

タイミング信号発生回路１０５は、多出力クロック生成回路１１０から出力される基準タイミングクロックＭＣＬＫ（ＣＣＤセンサ１０４の１画素分の基準クロック）に基づいて、ＣＣＤセンサ１０４で動作する。タイミング信号発生回路１０５は、基準タイミングクロックＭＣＬＫの周波数に基づいて、垂直同期信号ＶＤ、水平同期信号ＨＤ、読み出しパルス、垂直転送パルス、水平転送パルス、電子シャッタパルスを生成する。これらの信号およびパルスの周期は、基準タイミングＭＣＬＫの周期（周波数）に基づいて規定される。垂直同期信号ＶＤ、水平同期信号ＨＤ、垂直転送パルスと読み出しパルスの合成信号Ｖ１、Ｖ２、Ｖ３Ａ、Ｖ３Ｂ、Ｖ４、Ｖ５Ａ、Ｖ５Ｂ、Ｖ６の８チャンネル、および水平転送パルスＨ１、Ｈ２の２チャンネルがＣＣＤセンサ１０４に対して出力される。また、ＣＣＤ出力信号の飽和レベル調整および電荷掃き捨てによる電子シャッタを作動させるための電子シャッタパルスがＣＣＤセンサ１０４に対して出力される。

垂直同期信号ＶＤは、１フィールド分の画像を示す信号を得るための単位区間を規定する。例えば、図５に示すように、ＥＶＦの作動時の間引き読み出しは２ＶＤ期間、本撮影時の露光期間は１ＶＤ期間（露光中のＣＣＤセンサの駆動は間引きモードとする）、本撮影時のフレーム読み出しは３ＶＤ期間としている。また、本撮影終了後は、ＥＶＦ時の間引き読み出しに戻るものとしている。また、フレーム読み出しを行う際には、１フレームが３フィールドに分割されて読み出されるので、３つの垂直同期信号ＶＤで１枚の画像が構成されることになる。

また、フレーム読み出し、間引き読み出しのそれぞれの読み出しにおいて、水平同期信号ＨＤは、画像の水平ラインを示す単位区間を規定する。各チャンネルＶ１Ａ，Ｖ３Ａ，Ｖ３Ｂ，Ｖ５Ａ，Ｖ５Ｂは、Ｈ（Ｈｉｇｈ）、Ｍ（Ｍｉｄｄｌｅ）、Ｌ（Ｌｏｗ）の３値のいずれかを示し、各チャンネルＶ２，Ｖ４，Ｖ６は、Ｍ、Ｌの２値のいずれかを示すものとする。ここで、ＭからＨへのレベルのパルスが読み出しパルス、ＭからＬへのパルスが垂直転送パルスである。

電子シャッタパルスは、そのＤＣ電圧値がＣＣＤ出力信号の飽和レベルを調整する値に設定されているパルスであり、電子シャッタパルスのＤＣ電圧値は、本撮影時にはＣＣＤ出力信号の飽和レベルを高くするように、下げられる。また、上記ＤＣ電圧には、ＣＣＤセンサ１０４に蓄積された電荷の掃き捨て動作、即ち電子シャッタの作動を指示するパルスが重畳される。

ＥＶＦの作動時および露光期間中の間引き読み出しにおいて、電子シャッタの作動が停止されている期間Ｂおよび期間Ｃが各フィールドの露光期間となり、読み出しパルス５０４，５０６によってフォトダイオード部で光電変換された電荷が垂直転送レジスタへ移動される。そして、垂直転送レジスタへ移動された電荷は、垂直転送パルス５０３により、１ライン毎に、垂直転送路３０１を介して転送される。また、図５には示されていないが、各ラインは、水平同期信号ＨＤを１周期とするサイクルで、水平転送パルスＨ１、Ｈ２により、１画素毎に、水平転送路３０３に転送される。そして、各画素の電荷は、出力段アンプ３０５を通して、電気信号即ちＣＣＤ出力信号としてＣＤＳ回路１０６に出力される。

本撮影時には、まず電子シャッタパルスのＤＣ電圧値が下げられ、ＣＣＤ出力信号の飽和レベルが上げられる。本撮影時の露光期間は、電子シャッタの作動停止から、シャッタ１０３を閉じるまでの期間即ち期間Ｄとなる。本撮影時には、各フィールドの読み出し動作を行う前に、垂直転送路３０１に蓄積された暗信号成分およびスミア成分を除去するための高速掃き出し期間５０１が設けられている。この期間５０１においては、通常転送時より高い周波数の垂直転送パルスが出力される。即ち、高速掃き出しが行われる。

上記高速掃き出しの終了後、フィールド毎の読み出しパルス（第１フィールドは５０５、第２フィールドは５０２、第３フィールドは５０７）により、フォトダイオード部で光電変換された電荷は垂直転送レジスタへ移動される。そして、電荷は、垂直転送パルス５０３により、１ライン毎に、垂直転送路３０１を介して転送される。この高速掃き出しに関しては、間引き読み出しと同様、各ラインが水平同期信号ＨＤを１周期とするサイクルで、水平転送パルスＨ１、Ｈ２により、１画素毎、水平転送路３０３に転送される。そして、各画素の電荷は、出力段アンプ３０５を通して、電気信号（ＣＣＤ出力信号）としてＣＤＳ回路１０６へ出力される。

図６に示すように、ＣＣＤ出力信号（ＣＣＤ１０４から出力された電気信号）は、水平転送パルスＨ１、Ｈ２、リセットゲートパルスＲＧの位相関係により成立するものである。上記ＣＣＤ出力信号は、リセット部６０９、フィードスルー部６１０、信号部６１１からなり、負極性を有する信号である。

ＣＣＤ出力信号がＣＤＳ回路１０６に入力されると、そのフィードスルー部６１０に対して、サンプルホールドパルスのパルスＳＨＢＬＫにより、相関二重サンプリングが行われる。また、信号部６１１に対しては、サンプルホールドパルスのパルスＳＨＤＡＴＡにより、相関二重サンプリングが行われる。そして、相関二重サンプリングが行われたアナログ信号は、ＰＧＡ回路１０７において所定倍の信号に増幅される。この増幅されたアナログ信号は、ＡＤ変換回路１０９において、サンプリングパルスＣＬＫにより、デジタル信号に変換される。

上記水平転送パルスＨ１，Ｈ２、リセットゲートパルスＲＧ、サンプルホールドパルスのパルスＳＨＢＬＫおよびパルスＳＨＤＡＴＡ、サンプリングパルスＣＬＫの各パルスは、撮像パルスと呼ぶことにする。

これらの撮像パルスは、全て基準タイミングクロックＭＣＬＫを基準にして発生されており、それぞれの撮像パルスの周波数は、基準タイミングクロックＭＣＬＫの周波数に同じである。また、上記撮像パルスのそれぞれの位相は、基準タイミングクロックＭＣＬＫを基準にして、例えば基準タイミングクロックＭＣＬＫを４８分割に等分したタイミングで、調整される。

ここで、撮像回路１３０の駆動周波数（撮像パルスの周波数）が低い場合、最適となる位相安定領域は広くなるが、駆動周波数（撮像パルスの周波数）が高くなると、位相安定領域が狭くなり、駆動周波数毎に位相調整を行う必要がある。そこで、高い駆動周波数に対して、上記撮像パルスのそれぞれの位相は、Ｓ／Ｎ比が最もよくなる位相に設定される。この位相の設定が適正に行われないと、水平転送パルスＨ１，Ｈ２に関しては転送不良、リセットゲートパルスＲＧに関してはリセット不良による混色、サンプルホールドパルスに関してはリニアリティ不良、混色、ランダムノイズの悪化などが起きる。また、サンプリングパルスＣＬＫに関しては、データラッチミス、アナログ部へのキックバックノイズの悪化などが起きる。

次に、上記基準タイミングクロックＭＣＬＫとクロックＬＣＤが干渉する場合に出現するビートノイズについて図７および図８を参照しながら説明する。図７は本撮影により得られた画像（フレーム読み出しにより得られた画像）にビートノイズが出現した状態を模式的に示す図である。図８は撮像クロック、ＬＣＤクロックおよびビートノイズの成分を周波数軸上に展開した図である。

例えば多出力クロック生成回路１１０が３６ＭＨｚの周波数を有する基準タイミングクロックＭＣＬＫを出力するとする。この場合、ＣＣＤセンサ１０４および撮像回路１３０は、タイミング信号発生回路１０５が３６ＭＨｚの基準タイミングクロックＭＣＬＫに従い発生した撮像パルスにより、動作する。即ち、ＣＣＤセンサ１０４および撮像回路１３０は、３６ＭＨｚの周波数で動作することになる。また、ＬＣＤクロック生成回路１１４が３０ＭＨｚの周波数を有するクロック（クロックＬＣＤ）を出力すると、ＬＣＤ１１５は、３０ＭＨｚの駆動周波数で動作することになる。

ここで、上記基準タイミングクロックＭＣＬＫとクロックＬＣＤが干渉している場合、ＣＤＳ回路１０６において３０ＭＨｚのクロックＬＣＤを、３６ＭＨｚの周波数で相関二重サンプリングすることになる。そのため、例えば図７に示すように、それぞれの周波数の差分である６ＭＨｚのビートノイズが画像に出現する。これは、各フィールドがインタレース構成であるため、図７に示すように視認可能な形態でビートノイズが出現する。図７は画像から切り出した一部を示すものであるが、実際には、ＣＣＤセンサ１０４の全画素領域に亘り、同様のパターンでビートノイズが発生することになる。このビートノイズは、その周波数成分が６ＭＨｚであるので、３６ＭＨｚの基準タイミングクロックＭＣＬＫに対して、６クロック周期（３６ＭＨｚ／６ＭＨｚ）、即ち６画素周期のビートノイズとなる。

また、図８に示すように、ビートノイズのスペクトルは、上記基準タイミングクロックＭＣＬＫとＬＣＤクロックのスペクトルによって決定される。そこで、図７に示すような人間の目に視認し易いパターンで発生するビートノイズに対しては、そのビートノイズのスペクトルを弱くし、また発生するビートノイズのパターンを視認し難くすることが望ましい。そこで、本実施の形態においては、ビートノイズのパターンを視認し難くするためのビートノイズ低減処理が行われる。

上記ビートノイズ低減処理について図９〜図１１を参照しながら説明する。図９は本発明の第１の実施の形態においてビートノイズ低減処理によりビートノイズのパターンが視認し難くされた画像を示す模式的に示す図である。図１０はビートノイズのパターンが視認し難い場合の各駆動周波数およびビートノイズの周波数とそれぞれのスペクトルとを示す図である。図１１はビートノイズのパターンが視認し易い場合の各駆動周波数およびビートノイズの周波数とそれぞれのスペクトルとを示す図である。

本実施の形態のビートノイズ低減方法は、撮像回路１３０の駆動周波数（基準タイミングクロックＭＣＬＫの周波数）を、第１〜第３の各フィールドで切り換える、即ち垂直同期信号ＶＤに同期して切り換えるものである。ここで、第１〜第３の各フィールドには、それぞれ、ビートノイズのパターンが視認し難い周波数が予め対応付けられている。各フィールドに対応付けられている駆動周波数を示す情報は、制御部１２１内に設けられているＲＯＭ（図示せず）に格納されている。

例えば第１フィールドには３２ＭＨｚの駆動周波数、第２フィールドには３５ＭＨｚの駆動周波数、第３フィールドには３３ＭＨｚの駆動周波数がそれぞれ対応付けられており、フィールド毎に対応する駆動周波数への切り換えが行われる。即ち、フィールド毎に対応する駆動周波数が選択され、基準タイミングクロックＭＣＬＫの周波数が選択された駆動周波数に切り換えられる。

この場合、各フィールドにおけるビートノイズの周波数成分は、２ＭＨｚ（３２ＭＨｚ−３０ＭＨｚ）、５ＭＨｚ（３５ＭＨｚ−３０ＭＨｚ）、３ＭＨｚ（３３ＭＨｚ−３０ＭＨｚ）となる。即ち、第１フィールドには、１６画素周期（３２ＭＨｚ／２ＭＨｚ）、第２フィールドには、７画素周期（３５ＭＨｚ／５ＭＨｚ）、第３フィールドには、１１画素周期（３３ＭＨｚ／３ＭＨｚ）でビートノイズが出現する。しかし、各フィールドのそれぞれにおいてビートノイズが出現する画素周期が変わるので、出現したビートノイズのパターンは、視認し難くなる。

また、第１〜第３の各フィールドで撮像回路１３０の駆動周波数を切り換えることにより、図１０に示すように、各駆動周波数が分散されたことになり、各駆動周波数のスペクトルは、弱くなる。その結果、各フィールドに対するビートノイズのスペクトルも弱くなり、本撮影により得られた画像中に出現したビートノイズのパターンが視認し難くなる。

ここで、上記駆動周波数を切り換えた場合においても、視認し易いビートノイズのパターン、例えば図１１に示すようなパターンが生じることがある。この場合は、第１フィールドに対しては３６ＭＨｚの駆動周波数、第２フィールドに対しては４５ＭＨｚの駆動周波数、第３フィールドに対しては４０ＭＨｚの駆動周波数とする場合である。この場合、各フィールドにおけるビートノイズの周波数成分は、６ＭＨｚ（３６ＭＨｚ−３０ＭＨｚ）、１５ＭＨｚ（４５ＭＨｚ−３０ＭＨｚ）、１０ＭＨｚ（４０ＭＨｚ−３０ＭＨｚ）となる。即ち、第１フィールドにおいては６画素周期（３６ＭＨｚ／６ＭＨｚ）、第２フィールドにおいては３画素周期（４５ＭＨｚ／１５ＭＨｚ）、第３フィールドにおいては４画素周期（４０ＭＨｚ／１０ＭＨｚ）のそれぞれの画素周期でビートノイズが出現する。その結果、ビートノイズの周波数成分のスペクトルは分散されるが、ビートノイズのパターンは視認し易いパターンとなり、ビートノイズの低減効果を十分に得ることができない。

このように、ビートノイズのパターンが視認し難いものとなるように、第１〜第３の各フィールドに対する駆動周波数を予め設定することが非常に重要である。

また、第１〜第３の各フィールドで駆動周波数を切り換える場合においては、駆動周波数毎に位相調整処理が行われる。この位相調整処理には、撮像パルスの位相の設定と、撮像パルスの発生タイミングの設定が含まれる。駆動周波数のそれぞれでＣＣＤセンサ１０４を駆動した際にフィールドにおけるＣＣＤセンサ１０４の動作時間を同じするための撮像パルスの位相の設定は、駆動周波数毎にＳ／Ｈ比が最もよくなるように予め算出された撮像パルスの位相を設定するものである。具体的には、駆動周波数毎にＳ／Ｈ比が最もよくなるように予め算出された撮像パルスの位相を示す位相情報が制御部１２１内のＲＯＭ（図示せず）に格納されている。撮像パルスの位相を設定する際には、ＲＯＭに格納されている位相情報を参照して、駆動周波数に対応する撮像パルスの位相が、タイミング信号発生回路１５１に設定される。

また、撮像パルスの発生タイミングの設定は、駆動周波数のそれぞれでＣＣＤセンサ１０４を駆動した際に各フィールドにおけるＣＣＤセンサ１０４の動作時間を同じするために、対応する撮像パルスの発生タイミング（発生期間）を設定するものである。具体的には、ＣＣＤセンサ１０４の動作時間は、露光時間、読み出し時間、垂直転送時間からなる時間である。各駆動周波数に対するそれぞれの露光時間、読み出し時間、垂直転送時間が同じになるように、駆動周波数に応じて対応する撮像パルスの発生タイミング（発生期間）が設定される。これは、駆動周波数の切り換えにより、各駆動周波数に対するそれぞれの露光時間、読み出し時間、垂直転送時間の間にずれが生じることがあるからである。

ここで、垂直転送時間の調整について図１２を参照しながら説明する。図１２は図５の期間Ａにおける、第２フィールド内の水平同期信号ＨＤを基準としたタイミングチャートである。

例えば、垂直転送パルスＶ１に着目した場合に、その転送時間を、基準タイミングクロックＭＣＬＫのクロック数で規定される時間ｔ（ｕｓｅｃ）とし、時間ｔに相当するクロック数をａ（ｃｌｏｃｋ）とする。この場合、
ｔ＝ａ×１／３２
の関係が成立する。

即ち、転送時間ｔ（ｕｓｅｃ）、駆動周波数ｆ（ＭＨｚ）、転送クロック数 ｘ（ｃｌｏｃｋ）とすると、これらは、次の関係式で表されることになる。

ｔ＝ｘ×１／ｆ
各フィールド（駆動周波数）に対するそれぞれの転送時間ｔを同じにする場合、上記関係式に基づいて、各フィールドの駆動周波数ｆに対して、各フィールドの転送時間ｔが同じになる転送クロック数ｘが算出される。また、同様の方法で、各フィールドの駆動周波数に対するそれぞれの垂直転送パルスの転送時間、読み出し時間などについても、それらを同じにするクロック数が算出される。

各駆動周波数に対するそれぞれの露光時間、読み出し時間、垂直転送時間を同じにするクロック数は、対応する撮像パルスの発生タイミングを規定する発生タイミング情報として、制御部１２１内のＲＯＭに格納されている。発生タイミングを設定する際には、ＲＯＭに格納されている発生タイミング情報を参照して、駆動周波数に対応する発生タイミングが、タイミング信号発生回路１５１に設定される。

次に、ビートノイズ低減処理を含む撮影動作について図１３を参照しながら説明する。図１３は図１の制御部１２１による、ビートノイズ低減処理を含む撮影動作の制御手順を示すフローチャートである。

撮影時、図１３に示すように、制御部１２１は、ＥＶＦを作動させる（ステップＳ１０１）。ここでは、ＥＶＦの作動時の基準タイミングクロックＭＣＬＫが多出力クロック生成回路１１０から出力されている。そして、制御部１２１は、ユーザによるシャッタスイッチ１２４の操作に応じてスイッチＳＷ２がオンするのを待つ（ステップＳ１０２）。ここで、スイッチＳＷ２がオンすると、制御部１２１は、本撮影のための露光を行う（ステップＳ１０３）。

次いで、制御部１２１は、第１、第２および第３フィールドからの読み出しを開始する。制御部１２１は、まず、第１フィールドに対する駆動周波数への切り換えを行う（ステップＳ１０４）。ここでは、制御部１２１は、第１フィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０を制御する。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、第１フィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ１０５）。ここでは、撮像パルス即ち水平転送パルスＨ１，Ｈ２、リセットゲートパルスＲＧ、サンプルホールドパルスのパルスＳＨＢＬＫおよびパルスＳＨＤＡＴＡ、サンプリングパルスＣＬＫの各パルスの位相が設定される。また、第１〜第３の各フィールドの駆動周波数に対するＣＣＤ１０４の動作時間を同じにするために、第１フィールドの駆動周波数に対する露光時間、読み出し時間、垂直転送時間のクロック数が設定される。

次いで、制御部１２１は、第１フィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ１０６）。この制御により、タイミング発生回路１０５は、制御部１２１により設定された位相および発生タイミングに基づいて、各撮像パルスを発生する。そして、各撮像パルスに従い、ＣＣＤセンサ１０４および撮像回路１３０が動作し、第１フィールドのＣＣＤ出力信号の読み出しが行われる。

次いで、制御部１２１は、第２フィールドの駆動周波数への切り換えを行う（ステップＳ１０７）。ここでは、第２フィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０が制御される。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、第２フィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ１０８）。

次いで、制御部１２１は、第２フィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ１０９）。この制御により、タイミング発生回路１０５から設定された位相および発生タイミングに基づいた各撮像パルスが発生され、各撮像パルスに従い、ＣＣＤセンサ１０４および撮像回路１３０は動作する。これにより、第２フィールドのＣＣＤ出力信号の読み出しが行われる。

次いで、制御部１２１は、第３フィールドの駆動周波数への切り換えを行う（ステップＳ１１０）。ここでは、第３フィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０が制御される。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、第３フィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ１１１）。

次いで、制御部１２１は、第３フィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ１１２）。この制御により、タイミング発生回路１０５から設定された位相およびクロック数に基づいた各撮像パルスが発生され、各撮像パルスに従いＣＣＤセンサ１０４および撮像回路１３０は動作する。これにより、第３フィールドのＣＣＤ出力信号の読み出しが行われる。

このようにして１フレームを構成する第１〜第３の各フィールドの画像が取り込まれると、制御部１２１は、本撮影動作を終了する（ステップＳ１１３）。続いて、制御部１２１は、ＥＶＦの作動時の駆動周波数への切り換えを行う（ステップＳ１１４）。ここでは、ＥＶＦの作動時の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０が制御される。そして、制御部１２１は、上記ステップＳ１０１に戻り、ＥＶＦを作動させる。

本実施の形態によれば、１フレームを構成するフィールド毎にビートノイズのパターンを視認し難くする駆動周波数を予め設定し、フィールド毎に対応する駆動周波数への切り換えを行うことにより、ビートノイズのパターンを視認し難くすることができる。

また、フィールド毎の駆動周波数は予め設定されている周波数であるので、各駆動周波数に対する撮像パルスの位相、およびＣＣＤ１０４の動作時間を同じにするための発生タイミングを規定するクロック数を予め準備することができる。その結果、各駆動周波数に対する撮像パルスの位相調整を容易に行うことができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態について図１４〜図１７を参照しながら説明する。図１４は本発明の第２の実施の形態に係る撮像装置における間引き読み出し時のビートノイズ軽減処理が施された画像を模式的に示す図である。図１５は間引き読み出し時の図５の露光期間Ｂを含むフィールド垂直同期信号ＶＤを基準としたタイミングチャートである。図１６は本発明の第２の実施の形態に係る撮像装置の制御部によるＥＶＦ時の間引き読み出しの制御手順を示すフローチャートである。図１７は間引き読み出しによって読み出された画像中に出現するビートノイズを模式的に示す図である。

本実施の形態は、上記第１の実施の形態と同じ構成を有し、本実施の形態の説明においては、上記第１の実施の形態と同じ符号を用いる。

本実施の形態は、間引き読み出し時にも、フレーム読み出し時と同様に、ビートノイズ低減処理を行う。間引き読み出しは、上記第１の実施の形態において、図５を用いて説明した通りのものであり、その説明は省略する。間引き読み出しにおいては、垂直同期信号ＶＤが１フィールド分の画像を示す信号を得るための所定の単位区間を規定する。よって、垂直同期信号ＶＤのタイミングに合わせて撮像回路１３０の駆動周波数を切り換えると、１画面毎にビートパターンが変わることになる。

ここで、多出力クロック生成回路１１０からは、３６ＭＨｚの基準メインクロックＭＣＬＫが出力され、ＬＣＤクロック生成回路１１４からは３０ＭＨｚのクロックＬＣＤが出力されるとする。この場合、撮像回路１３０は、３６ＭＨｚの駆動周波数で動作し、ＬＣＤ１１５は、３０ＭＨｚの周波数で動作することになる。そして、基準メインクロックＭＣＬＫとクロックＬＣＤが干渉している場合、間引き読み出しにより読み出された各フィールドの画像には、差分の６ＭＨｚの周波数成分を有するビートノイズが出現する。例えば１番面、２番目、３番目の各フィールドにおいて、図１７（ａ），（ｂ），（ｃ）に示すようなパターンで、ビードノイズが出現する。１番目のフィールドにおいは、ビートノイズの周波数成分が６ＭＨｚであるので、ビートノイズは、基準タイミングクロックＭＣＬＫに対して６クロック周期（３６ＭＨｚ／６ＭＨｚ）即ち６画素周期で出現することになる。また、２，３番目のフィールドにおいても、ビートノイズの周波数成分は変わらないので、同じパターンでビートノイズが出現することになる。即ち、各フィールドにおいて、同じパターンでビートノイズの出現が繰り返され、このビートノイズのパターンは、視認しやすいものとなる。

そこで、本実施の形態においては、撮像回路１３０の駆動周波数が連続する３つのフィールドでそれぞれ切り換えられ、この駆動周波数の切り換えは、３つのフィールドを１周期とする周期で繰り返し行われる。各フィールドに対して切り換える駆動周波数は、出現するビートノイズのパターンが視認し難い周波数に予め設定されている。

例えば１番目のフィールドについては３５ＭＨｚ、２番目のフィールドについては３３ＭＨｚ、３番目のフィールドについては３２ＭＨｚの駆動周波数がそれぞれ設定されている。そして、各フィールドに対するビートノイズの周波数成分は、５ＭＨｚ（３５ＭＨｚ−３０ＭＨｚ）、３ＭＨｚ（３３ＭＨｚ−３０ＭＨｚ）、２ＭＨｚ（３２ＭＨｚ−３０ＭＨｚ）となる。即ち、１番目のフィールドにおいては、７画素周期（３５ＭＨｚ／５ＭＨｚ）、２番目のフィールドにおいては１１画素周期（３３ＭＨｚ／３ＭＨｚ）、３番目のフィールドにおいては２画素周期（３２ＭＨｚ／２ＭＨｚ）でビートノイズが出現する。４番目のフィールドにおいては、当該フィールドの駆動周波数が１番目のフィールドの駆動周波数と同じであるので、７画素周期（３５ＭＨｚ／５ＭＨｚ）でビートノイズが出現する。

このように、本実施の形態は、３つのフィールドのそれぞれに対して駆動周波数を切り換えることにより、ビードノイズのスペクトルを弱くする。この点は、第１の実施の形態と同じである。但し、フィールド（１画面）毎にビートノイズのパターンが変わるので、連続するフィールド（画面）を視認した際に各フィールドに出現するビートノイズのパターンを視認し難くする必要がある点で、第１の実施の形態とは異なる。

本実施の形態においては、３つのフィールドに対してその駆動周波数を切り換えるようにしているが、ビートノイズのパターンがより目立たないように、４つまたそれ以上の数のフィールドに対してその駆動周波数を切り換えるようにしてもよい。

次に、間引き読み出しにおけるＣＣＤ１０４の動作時間を同じにするための撮像パルスの発生タイミングの設定について図１５を参照しながら説明する。

まず、露光時間を同じにする設定について説明する。例えば図１５に示すように、図５の露光期間Ｂを含むフィールドに対する駆動周波数をｆ（ＭＨｚ）とし、露光期間Ｂを時間ｔ（ｕｓｅｃ）であるとする。また、１ライン当たりの水平同期信号ＨＤ内の最後の電子シャッタパルスが出力されてから当該水平同期信号ＨＤがＬ（Ｌｏｗ）になるまでの時間をｂ（ｃｌｏｃｋ）分に相当する時間であるとする。また、最後の電子シャッタパルスの出力から次に電子シャッタパルスの出力までのライン数（水平同期信号ＨＤの数）をｃ（Ｌｉｎｅ）とする。また、１ライン当たりの水平同期信号ＨＤの出力期間は、ｙ（ｃｌｏｃｋ／Ｌｉｎｅ）とする。この場合、上記時間ｔは、次の関係式により表される。

ｔ＝ ｂ×１／ｆ＋ ｃ×ｙ×１／ｆ
ここで、図５に示す露光期間Ｃを含むフィールドに関して、この露光期間Ｃを上記時間ｔと同じにする即ち露光期間Ｂと同じにする場合は、駆動周波数ｆに応じて、時間ｂ、ライン数ｃ、水平同期信号ＨＤの出力期間ｙを算出すればよい。但し、この場合、読み出し時間、転送時間など、他の時間に影響を与えないように、ダミークロックまたはダミーラインの付加による調整を行うことが現実的である。

ＣＣＤセンサ１０４の動作時間を同じするためには、駆動周波数が最も低いフィールドを基準とし、駆動周波数が高いフィールドに対してそのＣＣＤセンサ１０４の動作時間の調整を行うことが好ましい。駆動周波数が高いフィールドは、１クロックの周期が短いため、微調整が効果的に行うことができるからである。

垂直転送時間および読み出し時間を同じにする設定は、第１の実施の形態と同じであるので、ここでの説明は省略する。

このようにして、ＣＣＤセンサ１０４の動作時間を同じするための発生タイミングを規定する変数（時間ｂ、ライン数ｃ、水平同期信号ＨＤの出力期間ｙなど）は、予め算出されており、発生タイミング情報として制御部１２１のＲＯＭに格納されている。

また、制御部１２１のＲＯＭには、間引き読み出しにおける各フィールドに対する駆動周波数を示す情報、駆動周波数毎の撮像パルスの位相を示す位相情報が格納されている。

次に、制御部１２１によるＥＶＦの作動時の間引き読み出しの制御について図１６を参照しながら説明する。

ＥＶＦの作動時、図１６に示すように、制御部１２１は、まず、１番目のフィールドに対する駆動周波数への切り換えを行う（ステップＳ２０１）。ここでは、制御部１２１は、１番目のフィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０を制御する。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、１番目のフィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ２０２）。ここでは、撮像パルス即ち水平転送パルスＨ１，Ｈ２、リセットゲートパルスＲＧ、サンプルホールドパルスのパルスＳＨＢＬＫおよびパルスＳＨＤＡＴＡ、サンプリングパルスＣＬＫの各パルスの位相が設定される。また、１番目のフィールドの駆動周波数に対する露光時間、読み出し時間、垂直転送時間を規定するための発生タイミングが設定される。

次いで、制御部１２１は、１番目のフィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ２０３）。この制御により、タイミング発生回路１０５から、制御部１２１により設定された位相および発生タイミングに基づいた各撮像パルスが発生され、各撮像パルスに従いＣＣＤセンサ１０４および撮像回路１３０は動作する。これにより、１番目のフィールドのＣＣＤ出力信号の読み出しが行われる。

次いで、制御部１２１は、２番目のフィールドの駆動周波数への切り換えを行う（ステップＳ２０４）。ここでは、２番目のフィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０が制御される。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、２番目のフィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ２０５）。

次いで、制御部１２１は、２番目のフィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ２０６）。この制御により、タイミング発生回路１０５から設定された位相および発生タイミングに基づいた各撮像パルスが発生され、各撮像パルスに従いＣＣＤセンサ１０４および撮像回路１３０は、動作する。これにより、２番目のフィールドのＣＣＤ出力信号の読み出しが行われる。

次いで、制御部１２１は、３番目のフィールドの駆動周波数への切り換えを行う（ステップＳ２０７）。ここでは、３番目のフィールドに対して設定されている駆動周波数と同じ周波数の基準タイミングクロックＭＣＬＫを出力するように、多出力クロック生成回路１１０が制御される。そして、制御部１２１は、ＲＯＭに格納されている位相情報および発生タイミング情報を参照して、３番目のフィールドの駆動周波数に対応する撮像パルスの位相および発生タイミングをタイミング発生回路１０５に設定する（ステップＳ２０８）。

次いで、制御部１２１は、３番目のフィールドの読み出しを行うための撮像パルスを発生するように、タイミング発生回路１０５を制御する（ステップＳ２０９）。この制御により、タイミング発生回路１０５から設定された位相および発生タイミングに基づいた各撮像パルスが発生され、各撮像パルスに従いＣＣＤセンサ１０４および撮像回路１３０は動作する。これにより、３番目のフィールドのＣＣＤ出力信号の読み出しが行われる。

次いで、制御部１２１は、４番目のフィールドからの読み出しを行うか否かを判定する（ステップＳ２１０）。ここで、４番目のフィールドからの読み出しを行うと判定された場合、制御部１２１は、４番目のフィールドを１番目のフィールドとし、上記ステップ２０１に戻る。これに対し、４番目のフィールドからの読み出しを行わないと判定された場合とは、例えばＥＶＦを作動させない他の動作モードが選択された場合である。この場合、制御部１２１は、選択された動作モードを実行する制御へ移行する。

このように、ＥＶＦの作動時においても、ビートノイズのパターンを視認し難くすることができる。

本実施の形態においては、ＥＶＦの作動時の間引き読み出しにおけるビートノイズ低減処理について説明したが、動画記録時に間引き読み出しを行う場合にも同様のビートノイズ低減処理を適用することができる。この場合、記録された画像を視聴する際に、発生するビードノイズを弱めることができ、ビートノイズまたはそのパターンを視認し難くすることができる。

本発明の第１の実施の形態に係る撮像装置の構成を示すブロック図である。 図１のＣＣＤセンサ１０４の画素領域を示す図である。 フレーム読み出しを模式的に示す図である。 間引き読み出しを模式的に示す図である。 ＣＣＤセンサ１０４からの画素読み出し動作のタイミングチャートを示す図である。 ＣＣＤセンサ１０４から出力された電気信号と各撮像パルスとの関係を示すタイミングチャートである。 本撮影により得られた画像（フレーム読み出しにより得られた画像）にビートノイズが出現した状態を模式的に示す図である。 撮像クロック、ＬＣＤクロックおよびビートノイズの成分を周波数軸上に展開した図である。 本発明の第１の実施の形態においてビートノイズ低減処理によりビートノイズのパターンが視認し難くされた画像を示す模式的に示す図である。 ビートノイズのパターンが視認し難い場合の各駆動周波数およびビートノイズの周波数とそれぞれのスペクトルとを示す図である。 ビートノイズのパターンが視認し易い場合の各駆動周波数およびビートノイズの周波数とそれぞれのスペクトルとを示す図である。 図５の期間Ａにおける、第２フィールド内の水平同期信号ＨＤを基準としたタイミングチャートである。 図１の制御部１２１による、ビートノイズ低減処理を含む撮影動作の制御手順を示すフローチャートである。 本発明の第２の実施の形態に係る撮像装置における間引き読み出し時のビートノイズ軽減処理が施された画像を模式的に示す図である。 間引き読み出し時の図５の露光期間Ｂを含むフィールド垂直同期信号ＶＤを基準としたタイミングチャートである。 本発明の第２の実施の形態に係る撮像装置の制御部によるＥＶＦ時の間引き読み出しの制御手順を示すフローチャートである。 間引き読み出しによって読み出された画像中に出現するビートノイズを模式的に示す図である。

符号の説明

１０４ ＣＣＤセンサ
１０５ タイミング信号発生回路
１０６ ＣＤＳ回路
１０７ ＰＧＡ回路
１０８ クランプ回路
１０９ ＡＤ変換回路
１１０ 多出力クロック生成回路
１１１ 映像処理回路
１３０ 撮像回路

Claims (6)

1. クロック生成手段と、
   前記クロック生成手段により生成されたクロックに従い、撮像素子を制御するための垂直同期信号を含むタイミング信号を発生するタイミング信号発生手段と、
   前記垂直同期信号に同期して、前記クロック生成手段が生成するクロックの周波数を切り換える制御手段と
   を備えることを特徴とする撮像装置。
2. １フレームを構成する複数のフィールドにそれぞれ対応付けられて異なる周波数が設定され、
   前記制御手段は、前記撮像素子から前記複数のフィールドに分割して読み出す際に、前記クロック生成手段が生成するクロックの周波数を、前記読み出すフィールドに対応付けられている周波数に切り換えることを特徴とする請求項１に記載の撮像装置。
3. 前記制御手段は、連続する複数のフィールドを順に読み出すう際に、前記周波数の切り換えを前記連続する複数のフィールドを１周期とする周期で繰り返すことを特徴とする請求項２に記載の撮像装置。
4. 前記撮像素子の出力信号を撮像信号に変換するための処理を行う処理手段を備え、
   前記タイミング信号発生手段は、前記処理手段の動作を制御するためのタイミング信号を発生し、
   前記制御手段は、前記撮像素子の動作を制御するための前記タイミング信号の位相と前記処理手段の動作を制御するための前記タイミング信号の位相とを前記タイミング信号発生手段に周波数毎に設定することを特徴とする請求項１ないし３のいずれか１つに記載の撮像装置。
5. 前記制御手段は、前記撮像素子の動作を制御するための前記タイミング信号に対して、前記周波数毎に前記撮像素子の動作時間を同じにする発生タイミングを前記タイミング信号発生手段に設定することを特徴とする請求項１ないし４のいずれか１つに記載の撮像装置。
6. 撮像素子およびクロック生成手段を有する撮像装置の制御方法であって、
   前記クロック生成手段により生成されたクロックに従い、前記撮像素子を制御するための垂直同期信号を含むタイミング信号を発生する工程と、
   前記垂直同期信号に同期して、前記クロック生成手段が生成するクロックの周波数を切り換える工程と
   を有することを特徴とする撮像装置の制御方法。

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