JP2010134294A - 液晶表示素子 - Google Patents

Abstract

【課題】液晶分子がゲート電極による電界の影響を受けずに、表示品質を向上させた液晶表示素子を提供する。
【解決手段】マトリックス状に配置される複数の薄膜トランジスタ１３と、複数の薄膜トランジスタ１３を覆う絶縁層１９と、絶縁層１９面に形成され、かつそれぞれが複数の薄膜トランジスタ１３のそれぞれに対応して接続される複数の画素電極１２と、複数の画素電極１２と液晶３０を挟んで対向する共通電極２３と、それぞれが複数の画素電極１２のそれぞれとその画素電極１２に接続する薄膜トランジスタ１３におけるゲート電極１３ａとの間で形成され、共通電極２３と同電位が印加される複数の遮蔽電極１７と、を有する。
【選択図】図１

Description

本発明は、液晶の配向を安定に制御した液晶表示素子に関する。

液晶表示素子は、間隔を開けて対向する一対の基板のうち一方の基板に、マトリックス状に設けられた複数の画素電極と、これらの複数の画素電極にそれぞれ対応して設けられて接続される複数の薄膜トランジスタと、各薄膜トランジスタにゲート信号とデータ信号とをそれぞれ供給する複数の走査線および複数の信号線と、を設ける一方、他方の基板に複数の画素電極と対向する共通の共通電極（対向電極）を設け、一対の基板の対向面にそれぞれに配向膜を設け、液晶を封入して構成されている。液晶表示素子は、画素毎に画素電極に電圧を印加することで液晶の配向を制御している。特に、特許文献１に開示されている垂直配向型の液晶表示素子では、一方の基板に突起を設け、画素電極に電圧を印加した際垂直配向状態の液晶分子が突起に向かって倒れることで安定に液晶配向を制御している。

特開２００８−８３３８９号公報

しかしながら、画素電極には薄膜トランジスタが接続されているため、薄膜トランジスタにおけるゲート電極からの電界漏洩が生じる。この電界漏洩により液晶分子が引き寄せられ画素全体としてみた場合、液晶が対称的に配向し難い。特に特許文献１のように垂直配向型液晶表示素子では突起を中心に液晶が配向することが必要となるが、図９に示すように、薄膜トランジスタ１００に接続されている画素電極１０１上の液晶分子１０２はゲート電極１００aによる電界の影響を受けて図の矢印に示す方向に引き寄せられ、液晶配向の中心が突起１０３ではなく、ゲート電極１００ａ寄りとなる。これにより視野角性能が低下する。液晶表示パネルの表面などから外圧が加わり一時的にセルギャップが変化した際、配向中心が画素電極の中心からずれても薄膜トランジスタのゲート電位にトラップされ、配向中心が画素電極の中心に戻らず、所謂面押し性能が低下する。これらにより表示品質が悪くなる。

本発明では、液晶分子がゲート電極による電界の影響を受けずに、表示品質を向上させた液晶表示素子を提供することを目的とする。

本発明の一つの観点は、マトリックス状に配置され、それぞれがソース電極、ドレイン電極およびゲート電極を有する複数の薄膜トランジスタと、各薄膜トランジスタを覆う絶縁層と、絶縁層上に形成され、かつそれぞれが各薄膜トランジスタに接続される複数の画素電極と、各画素電極に液晶を介在して配置された共通電極と、各画素電極が形成された絶縁層上において、各画素電極と各薄膜トランジスタのゲート電極との間に形成され、共通電極と同電位が印加される複数の遮蔽電極と、を有することを特徴とする。

特に、さらに、各画素電極の周縁部と少なくとも絶縁層を介して重合して設けられた複数の補助容量電極を有し、各遮蔽電極が、各補助容量電極に前記絶縁層に形成された少なくとも１つのコンタクトホールを介して接続されているとよい。
特に、各遮蔽電極は、各画素電極における相対向する周縁部と重合する各補助容量電極間に差し渡す長さに形成されているとよい。
特に、共通電極は、各画素電極の中央部分の領域に対応して形成された突起を有するとよい。
特に、各遮蔽電極は各画素電極と同一の材料で形成されているとよい。

特に、各遮蔽電極は、各画素電極の横方向の長さと同一の長さを有するとよい。

特に、各遮蔽電極のうち行方向または列方向に並ぶ遮蔽電極同士を接続する複数の遮蔽電極配線を有し、各遮蔽電極配線が液晶表示領域外まで延びて液晶表示領域外で共通電極と接続されているとよい。
特に、さらに、各画素電極の周縁部と少なくとも前記絶縁層を介して重合して設けられた複数の補助容量電極を有し、各遮蔽電極が、各補助容量電極と前記絶縁層に形成された少なくとも１つのコンタクトホールを介して接続されているとよい。
特に、各遮蔽電極は各画素電極と同一の材料で形成されているとよい。

特に、各遮蔽電極は、対応する前記薄膜トランジスタにおけるソース電極、ドレイン電極の何れかの電極の上に絶縁層を介して設けられ、補助容量を形成するとよい。

本発明の別の一つの観点は、薄膜トランジスタと、薄膜トランジスタを覆う絶縁層と、絶縁層上に形成され、かつ薄膜トランジスタに接続される画素電極と、画素電極に対向して配置された対向電極と、画素電極面および対向電極面を覆って形成された垂直配向膜と、画素電極と対向電極に形成された垂直配向膜間に介在する、誘電異方性が負の液晶と、画素電極が形成された絶縁層上において、画素電極と薄膜トランジスタのゲート電極との間に形成され、共通電極と同電位が印加される遮蔽電極と、を有することを特徴とする。

本発明によれば、画素電極とゲート電極との間に遮蔽電極を備え、遮蔽電極に共通電極と同電位が印加されるか、または補助容量電極を備えている場合にはその補助容量電極と同電位が印加されるため、ゲート電極からの電界が画素電極上の液晶分子に影響を与えず、表示品質が向上する。

〔第１の実施形態〕
図１は本発明の第１の実施形態に係る液晶表示素子１の平面図、図２は図１におけるＩＩ−ＩＩ線に沿う断面図である。第１の実施形態に係る液晶表示素子１はアクティブマトリックス液晶表示素子であり、ＴＦＴ基板１０と対向基板２０とが予め所定の間隔を開けて対向して設けられ、ＴＦＴ基板１０と対向基板２０との間には液晶が封入され液晶層３０が形成されている。

ＴＦＴ基板１０は、透明基板１１と、透明基板面内にマトリックス状に配置するよう設けられた複数の画素電極１２と、複数の画素電極１２のそれぞれに対応するよう設けられ、それぞれ対応する画素電極１２に接続する複数の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１３と、これら複数の薄膜トランジスタ１３のそれぞれにゲート信号およびデータ信号を供給するよう行方向、列方向にそれぞれ設けられる複数のゲート線１４および複数の信号線１５と、複数の画素電極１２のそれぞれに対して設けられる複数の補助容量電極１６と、複数の画素電極１２のそれぞれに対応して設けられその画素電極１２に接続する薄膜トランジスタ１３のゲート電極１３ａと当該画素電極１２との間に設けられる複数の遮蔽電極１７と、ＴＦＴ基板１０の表面に設けられる配向膜（図示せず）と、を含んでいる。
一方、対向基板２０は、透明電極２１と、透明電極２１面に設けられるカラーフィルター２２と、このカラーフィルター２２上に設けられる共通電極（対向電極）２３と、共通電極２３上に少なくとも画素電極１２毎に対応して設けられる複数の突起２４と、対向基板２０の表面即ち共通電極２３および複数の突起２４上に設けられる配向膜（図示せず）と、を含んでいる。

ＴＦＴ基板１０の構成について詳細に説明する。
ガラス基板などの透明基板１１上に複数本のゲート線１４が列方向に間隔を空けて並んで配置され、それぞれのゲート線１４が行方向に配設されている。各ゲート線１４には画素領域毎に線幅が太くなるよう張出部１４ａが設けられ、ゲート電極１３ａを構成している。図１に示す形態では、張出部１４ａは列方向に隣り合う補助容量電極１６側に張り出している。

透明基板１１面には隣り合うゲート線１４，１４同士の間で、枠状をなす補助容量電極１６が設けられ、行方向に並ぶ補助容量電極１６，１６同士が補助容量線１６ａで接続され、液晶表示領域外まで延びるよう設けられている。詳細には、補助容量電極１６は上辺部１６ｂ、下辺部１６ｃ、左辺部１６ｄおよび右辺部１６ｅで枠状に形成されており、行方向の画素領域毎の補助容量電極１６のうち上辺部１６ｂ同士を補助容量線１６ａが接続して液晶表示領域外まで延びている。補助容量線１６ａは液晶表示領域外に接続部（図示せず）が設けられ、共通電極２３と同じ電圧が印加される。図１に示すように、補助容量電極１６のうち上辺部１６ｂは列方向に隣り合うゲート線側に張り出す張出部１６ｆを有する。ここで、ゲート線１４における張出部１４ａと補助容量電極１６における張出部１６ｆとは、行方向の左右何れかで互いに干渉しないよう、図１に示すように、張出部１４ａは左寄りに設けられ、張出部１６ｆは右寄りに設けられる。図１に示す場合では補助容量１６および補助容量線１６ａとゲート線１４とは透明基板１１面に設けられるため、同一の金属、例えばＣｒなどで形成することができる。

透明基板１１、ゲート線１４並びに補助容量線１６ａおよび補助容量電極１６を覆って第１の絶縁層１８が形成されている。
第１の絶縁層１８上には複数の信号線１５が行方向に間隔を空けて並んで設けられ、それぞれの信号線１５が列方向に配設されている。

隣り合うゲート線１４，１４および信号線１５，１５で囲まれる各領域は一つの画素領域を構成し、画素領域毎に薄膜トランジスタ１３が設けられる。即ち、各画素領域の所定位置、図１に示す例では下側のゲート線１４の一部がゲート電極１３ａとなり、第１の絶縁層１８のうちこのゲート電極１３ａを覆う部分がゲート絶縁膜１３ｂとなり、このゲート絶縁膜１３ｂを覆うように半導体層１３ｃが設けられ、ゲート電極１３ａの領域で半導体層１３ｃ面にエッチングストッパー層１３ｄが設けられ、このエッチングストッパー層１３ｄ面を一部分覆うよう列方向に対向して延びる一対のオーミックコンタクト層１３ｅ，１３ｆと、この一対のオーミックコンタクト層１３ｅ，１３ｆを部分的にそれぞれ覆うようにドレイン電極１３ｇおよびソース電極１３ｈが設けられる。

ここで、半導体層１３ｃ、一対のオーミックコンタクト層１３ｅ，１３ｆ、ソース電極１３ｈは、後述するように画素電極１２にコンタクトホール１９ａを介して接続するため、図２に示すように、台座部１３ｉとして画素電極１２の下部まで部分的に延び、一方のオーミックコンタクト層１３ｆを部分的に覆う部位と台座部１３ｉとを接続部１３ｊで接続している。この接続部１３ｊは、画素領域内で左右の信号線１５，１５近傍まで左右に延びている。

薄膜トランジスタ１３の半導体層１３ｃ，エッチングストッパー層１３ｄ，一対のオーミックコンタクト層１３ｅ，１３ｆ，ドレイン電極１３ｇおよびソース電極１３ｈの積層構造は第１の絶縁層１８面上に形成され、前述の信号線１５も第１の絶縁層１８面上に形成されるため、信号線１５も半導体層１３ｃ，一対のオーミックコンタクト層１３ｅ，１３ｆ，ドレイン電極１３ｇおよびソース電極１３ｈの各層の積層構造を有し、薄膜トランジスタ１３のプロセスと同時に形成される。

信号線１５、第１の絶縁層１８および各画素領域の薄膜トランジスタ１３上に第２の絶縁層１９が形成されている。
第２の絶縁層１９にはそれぞれの画素領域内でソース電極１３ｈ上にコンタクトホール１９ａが形成されている。第２の絶縁層１９の上面にはそれぞれの画素領域毎に画素電極１２が設けられている。複数の画素電極１２は、それぞれの画素領域内でコンタクトホール１９ａを介してソース電極１３ｈと接続されている。画素電極１２の外周縁１２ａが補助容量電極１６の内周縁１６ｇより外側にあり、画素領域内で画素電極１２と補助容量電極１６とは重なっている。図１においてハッチング部分は、画素電極１２の外周縁１２ａと補助容量電極１６の内周縁１６ｇとの間、つまり重なり合う部分を模式的に示すものである。この重なり合いにより補助容量Ｃｓが形成される。

第１の実施形態では、さらに、同一の画素領域で、画素電極１２に薄膜トランジスタ１３のソース電極１３ｈおよび半導体層１３ｃを介して接続されるゲート電極１３ａの一部を構成するゲート線１４と画素電極１２との間を電気的に遮蔽する電極１７が、画素電極１２が設けられた上記第２の絶縁層１９の上面に設けられている。この電極、即ち遮蔽電極１７は、そのゲート線１４に平行に沿って形成される直線部１７ａと、この直線部１７ａから隣り合う画素領域に張り出す張出部１７ｂと、で略Ｌ字状をなしている。直線部１７ａの行方向の長さは、画素領域毎のソース電極１３ｈの行方向幅より長い。別の表現をすれば、遮蔽電極１７の直線部１７ａは、各画素電極１２におけるゲート電極１３ａの長手方向、即ちゲート配線方向に平行な辺の長さＬ２を有してもよい。この長さＬ２は、各画素電極１２の横方向（図の左右方向）の辺の長さでもある。また、各遮蔽電極１７は、各画素電極１２の左辺部１２ｂと該左辺部１２ｂに相対向する右辺部１２ｃとそれぞれ重合する各補助容量電極１６の左辺部１６ｄおよび右辺部１６ｅ間に差し渡す長さを有するものでもある。即ち、各遮蔽電極１７は図１に示す距離Ｌ１よりも長い。遮蔽電極１７における張出部１７ｂは、同一の画素領域内のゲート線１４を乗り越えて張り出し、列方向に隣り合う画素領域における補助容量電極１６の張出部１６ｆの上に達している。第１の絶縁層１８および第２の絶縁層１９のうち補助容量電極１６の張出部１６ｆの領域にはコンタクトホール１９ｂが形成されており、遮蔽電極１７の張出部１７ｂがコンタクトホール９ｂを介して列方向で隣り合う画素領域内の補助容量電極１６における張出部１６ｆと接続されている。このように、遮蔽電極１７はゲート線１４の上方を乗り越えて列方向に延設され、列方向に隣接する画素領域にコンタクトホール１９ｂを介して列方向に隣接する画素領域内の補助容量電極１６に接続されている。

画素電極１２と遮蔽電極１７とは何れも第２の絶縁層１９上に形成されているため、ＩＴＯなどの透明電極金属で、同時に形成することがプロセス上好ましいが、別に画素電極１２と遮蔽電極１７とは同一の層である必要はなく、断面構造において、遮蔽電極１７より上層に画素電極１２が設けられ、遮蔽電極１７より下方に薄膜トランジスタ１３の積層構造体が設けられてもよい。

複数の画素電極１２、複数の遮蔽電極１７および第２の絶縁層１９上には垂直配向膜（図示せず）が設けられている。

対向基板２０、特にＣＦ基板の構造について説明する。
透明基板２１面にはＲＧＢの各カラーフィルター２２が設けられ、カラーフィルター２２上に共通電極２３が形成されている。共通電極２３には、画素領域毎に、共通電極２３に向かい合う画素電極１２の中央部、即ち対角線の交点近傍に、樹脂でなる突起２４が形成されている。複数の突起２４および共通電極２３には垂直配向膜（図示せず）が形成されている。

この液晶表示素子１においては、図示を省略するが、ＴＦＴ基板１０の下側に偏向板が設けられ、対向基板２０の上側に偏光板が設けられ、両偏光板は互いに直交している。ＴＦＴ基板１０の液晶表示領域外まで延設された補助容量線１６ａの接続部と対向基板２０における共通電極２３とは接続されており、補助容量線１６ａと共通電極２３とにＣＯＭ(共通)電位が印加される。この場合、補助容量線１６ａと共通電極２３とは接続されておらず、補助容量線１６ａと共通電極２３、それぞれ、異なる導体路を介して電源供給回路に接続されていてもよい。

液晶表示素子１における遮蔽電極１７の役割について説明する。
図３は、図２に示す断面構造において共通電極２３と画素電極１２との間に電位差が生じていない場合の液晶分子３１の挙動を模式的に示す図であり、図４は、図２に示す断面構造において共通電極２３と画素電極１２との間に電位差が生じている場合の液晶分子３１の挙動を模式的に示す図である。図５は共通電極２３と画素電極１２との間に電位差が生じている場合の液晶分子３１の挙動を模式的に示す平面図である。

液晶表示素子１において、共通電極２３と画素電極１２との間に電位差が生じていない場合、即ち黒表示の場合、図３に示すように、一つの画素領域内では、画素電極１２の上縁部と左右の各縁部の外側には、第１の絶縁層１８および第２の絶縁層１９を介して補助容量電極１６が部分的に張り出しており、この補助容量電極１６が共通電極２３と外部で接続されていることから、この遮蔽電極１７は共通電極２３と同じ電位である。しかも、画素電極１２の上側（図３では右側）の遮蔽電極１７は、コンタクトホール１９ｂを介して補助容量電極１６と接続しており、かつ、補助容量電極１６が共通電極２３と外部で接続されていることから、この遮蔽電極１７は共通電極２３の電位と同じである。
一方、画素電極１２の下側（図３では左側）には遮蔽電極１７が設けられ、この遮蔽電極は隣り合う画素領域まで張り出しコンタクトホール１９ｂを介して補助容量電極１６と接続しているため、この遮蔽電極１７は共通電極２３と同じ電位であって、しかも、画素電極１２の下縁部は第２の絶縁層１９を介して接続しているソース電極１３ｈと同様、共通電極２３と同電位である。

よって、画素電極１２の全周縁部と共通電極２３との間にある液晶分子３１は、配向膜に対して垂直に立つように配向している。共通電極２３側の突起２４周辺では、液晶分子３１が突起２４上の配向膜の面に直交するように配向する。従って、一つの画素領域内の液晶分子３１が突起２４を中心軸として対称となり、配向中心位置が安定する。

なお、第２の絶縁層１９で薄膜トランジスタ１３のゲート電極１３ａの領域にある液晶分子３１は、ゲート電極１３ａに電圧が印加されると、ゲート電極１３ａと遮蔽電極１７との間に電位差が生じて点線で図示するように電界（電気力線）が生じる。よって、ゲート電極１３ａの領域にある液晶分子３１は電気力線に直交するように倒れ液晶分子３１が乱れる。しかし、この領域にある液晶分子３１は、薄膜トランジスタの素子特性を保つために、図示しない遮光膜が対向基板側に設けられるため、液晶分子３１による配向の影響は表示品質に影響しない。

他方、液晶表示素子１において、共通電極２３と画素電極１２との間に電位差が生じている場合、即ち白表示の場合、図４に示すように、一つの画素領域内において、画素電極１２は、共通電極２３に対し電位差を有すると、画素電極１２の上側（図４では右側）の遮蔽電極１７、画素電極１２の下側（図４では左側）の遮蔽電極１７および共通電極２３との間にそれぞれ電位差があることになり、図４に点線で示すように電界（電気力線）が生じる。よって、この生じる電界に交わる方向に液晶分子３１が配向する。しかしながら、画素電極１２の上側（図４では右側）の遮蔽電極１７と共通電極２３とは同じ電位であり、画素電極１２の下側（図４では左側）の遮蔽電極１７と共通電極２３とは同じ電位であり、かつ、画素電極１２の左右の各縁部の外側には、第１の絶縁層１８および第２の絶縁層１９を介して補助容量電極１６が部分的に張り出しており、この補助容量電極１６が共通電極２３と外部で接続されていることから、この遮蔽電極１７は共通電極２３と同じ電位である。画素電極１２の領域で生じる電気力線が外部、例えば比較的大きな電圧が印加されるゲート電極１３ａからの影響を受けず、画素電極１２の周りでは共通電極２３との間では電界が生じないため、画素電極１２の領域にある液晶分子３１は、外部からの電界の影響を受けず、画素電極１２と共通電極２３との間の液晶分子３１が突起２４の中心軸側に倒れ込み、分割配向する。

以上説明したように、画素電極１２と共通電極２３との間に電位差が生じていても、共通電極２３と画素電極１２との間で画素電極の周囲は無電界状態が切れ目なく生じている。よって、画素電極１２と共通電極２３との間の電位差の有無を問わず、配向中心位置が安定し、図５に示すように、突起２４に向けて液晶分子３１が倒れ、突起２４回りの液晶分子３１の対称性が崩れない。従って、綺麗な表示をすることができる。

第１の実施形態に係る液晶表示素子１では、図３および図４に示すように、画素領域毎に、画素電極１２の上縁部、左右縁部と補助容量電極１６との間でそれぞれ補助容量Ｃｓが形成され、かつ、画素電極１２の下縁部とソース電極１３ｈとの間でも補助容量Ｃｓが形成されるだけでなく、遮蔽電極１７とソース電極１３ｈとの間でも補助容量Ｃｓが形成される。つまり、断面構造で見た場合ソース電極１３ｈの上下で遮蔽電極１７、補助容量電極１６とのそれぞれの間に補助容量Ｃｓが形成される。よって、遮蔽電極１７を設けることで補助容量Ｃｓの増加分だけ、補助容量電極１６の面積を小さくすることができる。

図示する例では、画素領域毎の遮蔽電極１７は、対応する画素領域に対し列方向に隣接する後段の画素領域における補助容量電極１６とコンタクトホール１９ｂを介して接続している。画素領域毎の遮蔽電極１７はその画素領域内の補助容量電極とコンタクトホールを介して接続してもよいことは図に示して説明するまでもない。

〔第２の実施形態〕
図６は本発明の第２の実施形態に係る液晶表示素子２の平面図である。第２の実施形態に係る液晶表示素子２は、第１の実施形態とは以下の点で異なる。なお、その他は第１の実施形態と同様なので、同一または対応するものには同一の符号を付してある。
第２の絶縁層１９上に画素領域毎に遮蔽電極４７ｂが設けられ、その遮蔽電極４７bがその画素領域に設けられている画素電極１２の下縁部と薄膜トランジスタ１３のゲート電極１３ａを構成するゲート線１４との間に設けられる。画素領域毎の遮蔽電極４７ｂは、隣り合う行方向に並んで隣接する他の画素領域内の遮蔽電極４７ｂと接続され、全体として遮蔽配線４７として液晶表示領域の外部まで延びて設けられている。遮蔽配線４７のうち液晶表示領域外部に延びている接続部は、対向基板２０の共通電極２３と接続される。よって、画素領域毎の遮蔽電極４７ｂは共通電極２３と同電位となる。

この第２の実施形態では、図１に示す第１の実施形態のように画素領域毎で遮蔽電極１７と補助容量電極１６とをコンタクトホール１９ｂを介して接続する必要はないため、画素領域内にそのコンタクトホールを形成できない場合に有効である。当然ではあるが、第１の実施形態のように、遮蔽電極とコンタクトホールを介して接続するためにゲート線にそれ用の張出部を設ける必要はない。

第２の実施形態においても、第１の実施形態と同様、共通電極２３と画素電極１２との間に電位差が生じても生じなくても、共通電極２３と各画素電極１２との間にある液晶分子３１は、外部の電界の影響を受けず、突起を中心軸として配向中心の位置がずれることはない。

〔第３の実施形態〕
前述の第２の実施形態では、画素領域毎の遮蔽電極を行方向に接続して表示領域外まで延出して遮蔽電極配線としているが、画素領域毎の遮蔽電極を列方向に接続して表示領域外まで延出して遮蔽電極配線としてもよい。図７は本発明の第３の実施形態に係る液晶表示素子３の平面図である。なお、その他は第１の実施形態と同様なので、同一または対応するものには同一の符号を付してある。

第２の絶縁層１９上に画素領域毎に遮蔽電極５７ｂが設けられ、その遮蔽電極５７ｂがその画素領域に設けられている画素電極１２の下縁部と薄膜トランジスタ１３のゲート電極１３ａを構成するゲート線１４との間に設けられる。画素領域毎の遮蔽電極５７ｂは、隣り合う列方向に並んで隣接する他の画素領域内の遮蔽電極５７ｂと接続され、全体として遮蔽配線５７として液晶表示領域の外部まで延びて設けられている。遮蔽配線５７のうち液晶表示領域外部に延びている接続部は、対向基板２０の共通電極２３と接続される。よって、画素領域毎の遮蔽電極５７ｂは共通電極２３と同電位となる。
この第３の実施形態では、図１に示す第１の実施形態のように画素領域毎で遮蔽電極１７と補助容量電極１６とをコンタクトホール１９ｂを介して接続する必要はないため、画素領域内にそのコンタクトホールを形成できない場合に有効である。当然ではあるが、第１の実施形態のように、遮蔽電極とコンタクトホールを介して接続するためにゲート線にそれ用の張出部を設ける必要はない。

第３実施形態においても、第１の実施形態および第２の実施形態と同様、共通電極２３と画素電極１２との間に電位差が生じても生じなくても、共通電極２３と各画素電極１２との間にある液晶分子３１は、外部の電界、特にゲート電極１３ａからの強い電界の影響を受けず、液晶分子３１の配向が突起２４を中心として対称となり、配向の中心がずれることがない。

なお、第２の実施形態、第３の実施形態の何れの場合であっても、列方向または行方向に並ぶ遮蔽電極４７ｂ，５７ｂのそれぞれを遮蔽配線４７，５７の一部で接続するだけでなく、部分的に、第１の実施形態で示すように、第１の絶縁層１８および第２の絶縁層１９を貫通するコンタクトホールを設け、透明基板１１面に配設されている補助容量電極１６または補助容量線と接続してもよい。この構造を採用すると加工歩留まりが良くなる。

本発明の実施形態は上述したものに限定されることなく、特許請求の範囲に記載した発明の範囲で次に説明するように種々変更することができる。

例えば、前述した何れの実施形態では、一つの画素電極１２に対し突起２４が一つ対応するように設けられているが、画素領域が図に示すように列方向に長い場合には、例えば図８に示すように、画素電極６３を例えば３つに別れるように行方向にスリット６２ａを設け、画素電極１２を３つの領域に分け、この細分化した領域毎に対向基板２０側に突起２４を設けるようにしてもよい。

例えば、第１乃至第３の実施形態では、ＴＦＴ基板１０、対向基板２０の何れの基板にも形成されている配向膜は垂直配向膜であり、液晶が負の誘電異方性を有するものであるが、本発明の実施形態はこれに限られることなく、ＴＦＴ基板１０、対向基板２０の何れの基板にも水平配向膜を形成して、液晶が正の誘電異方性を有するものであってもよい。この場合には、図示はしないが、共通電極２３は対向基板に形成されず、ＴＦＴ基板１０側に画素電極と並んで形成されるものであり、要は、画素電極と共通電極間に液晶が介在して駆動表示する液晶表示素子に適用可能である。

また、例えば、第１乃至第３の実施形態では、薄膜トランジスタ１３におけるドレイン電極１３ｇを信号線１５に接続し、薄膜トランジスタ１３のソース電極１３ｊを画素電極１２にコンタクトホール１９ａを介して接続しているが、逆に、薄膜トランジスタ１３のソース電極を信号線１５に接続し、薄膜トランジスタ１３のドレイン電極を画素電極１７にコンタクトホール１９ａを介して接続してもよい。

本発明の第１の実施形態に係る液晶表示素子の平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１に示す液晶表示素子において画素電極と共通電極との間に電位差がない場合における液晶分子の挙動を模式的に示す図である。 図１に示す液晶表示素子において画素電極と共通電極との間に電位差がある場合における液晶分子の挙動を模式的に示す図である。 図１に示す液晶表示素子において画素電極と共通電極との間に電位差が生じている場合の液晶分子の挙動を模式的に示す平面図である。 本発明の第２の実施形態に係る液晶表示素子の平面図である。 本発明の第３の実施形態に係る液晶表示素子の平面図である。 画素電極の変形例を示す平面図である。 本発明が解決しようとする課題を説明するための模式図である。

符号の説明

１，２，３：液晶表示素子
１０：ＴＦＴ基板
１１：透明基板
１２：画素電極
１２ａ：外周縁
１３：薄膜トランジスタ
１３ａ：ゲート電極
１３ｂ：ゲート絶縁膜
１３ｃ：半導体層
１３ｄ：エッチングストッパー層
１３ｅ，１３ｆ：オーミックコンタクト層
１３ｇ：ドレイン電極
１３ｈ：ソース電極
１３ｉ：台座部
１３ｊ：接続部
１４：ゲート線
１４ａ：ゲート線の張出部
１５：信号線
１６：補助容量電極
１６ａ：補助容量線
１６ｂ：上辺部
１６ｃ：下辺部
１６ｄ：左辺部
１６ｅ：右辺部
１６ｆ：張出部
１６ｇ：補助容量電極１６の内周縁
１７：遮蔽電極
１７ａ：遮蔽電極の直線部
１７ｂ：遮蔽電極の張出部
１８：第１の絶縁層
１９：第２の絶縁層
１９ａ：コンタクトホール
１９ｂ：コンタクトホール
２０：対向基板
２１：透明電極
２２：カラーフィルター
２３：共通電極
２４：突起
３０：液晶層
３１：液晶分子
４７，５７：遮蔽電極配線
４７ｂ，５７ｂ：遮蔽電極
６２：画素電極
６２ａ：スリット

Claims (11)

1. マトリックス状に配置され、それぞれがソース電極、ドレイン電極およびゲート電極を有する複数の薄膜トランジスタと、
   前記各薄膜トランジスタを覆う絶縁層と、
   前記絶縁層上に形成され、かつそれぞれが前記各薄膜トランジスタに接続される複数の画素電極と、
   前記各画素電極に液晶を介在して配置された共通電極と、
   前記各画素電極が形成された前記絶縁層上において、前記各画素電極と前記各薄膜トランジスタのゲート電極との間に形成され、上記共通電極と同電位が印加される複数の遮蔽電極と、
   を有することを特徴とする液晶表示素子。
2. さらに、前記各画素電極の周縁部と少なくとも前記絶縁層を介して重合して設けられた複数の補助容量電極を有し、
   前記各遮蔽電極が、前記各補助容量電極に前記絶縁層に形成された少なくとも１つのコンタクトホールを介して接続されていることを特徴とする請求項１に記載の液晶表示素子。
3. 前記各遮蔽電極は、前記各画素電極における相対向する周縁部と重合する各補助容量電極間に差し渡す長さに形成されていることを特徴とする請求項２に記載の液晶表示素子。
4. 前記共通電極は、前記各画素電極の中央部分の領域に対応して形成された突起を有することを特徴とする請求項３に記載の液晶表示素子。
5. 前記各遮蔽電極は前記各画素電極と同一の材料で形成されていることを特徴とする請求項４に記載の液晶表示素子。
6. 前記各遮蔽電極は、前記各画素電極の横方向の長さと同一の長さを有することを特徴とする請求項１または２に記載の液晶表示素子。
7. 前記各遮蔽電極のうち行方向または列方向に並ぶ遮蔽電極同士を接続する複数の遮蔽電極配線を有し、
   前記各遮蔽電極配線が液晶表示領域外まで延びて液晶表示領域外で前記共通電極と接続されていることを特徴とする請求項１に記載の液晶表示素子。
8. さらに、前記各画素電極の周縁部と少なくとも前記絶縁層を介して重合して設けられた複数の補助容量電極を有し、
   前記各遮蔽電極が、前記各補助容量電極と前記絶縁層に形成された少なくとも１つのコンタクトホールを介して接続されていることを特徴とする請求項７に記載の液晶表示素子。
9. 前記各遮蔽電極は前記各画素電極と同一の材料で形成されていることを特徴とする請求項７または８の何れかに記載の液晶表示素子。
10. 前記各遮蔽電極は、対応する前記薄膜トランジスタにおけるソース電極、ドレイン電極の何れかの電極の上に前記絶縁層を介して設けられ、補助容量を形成することを特徴とする請求項１乃至９の何れかに記載の液晶表示素子。
11. 薄膜トランジスタと、
    前記薄膜トランジスタを覆う絶縁層と、
    前記絶縁層上に形成され、かつ前記薄膜トランジスタに接続される画素電極と、
    前記画素電極に対向して配置された対向電極と、
    前記画素電極面および前記対向電極面を覆って形成された垂直配向膜と、
    前記画素電極と前記対向電極に形成された前記垂直配向膜間に介在する、誘電異方性が負の液晶と、
    前記画素電極が形成された前記絶縁層上において、前記画素電極と前記薄膜トランジスタのゲート電極との間に形成され、前記共通電極と同電位が印加される遮蔽電極と、
    を有することを特徴とする液晶表示素子。

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