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JP2010081043A - Ｈブリッジ回路 - Google Patents

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JP2010081043A
JP2010081043A JP2008244235A JP2008244235A JP2010081043A JP 2010081043 A JP2010081043 A JP 2010081043A JP 2008244235 A JP2008244235 A JP 2008244235A JP 2008244235 A JP2008244235 A JP 2008244235A JP 2010081043 A JP2010081043 A JP 2010081043A
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mosfet
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Yoshiyuki Kanai
美之 金井
Hirokazu Fujimaki
浩和 藤巻
Takeshi Shimizu
壮 清水
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Lapis Semiconductor Co Ltd
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Oki Semiconductor Co Ltd
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    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Abstract

【課題】ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響を低減することができるＨブリッジ回路を提供する。
【解決手段】寄生ＮＰＮトランジスタＴｒ２は、寄生ＮＰＮトランジスタＴｒ１よりも、ＬＤＭＯＳ２０（ＭＯＳＦＥＴＱ２）への距離が近いため、電流増幅率ｈＦＥも大きい。このように意図的に発生させた寄生ＮＰＮトランジスタＴｒ２からドレインへの電流供給が増加することで、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から引き抜かれる電流量が減少する。
【選択図】図１

Description

本発明は、Ｈブリッジ回路に係り、特に、トランジスタの切り替え時に発生する回生電流が周辺回路に与える影響を低減することができるＨブリッジ回路に関する。
モータの駆動制御には、４個のトランジスタで構成されたＨブリッジ回路が使用されている。図１４（Ａ）及び（Ｂ）はＨブリッジ回路の基本構成を示す回路図である。このＨブリッジ回路は、電源端子１とグランド端子２との間に直列に接続されたＮチャネルＭＯＳＦＥＴＱ１及びＮチャネルＭＯＳＦＥＴＱ２と、同様に電源端子１とグランド端子２との間に直列に接続されたＮチャネルＭＯＳＦＥＴＱ３及びＮチャネルＭＯＳＦＥＴＱ４と、を備えている。上側のＭＯＳＦＥＴＱ１とＱ３とは上側アームと呼ばれ、下側のＭＯＳＦＥＴＱ２とＱ４とは下側アームと呼ばれている。ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３及びＱ４の各々に対応して、寄生ダイオードＤ１、Ｄ２、Ｄ３、及びＤ４が発生する。
ＭＯＳＦＥＴＱ１とＱ２との接続点３と、ＭＯＳＦＥＴＱ３とＱ４との接続点４との間には、コイル負荷（Road）５が接続されている。ここでは、コイル負荷５は簡略化して１個のコイルで表されている。このようにして、４個のＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３及びＱ４が、コイル負荷５を介してＨ形に接続されている。なお、以下では、接続点３をノード１２（node12）と呼び、接続点４をノード３４（node34）と呼ぶ場合がある。
図１４（Ａ）に示すように、ゲート信号によりＭＯＳＦＥＴＱ１とＱ４とをオンにすることで、点線の矢印で示したように、コイル負荷５には、接続点３から接続点４の方向に向って電流が流れる。このときの電流がモータの正回転電流である。従って、ＭＯＳＦＥＴＱ１をオンオフさせることで、モータ回転数の調整を行うことができる。また、ゲート信号によりＭＯＳＦＥＴＱ３とＱ２とをオンにすることで、コイル負荷５には逆方向に電流が流れる。コイル負荷５に流れる電流の向きを逆方向にすることで、モータにブレーキをかけたり、逆回転を行わせることができる。
図１４（Ｂ）に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に、コイルの特性上、切り替え前の状態を維持しようとして、コイル負荷５を同一方向に電流が流れ続ける現象が発生する。この流れ続けようとする電流を「回生電流」と呼ぶ。回生電流により移動した電子は行き場がなく、ノード１２に蓄積される。この結果、ＮチャネルＭＯＳＦＥＴＱ２のドレイン（Ｄ）が負電圧にバイアスされる。
例えば、上記のＨブリッジ回路を含むモータ制御回路を、ＰＮ接合分離された半導体集積回路で構成する場合について説明する。この半導体集積回路には、出力段であるＨブリッジ回路以外の周辺回路が、同一チップ内にＰＮ接合分離されて、別島として配置されている。回生電流発生時には、下側アームのＭＯＳＦＥＴＱ２のドレインが、ソースに比べて負電圧にバイアスされることになる。ＭＯＳＦＥＴＱ２のソースは集積回路の最低電位に設定されており、それは通常、ｐ型半導体基板と同電位となる。
ＮチャネルＭＯＳＦＥＴＱ２のＮ型ドレイン層は、逆導電型のｐ型層に取り囲まれている。ＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされると、ｎ型ドレイン層とこれに接するｐ型層との間のＰＮ接合が、順バイアスされることになる。逆導電型のｐ型層としては、ソース拡散層を取り囲む素子内に在るｐ型ボディ層、ｐ型半導体基板、ＰＮ接合分離のために設けられた分離拡散層などがある。これらのｐ型層とｎ型ドレイン層とが順バイアスされると、それらの接合を通して電流が流れる。
ｐ型半導体基板との間で順方向電流が流れると、ｐ型層をベースとする寄生ＮＰＮトランジスタもオンして、ＭＯＳＦＥＴＱ２のドレインヘ「寄生電流」を供給することになる。このように本来の回路動作では想定されていない寄生電流が流れると、同一チップ内に別島として配置され、本来固定電位として設計されている周辺回路にも影響を与える。即ち、想定外の寄生電流が流れると、電位が変動し、周辺回路に想定外の電流が流れる。その結果、回路設計と異なる動作不具合を生じたり、寄生電流が多い場合には、ラッチアップといわれる寄生サイリスタを発生する場合もある。
従来、この回生電流に起因する問題を解決するために、Ｈブリッジ回路の下側アームを構成するＭＯＳＦＥＴＱ２及びＱ４と、同一チップ内に搭載されている周辺回路との距離をできるだけ離して配置するという対策が講じるのが一般的であった。下側アームと周辺回路とを離間して配置することで、ｐ型半導体基板をベースとする寄生ＮＰＮトランジスタの直流電流増幅率（ｈＦＥ）を下げて、周辺回路から引き抜かれる電流を抑制できる。
また、コイルに蓄積された電流を取り出して「寄生電流」の発生を防止する構成も提案されている。例えば、特許文献１では、コイルに蓄積された電流を電源に回生する電流回生用ダイオードをＨブリッジ回路のコイルの両端に設け、このＨブリッジ回路を用いて回生電流をコンデンサーに蓄積するモータドライバが提案されている。
また、特許文献２では、コイルの両端とグランド端子とを接続する還流ダイオードを設けて、コイルに蓄積されたエネルギーを解消する構成としたＨブリッジ回路が提案されている。このＨブリッジ回路では、還流電流が下側アームの寄生ダイオードを介して電流検出抵抗に流れ込まないように、下側アームを寄生ダイオードが発生しないパワーダーリントントランジスタで構成している。
特開平８−２２３９９３号公報 特開平５−２３６７９７号公報
しかしながら、従来の下側アームと周辺回路とを離間して配置するという対策では、回生電流による周辺回路への影響は緩和されるが、かかる影響を根本的に抑制することにはならない、という問題がある。この問題を解決するには、各素子が設けられた島間を絶縁膜で分離し、分離領域（ＰＮ接合分離の場合）や基板を通して流れる電流を、完全に遮断する方法も考えられるが、完全に遮断するには構造が複雑化し、コストの大幅な増加を招くことになる。
また、特許文献１及び特許文献２のように、コイルに蓄積された電流を直接取り出すためには、電流回生用ダイオードをコイル負荷の両端に設ける必要があり、通常動作時に電流回生用ダイオードに電流が流れないようにする必要がある等、Ｈブリッジ回路の設計が複雑になる、という問題がある。
本発明は、上記問題に鑑み成されたものであり、本発明の目的は、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響を低減することができるＨブリッジ回路を提供することにある。
上記目的を達成するために請求項１に記載のＨブリッジ回路は、電源端子とグランド端子との間に直列に接続された第１の上側ＭＯＳＦＥＴ及び第１の下側ＭＯＳＦＥＴと、電源端子とグランド端子との間に直列に接続された第２の上側ＭＯＳＦＥＴ及び第２の下側ＭＯＳＦＥＴと、第１の上側ＭＯＳＦＥＴと第１の下側ＭＯＳＦＥＴとを接続する第１の接続点と、第２の上側ＭＯＳＦＥＴと第２の下側ＭＯＳＦＥＴとを接続する第２の接続点との間に接続されたコイル負荷と、前記第１の下側ＭＯＳＦＥＴの寄生ダイオードに対し並列に接続され、前記第１の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに、前記第１の下側ＭＯＳＦＥＴのソースとドレインとを導通して、前記第１の下側ＭＯＳＦＥＴのドレインに電流を供給する第１の電流供給手段と、前記第２の下側ＭＯＳＦＥＴの寄生ダイオードに対し並列に接続され、前記第２の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに、前記第２の下側ＭＯＳＦＥＴのソースとドレインとを導通して、前記第２の下側ＭＯＳＦＥＴのドレインに電流を供給する第２の電流供給手段と、を含むことを特徴としている。
請求項２に記載のＨブリッジ回路は、請求項１に記載のＨブリッジ回路において、前記第１の電流供給手段は、前記第１の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに生成し、前記第１の下側ＭＯＳＦＥＴのソース電位と同電位のベース及びコレクタと、前記第１の下側ＭＯＳＦＥＴのドレイン電位と同電位のエミッタとで構成される第１の寄生ＮＰＮトランジスタであり、前記第２の電流供給手段は、前記第２の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに生成し、前記第２の下側ＭＯＳＦＥＴのソース電位と同電位のベース及びコレクタと、前記第２の下側ＭＯＳＦＥＴのドレイン電位と同電位のエミッタとで構成される第２の寄生ＮＰＮトランジスタであることを特徴としている。
請求項３に記載のＨブリッジ回路は、請求項２に記載のＨブリッジ回路において、少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１及び第２のｐ型素子分離層と、前記第１及び第２のｐ型素子分離層の間に形成された第１のｎ型拡散領域とを備え、前記第１の寄生ＮＰＮトランジスタは、前記第１の下側ＭＯＳＦＥＴ側の第１のｐ型素子分離層をベースとし、前記第１の下側ＭＯＳＦＥＴのドレインとなるｎ型拡散層をエミッタとし、前記第１のｎ型拡散領域をコレクタとして生成されると共に、前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第３及び第４のｐ型素子分離層と、前記第３及び第４のｐ型素子分離層の間に形成された第２のｎ型拡散領域とを備え、前記第２の寄生ＮＰＮトランジスタは、前記第２の下側ＭＯＳＦＥＴ側の第３のｐ型素子分離層をベースとし、前記第２の下側ＭＯＳＦＥＴのドレインとなるｎ型拡散層をエミッタとし、前記第２のｎ型拡散領域をコレクタとして生成されることを特徴としている。
請求項４に記載のＨブリッジ回路は、請求項１に記載のＨブリッジ回路において、前記第１の電流供給手段は、ベース及びコレクタが前記第１の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第１の下側ＭＯＳＦＥＴのドレインに接続された第１のＮＰＮトランジスタであり、前記第２の電流供給手段は、ベース及びコレクタが前記第２の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第２の下側ＭＯＳＦＥＴのドレインに接続された第２のＮＰＮトランジスタであることを特徴としている。
請求項５に記載のＨブリッジ回路は、請求項４に記載のＨブリッジ回路において、少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記第１のｐ型拡散領域の上部に形成された第１の上部ｎ型拡散領域と、を備え、前記第１のＮＰＮトランジスタは、前記第１のｐ型拡散領域をベースとし、前記第１のｎ型埋め込み層をエミッタとし、前記第１の上部ｎ型拡散領域をコレクタとすると共に、前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の上部に形成された第２の上部ｎ型拡散領域と、を備え、前記第２のＮＰＮトランジスタは、前記第２のｐ型拡散領域をベースとし、前記第２のｎ型埋め込み層をエミッタとし、前記第２の上部ｎ型拡散領域をコレクタとすることを特徴としている。
請求項６に記載のＨブリッジ回路は、請求項１に記載のＨブリッジ回路において、前記第１の電流供給手段は、アノードが前記第１の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第１の下側ＭＯＳＦＥＴのドレインと接続された第１のショットキーダイオードであり、前記第２の電流供給手段は、アノードが前記第２の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第２の下側ＭＯＳＦＥＴのドレインと接続された第２のショットキーダイオードであることを特徴としている。
請求項７に記載のＨブリッジ回路は、請求項６に記載のＨブリッジ回路において、少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記ｎ型エピタキシャル層の表面に形成され且つ前記第１の下側ＭＯＳＦＥＴのソースと接続された第１のショットキー電極と、を備え、前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の表面に形成され且つ前記第２の下側ＭＯＳＦＥＴのソースと接続された第２のショットキー電極と、を備えたことを特徴としている。
請求項８に記載のＨブリッジ回路は、請求項１に記載のＨブリッジ回路において、前記第１の電流供給手段は、アノードが前記第１の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第１の下側ＭＯＳＦＥＴのドレインと接続された第１のショットキーダイオードと、ベース及びコレクタが前記第１の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第１の下側ＭＯＳＦＥＴのドレインに接続された第１のＮＰＮトランジスタと、を備え、前記第２の電流供給手段は、アノードが前記第２の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第２の下側ＭＯＳＦＥＴのドレインと接続された第２のショットキーダイオードと、ベース及びコレクタが前記第２の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第２の下側ＭＯＳＦＥＴのドレインに接続された第２のＮＰＮトランジスタと、を備えたことを特徴としている。
請求項９に記載のＨブリッジ回路は、請求項８に記載のＨブリッジ回路において、少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記ｎ型エピタキシャル層の表面に形成され且つ前記第１の下側ＭＯＳＦＥＴのソースと接続された第１のショットキー電極と、前記第１のｐ型拡散領域の上部に形成された第１の上部ｎ型拡散領域と、を備え、前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の表面に形成され且つ前記第２の下側ＭＯＳＦＥＴのソースと接続された第２のショットキー電極と、前記第２のｐ型拡散領域の上部に形成された第２の上部ｎ型拡散領域と、を備えたことを特徴としている。
本発明によれば、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響を低減することができるＨブリッジ回路を、素子分離用の絶縁膜を設ける場合と比べて簡易な構成で提供することができる、という効果がある。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜Ｈブリッジ回路の基本構成＞
まず、Ｈブリッジ回路の基本構成で発生する「回生電流」に起因する問題点を具体的に説明する。図１５（Ａ）及び（Ｂ）は、Ｈブリッジ回路を含むモータ制御回路を、ＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。Ｈブリッジ回路には、図１４（Ａ）及び（Ｂ）に示す基本構成の回路を用いる。
通常、集積回路は、ウエーハと称される単結晶基板を用い、それに種々の処理を施して、所望の特性を持つ複数の素子、及び、それらを電気的に分離する分離領域をウエーハ上に形成し、さらにそれらを電気的に繋ぐ配線工程を経て、形成されている。ここでは、半導体集積回路を、適宜「（半導体）チップ」という。なお、図１５では配線は図示を省略している。
図１５（Ａ）に示すように、この半導体集積回路は、ホウ素（Ｂ）やアルミニウム（Ａｌ）等のｐ型不純物が添加された、ｐ型半導体基板１０を備えている。ｐ型半導体基板１０上には、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物が添加された、ｎ型エピタキシャル層１２が形成されている。ｎ型エピタキシャル層１２には、横型二重拡散ＭＯＳ（ＬＤＭＯＳ：Lateral Double diffused MOS）２０、高電圧駆動のＮチャネルＭＯＳＦＥＴ（ＨＶ-Ｎ）４０、ＰチャネルＭＯＳＦＥＴ（ＨＶ-Ｐ）５０、及びｐ型分離拡散層１４が形成されている。
ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴを代表して表している。ＨＶ-Ｎ４０及びＨＶ-Ｐ５０は、Ｈブリッジ回路以外にｐ型半導体基板１０上に集積された周辺回路を代表して表している。ｐ型分離拡散層１４は、Ｈブリッジ回路の下側アームのＬＤＭＯＳ２０を、周辺回路であるＨＶ-Ｎ４０及びＨＶ-Ｐ５０からＰＮ接合分離するためのｐ型拡散層であり、以下では「ｐ型ＩＳＯ層１４」と言い換える。ｐ型ＩＳＯ層１４は、ＬＤＭＯＳ２０と周辺回路との間に、ｎ型エピタキシャル層１２を貫通してｐ型半導体基板１０に到達するように形成されている。ｐ型ＩＳＯ層１４の表面には、ｐ＋ＩＳＯ拡散領域１５が形成されている。
図１５（Ｂ）に示すように、通常は、出力素子として大電流をコントロールするために、ｐ型ＩＳＯ層１４でＰＮ接合分離された１つの島には、複数個（ここでは、ｎ個であり、ｎは２以上の整数を表す。）のＬＤＭＯＳ２０１〜２０ｎが並列配置されている。図１５（Ａ）では、ＨＶ-Ｎ４０及びＨＶ-Ｐ５０等の他の素子との関係を示すために、図示を簡略化して１つのＬＤＭＯＳ２０を図示している。
（ＬＤＭＯＳ）
ＬＤＭＯＳ２０は、ＮチャネルＭＯＳＦＥＴであり、図１４（Ａ）のＭＯＳＦＥＴ「Ｑ２」に相当する。ＬＤＭＯＳ２０の形成領域には、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように、ＰＮ接合分離のためのｎ型埋め込み層３８が形成されている。また、ｎ型エピタキシャル層１２を貫通してｎ型埋め込み層３８の周辺部に到達するように、ｎ型シンカー層３６が形成されている。ｎ型シンカー層３６は、ｎ型エピタキシャル層１２の表面からｎ型埋め込み層３８までの直列抵抗を低減するために設けられている。
ｎ型エピタキシャル層１２には、ｎ型シンカー層３６とｎ型埋め込み層３８とで囲まれた領域内に、ｎ型ドレイン領域２２が形成されている。ｎ型ドレイン領域２２内の表面には、チャネルを形成するためのｐ型ボディ拡散領域２４が形成されている。ｐ型ボディ拡散領域２４の表面には、ソース拡散領域２６が形成されている。ソース拡散領域２６には、ｎ＋ソース拡散領域２６Ａとｎ＋ソース拡散領域２６Ｃとが、ｐ＋バックゲート拡散領域２６Ｂを挟んでその両側に配置されている。
ｎ型ドレイン領域２２の周辺部の表面には、ｎ＋ドレイン拡散領域３２が形成されている。ｐ型ボディ拡散領域２４の周辺部の表面と、ｐ型ボディ拡散領域２４とｎ＋ドレイン拡散領域３２との間の表面とを覆う位置に、酸化シリコン（SiO2）等からなるゲート絶縁膜３０が形成されている。ｎ＋ドレイン拡散領域３２の外側の表面には、局所酸化により厚膜化されたＬＯＣＯＳ酸化膜３４が形成されている。例えば、ｐ＋ＩＳＯ拡散領域１５とｎ＋ドレイン拡散領域３２との間にも、ＬＯＣＯＳ酸化膜３４が形成されている。なお、ゲート絶縁膜３０の一部も局所酸化により厚膜化されている。
ゲート絶縁膜３０上には、多結晶シリコン（Poly-silicon）等からなるゲート電極２８が形成されている。ｐ型ボディ拡散領域２４は、ｐ＋バックゲート拡散領域２６Ｂ及び図示しない配線を介してｎ＋ソース拡散領域２６Ａとｎ＋ソース拡散領域２６Ｃと短絡するように構成されている。
（ＨＶ-Ｎ）
ＨＶ-Ｎ４０は、高電圧駆動のＮチャネルＭＯＳＦＥＴである。ＨＶ-Ｎ４０の構成については簡単に説明する。ＨＶ-Ｎ４０の形成領域に在るｎ型エピタキシャル層１２には、ｐ型シンカー層４６とｐ型埋め込み層４７とで囲まれた領域内に、ｐ型ウエル４１が形成されている。ｐ型ウエル４１内の表面には、ｎ＋ソース拡散領域４２とｎ＋ドレイン拡散領域４３とが形成されている。
高濃度でｎ型不純物が拡散されたｎ＋ソース拡散領域４２及びｎ＋ドレイン拡散領域４３の各々は、低濃度でｎ型不純物が拡散されたｎ型タブ領域（Ntub）内に形成されている。ｎ＋ソース拡散領域４２とｎ＋ドレイン拡散領域４３との間に在るチャネル上には、ゲート絶縁膜４５を介してゲート電極４４が形成されている。また、ｐ型ウエル４１の表面には、ｐ＋拡散領域４８とｐ＋拡散領域４９とが形成されている。
（ＨＶ-Ｐ）
ＨＶ-Ｐ５０は、高電圧駆動のＰチャネルＭＯＳＦＥＴである。ＨＶ-Ｐ５０の構成については簡単に説明する。ＨＶ-Ｐ５０の形成領域に在るｎ型エピタキシャル層１２には、ｎ型シンカー層５６とｎ型埋め込み層５７とで囲まれた領域内に、ｎ型ウエル５１が形成されている。即ち、ｎ型エピタキシャル層１２がｎ型ウエル５１となる。ｎ型ウエル５１内の表面には、ｐ＋ソース拡散領域５２とｐ＋ドレイン拡散領域５３とが形成されている。
高濃度でｐ型不純物が拡散されたｐ＋ソース拡散領域５２及びｐ＋ドレイン拡散領域５３の各々は、ｐ型不純物が拡散されていないｎ型エピタキシャル層１２（ｎ型ウエル５１）内に形成されている。ｐ＋ソース拡散領域５２とｐ＋ドレイン拡散領域５３との間に在るチャネル上には、ゲート絶縁膜５５を介してゲート電極５４が形成されている。また、ｎ型シンカー層５６の各表面には、ｎ＋拡散領域５８とｎ＋拡散領域５９とが形成されている。
（寄生ＮＰＮトランジスタ）
図１６はトランジスタの切り替え時に寄生ＮＰＮトランジスタがオンする原理を説明する図である。上述した通り、ｐ型半導体基板１０上に形成されたｎ型エピタキシャル層１２には、ＬＤＭＯＳ２０、ＨＶ-Ｎ４０、ＨＶ-Ｐ５０、及びｐ型ＩＳＯ層１４が形成されている。ＬＤＭＯＳ２０は、ｎ型エピタキシャル層１２に形成されたｐ型ＩＳＯ層１４によって、周辺回路の素子から素子分離がなされている。ｐ型半導体基板１０とｐ型ＩＳＯ層１４とで分断された各島は、通常は、ｐ型半導体基板１０と逆バイアスになるように電位設定されている。
既に説明した通り、図１４（Ｂ）に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生する。この回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレイン（Ｄ）が負電圧にバイアスされる。図１６を参照して説明すると、ＬＤＭＯＳ２０のドレインとなるｎ型ドレイン領域２２及びｎ＋ドレイン拡散領域３２と、これらに繋がる同じ導電型のｎ型シンカー層３６及びｎ型埋め込み層３８とは、通常チップ内の最低電位であるｐ型半導体基板１０に対して負の電位になる。
これらのｎ型領域が負の電位になることで、ＬＤＭＯＳ２０内のｐ型ボディ拡散領域２４とｎ＋ドレイン拡散領域３２との間が順バイアスされて、ＭＯＳＦＥＴＱ２の寄生ダイオードＤ２に電流が流れる。また、ｐ型半導体基板１０とｎ型ドレイン領域２２及びｎ＋ドレイン拡散領域３２との間が順バイアスされて、寄生ダイオードＤ５に電流が流れる。
この結果、ｐ型ＩＳＯ層１４でＰＮ接合分離されたＬＤＭＯＳ２０は、ドレインが負電圧にバイアスされると、ドレインをエミッタとし、ｐ型ＩＳＯ層１４（ｐ型半導体基板１０を含む）をベース、別領域のｎ型層をコレクタとする、寄生ＮＰＮがオンすることになる。図１６では、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、及びｎ型埋め込み層３８をエミッタとし、ｐ型ＩＳＯ層１４をベースとし、ＨＶ-Ｐ５０のｎ型シンカー層５６、ｎ型埋め込み層５７、及びｎ＋拡散領域５９をコレクタとする、寄生ＮＰＮトランジスタＴｒ１がオンすることになる。
寄生電流を流すために、ｐ型領域（例えば、ｐ型半導体基板１０、ｐ型ＩＳＯ層１４、ｐ型ウエル４１、ｐ＋拡散領域４９）を介して、周辺回路から電流を引き抜く端子をＩＳＯ端子６とする。また、ｎ型領域（例えば、ｎ型シンカー層５６、ｎ型埋め込み層５７、及びｎ＋拡散領域５９）を介して、周辺回路から電流を引き抜く端子をＶＤＤ端子７とする。
図１４（Ｂ）にも示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生すると、ＭＯＳＦＥＴＱ２（ＬＤＭＯＳ２０）のドレインが負電圧にバイアスされて、寄生ダイオードＤ２、Ｄ５に順方向に電流が流れ、寄生ＮＰＮトランジスタＴｒ１がオンする。これによりドレインを介してノード１２に電流が供給される（即ち、蓄積された電子が放出される）。しかしながら、この場合には、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から電流が引き抜かれて、電位が部分的に変動し、周辺回路の動作不良が発生する。引き抜かれる電流量が多くなると、ラッチアップといわれる状態となり、素子破壊に至る場合もある。
図１７及び図１８は、図１６に示すＬＤＭＯＳ２０のドレインが負電圧にバイアスされた場合の影響を調べた結果を示すグラフである。図１７では、横軸はドレインの負電圧−ＶＦ[Ｖ]を示し、縦軸は各端子の電流Ｉ[Ａ]を示す。図１８では、横軸はドレインの負電圧−ＶＦ[Ｖ]を示し、縦軸は各端子の電流Ｉ[Ａ]を対数表示で示す。「ＰｏｗｅｒＤＲＡＩＮ」は、ｎ＋ドレイン拡散領域３２に接続されたドレイン端子（図示せず）からの入力電流を表す。「ＰＢＯＤＹ」は、ｐ型ボディ拡散領域２４に接続されたＰＢＯＤＹ端子（図示せず）からの入力電流を表す。「ＩＳＯ」はＩＳＯ端子６からの入力電流を表し、「ΔＩｄｄ」はＶＤＤ端子７からの入力電流（周辺回路から引き抜かれた電流）を表す。
図１７において、「ＰｏｗｅｒＤＲＡＩＮ」で示す「負」の電流はドレイン端子から流れ出した電流である。「ＰＢＯＤＹ」、「ＩＳＯ」及び「ΔＩｄｄ」で示す「正」の電流はそれを補う。図１７からＰＢＯＤＹ端子からの入力電流の割合が大きいことが分かる。しかしながら、図１８に対数表示で示したように、ＩＳＯ端子６からの入力電流は、入力電流全体の略１０％を占める。また、ＶＤＤ端子７からの入力電流は、入力電流全体の略１％を占める。
ＶＤＤ端子７からの入力電流の割合は全体の電流値から見ると１％と小さいが、モータ制御用の半導体集積回路では、出力電流としてアンペアレベルの電流を制御しているために、１％といえども、ｍＡのオーダーの電流に相当する。即ち、Ｈブリッジ回路の周辺回路から引き抜かれる電流は、周辺回路の各素子に割り当てられて設計されている電流と同じか、それよりも高い値となっており、電流の引き抜きにより回路設計値（電流・電位）から相当なズレを生じることになる。
本発明は、上記の基本構成のＨブリッジ回路を、素子分離用の絶縁膜や電流回生用ダイオードを設ける場合と比べて簡易な方法で改良して、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響を低減することができる新規なＨブリッジ回路を提供するものである。以下に具体的な実施の形態を示す。
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係るＨブリッジ回路の構成を表す回路図である。ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に、「回生電流」がノード１２に蓄積されて、ＮチャネルＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされる。第１の実施の形態に係るＨブリッジ回路は、「回生電流」発生時に、新たな寄生ＮＰＮトランジスタＴｒ２を生成するように構成されている以外は、図１４（Ａ）及び（Ｂ）に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を簡略化する。
図１に示すように、このＨブリッジ回路は、電源端子１とグランド端子２との間に直列に接続されたＮチャネルＭＯＳＦＥＴＱ１及びＮチャネルＭＯＳＦＥＴＱ２と、同様に電源端子１とグランド端子２との間に直列に接続されたＮチャネルＭＯＳＦＥＴＱ３及びＮチャネルＭＯＳＦＥＴＱ４と、を備えている。上側のＭＯＳＦＥＴＱ１とＱ３とは上側アームと呼ばれ、下側のＭＯＳＦＥＴＱ２とＱ４とは下側アームと呼ばれている。ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３及びＱ４の各々に対応して、寄生ダイオードＤ１、Ｄ２、Ｄ３、及びＤ４が発生する。ＭＯＳＦＥＴＱ１とＱ２との接続点３（node12）と、ＭＯＳＦＥＴＱ３とＱ４との接続点４（node34）との間には、コイル負荷５が接続されている。
図２は図１に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴＱ２を表している。ＬＤＭＯＳ２０を、周辺回路であるＨＶ-Ｎ４０及びＨＶ-Ｐ５０からＰＮ接合分離するためのｐ型拡散層を二重とし、この二重のｐ型拡散層の間にｎ型拡散層を設けた以外は、図１５に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を省略する。
ｐ型半導体基板１０上に形成されたｎ型エピタキシャル層１２には、ＬＤＭＯＳ２０を周辺回路からＰＮ接合分離するために、ｐ型ＩＳＯ層１４Ａとｐ型ＩＳＯ層１４Ｂの２つのｐ型拡散層が二重に形成されている。ｐ型ＩＳＯ層１４Ａとｐ型ＩＳＯ層１４Ｂの各々は、ｎ型エピタキシャル層１２を貫通してｐ型半導体基板１０に到達するように形成されている。ｐ型ＩＳＯ層１４Ａの表面にはｐ＋ＩＳＯ拡散領域１５Ａが形成され、ｐ型ＩＳＯ層１４Ｂの表面にはｐ＋ＩＳＯ拡散領域１５Ｂが形成されている。
また、ｎ型エピタキシャル層１２には、ｐ型ＩＳＯ層１４Ａとｐ型ＩＳＯ層１４Ｂとの間にｎ型拡散層６０が形成されている。ｎ型拡散層６０は、ｎ型エピタキシャル層１２を貫通してｐ型半導体基板１０に到達するように形成されている。ｎ型拡散層６０は、ｎ＋拡散領域６０Ａ、ｎ−拡散領域６０Ｂ、及びｎ＋拡散領域６０Ｃの３種類のｎ型拡散領域から構成されている。ｎ＋拡散領域６０Ａは、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように形成されている。ｎ＋拡散領域６０Ｃは、ｎ型拡散層６０の表面に形成されている。ｎ−拡散領域６０Ｂは、ｎ＋拡散領域６０Ａとｎ＋拡散領域６０Ｃとの間に形成されている。
更に、ｐ型ＩＳＯ層１４Ａとｎ型拡散層６０とは、配線により接続点８に電気的に接続されている。接続点８は、配線によりｎ＋ソース拡散領域２６とソース端子６２との間にある接続点９に電気的に接続されている。これにより、ｐ型ＩＳＯ層１４Ａとｎ型拡散層６０の電位（接続点８の電位）は、ＬＤＭＯＳ２０のソース端子６２の電位（接続点９の電位）と同じになる。なお、図２には、ｎ＋ドレイン拡散領域３２に接続されたドレイン端子６４も図示されている。
上記の構成により、図１に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生する。この回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされる。基本構成のＨブリッジ回路と同様に（図１６参照）、寄生ダイオードＤ２、寄生ダイオードＤ５に電流が流れる。この結果、ｐ型ＩＳＯ層１４Ａ、１４ＢでＰＮ接合分離されたＬＤＭＯＳ２０は、ドレインが負電圧にバイアスされると、ドレインをエミッタとし、ｐ型ＩＳＯ層１４Ａ、１４Ｂをベース、別領域のｎ型層をコレクタとする、寄生ＮＰＮがオンすることになる。これによりドレインを介してノード１２に電流が供給される。
図２では、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、及びｎ型埋め込み層３８をエミッタとし、ｐ型ＩＳＯ層１４Ａをベースとし、ｎ型拡散層６０をコレクタとする、寄生ＮＰＮトランジスタＴｒ２がオンすることになる。また、基本構成のＨブリッジ回路と同様に（図１６参照）、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、及びｎ型埋め込み層３８をエミッタとし、ｐ型ＩＳＯ層１４Ｂをベースとし、ＨＶ-Ｐ５０のｎ型シンカー層５６、ｎ型埋め込み層５７、及びｎ＋拡散領域５９をコレクタとする、寄生ＮＰＮトランジスタＴｒ１もオンすることになる。
寄生ＮＰＮトランジスタＴｒ２は、寄生ＮＰＮトランジスタＴｒ１よりも、ＬＤＭＯＳ２０への距離が近いため、電流増幅率ｈＦＥも大きい。本実施の形態では、このように意図的に発生させた寄生ＮＰＮトランジスタＴｒ２からドレインへの電流供給が増加することで、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から引き抜かれる電流量が減少する。従って、周辺回路の動作不良が発生するのを防止することができる。
図３〜図６を参照して、第１の実施の形態に係るＨブリッジ回路でＬＤＭＯＳ２０のドレインが負電圧にバイアスされた場合の影響を、基本構成のＨブリッジ回路（図１４〜図１８参照）と比較して示す。図３は基本構成のＨブリッジ回路において各端子を流れる電流の割合を示すグラフである。図５は第１の実施の形態に係るＨブリッジ回路において各端子を流れる電流の割合を示すグラフである。ＶＤＤ端子７の位置は、ＬＤＭＯＳ２０から５０μｍだけ離間した位置とした。
図３及び図５において、横軸はドレインの負電圧−ＶＦ[Ｖ]を示し、縦軸はドレイン端子を流れる電流量を１００％とした場合に各端子を流れる電流の割合[％]を示す。「Ｎ島」は、ｎ型拡散層６０に接続されたＮ島端子（図示せず）からの入力電流を表す。図３と図５とを比較すれば分かるように、寄生ＮＰＮトランジスタＴｒ２を生成するようにした第１の実施の形態では、ｎ型拡散層６０に接続されたＮ島端子（図示せず）からの入力電流、即ち、寄生ＮＰＮトランジスタＴｒ２からの供給電流が増加している。それに応じて、ＰＢＯＤＹ端子（図示せず）、ＩＳＯ端子６、ＶＤＤ端子７からの入力電流は減少している。この通り、寄生ＮＰＮトランジスタＴｒ２からの電流供給が増加することで、周辺回路から引き抜かれる電流量が減少することが実験的にも確認できる。
図４は基本構成のＨブリッジ回路においてＬＤＭＯＳ２０からの距離に応じてＶＤＤ端子７を流れる電流量を示すグラフである。ドレインの負電圧−ＶＦ[Ｖ]は、−０．６Ｖ、−０．７Ｖ、−０．８Ｖ、−０．９Ｖ、−１Ｖの５値とした。図６は第１の実施の形態に係るＨブリッジ回路においてＬＤＭＯＳ２０からの距離に応じてＶＤＤ端子７を流れる電流量を示すグラフである。ドレインの負電圧−ＶＦ[Ｖ]は、−０．７Ｖ、−０．８Ｖ、−０．９Ｖ、−１Ｖの４値とした。
図４及び図６において、横軸はＬＤＭＯＳ２０からのＶＤＤ端子７までの距離[μｍ]を示し、縦軸はＶＤＤ端子７からの入力電流[ｍＡ]を示す。図４と図６とを比較すれば分かるように、寄生ＮＰＮトランジスタＴｒ２を生成するようにした第１の実施の形態では、ＶＤＤ端子７からの入力電流ΔＩｄｄは、ドレインの負電圧の値によらず略半分程度に減少している。ＶＤＤ端子７がＬＤＭＯＳ２０から５０μｍの至近距離にある場合にも、入力電流ΔＩｄｄは顕著に減少している。この通り、寄生ＮＰＮトランジスタＴｒ２からの電流供給が増加することで、近接する周辺回路から引き抜かれる電流量が顕著に減少することが実験的にも確認できる。
以上説明した通り、第１の実施の形態に係るＨブリッジ回路では、ＬＤＭＯＳ（ＭＯＳＦＥＴＱ２）を周辺回路からＰＮ接合分離するためのｐ型ＩＳＯ層を二重に形成すると共に、この二重のｐ型ＩＳＯ層の間にｎ型拡散層を形成して、ｐ型ＩＳＯ層とｎ型拡散層の電位が、ＬＤＭＯＳのソース端子の電位と同じになるように配線している。
この構成により、ＭＯＳＦＥＴＱ１の切り替え時に発生する回生電流により、ＬＤＭＯＳのドレインが負電圧にバイアスされても、ＬＤＭＯＳの寄生ダイオードに並列に接続された寄生ＮＰＮトランジスタを意図的に生成し、ＬＤＭＯＳのソースとドレインとを導通して、寄生ＮＰＮトランジスタからドレインに電流を供給する。寄生ＮＰＮトランジスタからの電流供給が増加するので、周辺回路から引き抜かれる電流量が減少する。従って、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響が、基本構成のＨブリッジ回路に比べて顕著に低減する。
また、この二重ＩＳＯの構成としては、ｐ型層及びｎ型層を追加するだけであり、素子分離用の絶縁膜や電流回生用ダイオードを設ける場合と比べて簡易な構成で、Ｈブリッジ回路を改良することができる。
＜第２の実施の形態＞
図７は本発明の第２の実施の形態に係るＨブリッジ回路の構成を表す回路図である。第２の実施の形態に係るＨブリッジ回路は、予めＮＰＮトランジスタＴｒ３を組み込んで構成されている以外は、図１４（Ａ）及び（Ｂ）に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を簡略化する。
図７に示すように、このＨブリッジ回路は、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたＮＰＮトランジスタＴｒ３を備えている。ＮＰＮトランジスタＴｒ３のベース及びコレクタは、接続点８Ａ及び接続点９Ａを介してＭＯＳＦＥＴＱ２のソースに接続されている。ＮＰＮトランジスタＴｒ３のエミッタは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
図８は図７に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴＱ２を表している。ＬＤＭＯＳ２０とｐ型ＩＳＯ層１４との間に、ＮＰＮトランジスタＴｒ３を設けた以外は、図１５に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を省略する。
ｐ型半導体基板１０上に形成されたｎ型エピタキシャル層１２には、ＬＤＭＯＳ２０の周辺回路側のｎ型シンカー層３６とｐ型ＩＳＯ層１４との間に、ＮＰＮトランジスタＴｒ３が形成されている。ＮＰＮトランジスタＴｒ３の形成領域には、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように、ＰＮ接合分離のためのｎ型埋め込み層６６が形成されている。
また、エミッタ層となるｎ型エピタキシャル層１２（詳しくは、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、ｎ型埋め込み層３８、及びｎ型埋め込み層６６を含む）の表面には、ベース層となるｐ型ウエル６８が形成されている。ｐ型ウエル６８内の表面には、ｐ＋拡散領域７０とコレクタ層となるｎ＋拡散領域７２とが形成されている。ｐ型ＩＳＯ層１４に加えて、ｐ型ウエル６８を形成するという点では、第１の実施の形態と同様に、二重の拡散層を設けたことになる。この構成を二重ＩＳＯ構成という。
また、ベース層となるｐ型ウエル６８は、ｐ＋拡散領域７０を介して、配線により接続点８Ａに電気的に接続されている。コレクタ層となるｎ＋拡散領域７２は、配線により接続点８Ａに電気的に接続されている。接続点８Ａは、配線によりｎ＋ソース拡散領域２６とソース端子６２との間にある接続点９Ａに電気的に接続されている。これにより、ＮＰＮトランジスタＴｒ３のｐ型ウエル６８（ベース層）とｎ＋拡散領域７２（コレクタ層）の電位（接続点８Ａの電位）は、ＬＤＭＯＳ２０のソース端子６２の電位（接続点９Ａの電位）と同じになる。
図７に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生する。この回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされる。基本構成のＨブリッジ回路と同様に（図１６参照）、寄生ダイオードＤ２、寄生ダイオードＤ５に電流が流れる。
この結果、ｐ型ＩＳＯ層１４でＰＮ接合分離されたＬＤＭＯＳ２０では、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、及びｎ型埋め込み層３８，６６をエミッタとし、ｐ型ＩＳＯ層１４をベースとし、ＨＶ-Ｐ５０のｎ型シンカー層５６、ｎ型埋め込み層５７、及びｎ＋拡散領域５９をコレクタとする、寄生ＮＰＮトランジスタＴｒ１がオンすることになる。これによりドレインを介してノード１２に電流が供給される。
また、図７に示す構成では、ｐ型ウエル６８をベース、ｎ＋拡散領域７２をコレクタ、ｎ型エピタキシャル層１２をエミッタとするＮＰＮトランジスタＴｒ３がオンする。これによりドレインを介してノード１２に電流が供給される。
第１の実施の形態と同様に、予め組み込まれたＮＰＮトランジスタＴｒ３は、寄生ＮＰＮトランジスタＴｒ１よりも、ベース幅も狭くなり、電流増幅率ｈＦＥも大きい。本実施の形態では、このようにＮＰＮトランジスタＴｒ３からの電流供給が増加することで、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から引き抜かれる電流量が減少する。従って、周辺回路の動作不良が発生するのを防止することができる。
但し、通常動作ではドレイン層は正の高電圧に持ち上がるため、ＮＰＮトランジスタＴｒ３のＥＢ接合は高い逆耐圧を必要とする。また、順バイアス時の電流増幅率（通常のＮＰＮトランジスタの逆ｈＦＥ）を高くし、ダイオード接続されたＮＰＮトランジスタＴｒ３からの電流供給を増やす必要がある。
第１の実施の形態の寄生ＮＰＮトランジスタＴｒ２のｈＦＥは通常０．１以下である。これに対し、別の拡散層であるｐ型ウエル６８をベース層としたＮＰＮトランジスタＴｒ３の逆ｈＦＥは１０前後と２桁程度大きい。従って、電流供給手段として有効に機能する。
以上説明した通り、第２の実施の形態に係るＨブリッジ回路では、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたＮＰＮトランジスタＴｒ３が予め組み込まれている。また、ＮＰＮトランジスタＴｒ３のベース及びコレクタはＭＯＳＦＥＴＱ２のソースに接続され、エミッタはＭＯＳＦＥＴＱ２のドレインに接続されている。
この構成により、ＭＯＳＦＥＴＱ１の切り替え時に発生する回生電流により、ＬＤＭＯＳのドレインが負電圧にバイアスされても、ＬＤＭＯＳの寄生ダイオードに並列に接続されたＮＰＮトランジスタがオンし、ＬＤＭＯＳのソースとドレインとを導通して、ＮＰＮトランジスタからドレインに電流を供給する。ＮＰＮトランジスタからの電流供給が増加するので、周辺回路から引き抜かれる電流量が減少する。従って、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響が、基本構成のＨブリッジ回路に比べて顕著に低減する。
また、二重ＩＳＯ構成としては、ｐ型領域及びｎ型領域を追加するだけであり、素子分離用の絶縁膜を設ける場合と比べて簡易な構成で、Ｈブリッジ回路を改良することができる。
＜第３の実施の形態＞
図９は本発明の第３の実施の形態に係るＨブリッジ回路の構成を表す回路図である。第３の実施の形態に係るＨブリッジ回路は、予めショットキー（バリア）ダイオードを組み込んで構成されている以外は、図１４（Ａ）及び（Ｂ）に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を簡略化する。
図９に示すように、このＨブリッジ回路は、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキーダイオードＳＢＤを備えている。ショットキーダイオードＳＢＤのアノードは、接続点９Ｂを介してＭＯＳＦＥＴＱ２のソースに接続されている。ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
図１０は図９に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴＱ２を表している。ＬＤＭＯＳ２０とｐ型ＩＳＯ層１４との間に、ショットキーダイオードＳＢＤを設けた以外は、図１５に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を省略する。
ｐ型半導体基板１０上に形成されたｎ型エピタキシャル層１２には、ＬＤＭＯＳ２０の周辺回路側のｎ型シンカー層３６とｐ型ＩＳＯ層１４との間に、ショットキーダイオードＳＢＤが形成されている。ショットキーダイオードＳＢＤの形成領域には、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように、ＰＮ接合分離のためのｎ型埋め込み層７４が形成されている。また、カソードとなるｎ型エピタキシャル層１２（詳しくは、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、ｎ型埋め込み層３８、及びｎ型埋め込み層７４を含む）の表面には、コンタクト層となるｐ−拡散層７６Ａ及びｐ＋拡散領域７６Ｂが形成されている。ｎ型エピタキシャル層１２の表面には、一部がｐ＋拡散領域７６Ｂと接触するようにアノードとなる金属膜７８が形成されている。ｐ型ＩＳＯ層１４に加えて、ｐ−拡散層７６Ａ及びｐ＋拡散領域７６Ｂを形成するという点では、第１及び第２の実施の形態と同様に、二重の拡散層を設けたことになる。
また、アノードとなる金属膜７８は、配線によりｎ＋ソース拡散領域２６とソース端子との間にある接続点９Ｂに電気的に接続されている。これにより、ショットキーダイオードＳＢＤの金属膜７８（アノード）の電位は、ＬＤＭＯＳ２０のソース端子の電位（ここでは、接続点９Ｂの電位であり、グランド端子２と同電位）と同じになる。
図９に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生する。この回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされる。通常は、基本構成のＨブリッジ回路と同様に（図１６参照）、寄生ダイオードＤ２、寄生ダイオードＤ５に電流が流れる。
この結果、ｐ型ＩＳＯ層１４でＰＮ接合分離されたＬＤＭＯＳ２０では、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、及びｎ型埋め込み層３８をエミッタとし、ｐ型ＩＳＯ層１４をベースとし、ＨＶ-Ｐ５０のｎ型シンカー層５６、ｎ型埋め込み層５７、及びｎ＋拡散領域５９をコレクタとする、寄生ＮＰＮトランジスタＴｒ１がオンすることになる。これによりドレインを介してノード１２に電流が供給される。
しかしながら、図９及び図１０に示す構成では、金属膜７８をアノード、ｎ型エピタキシャル層１２をカソードとするショットキーダイオードＳＢＤがオンする。これによりドレインを介してノード１２に電流が供給される。
図１１はショットキーダイオード（schottky）と通常のＰＮ接合ダイオード（diode）の電圧-電流特性を示すグラフである。横軸は順方向時の電圧ＶＦ[Ｖ]を示し、縦軸は順方向時の電流[Ａ]を対数表示で示す。ショットキーダイオードＳＢＤの面積は１μｍ２である。図１１から分かるように、ショットキーダイオードは、順方向時の立ち上がり電圧がＰＮ接合ダイオードに比べ低くなるという特徴を備えている。
本実施の形態では、この特徴を利用して、ＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされたときに、ＰＮ接合による寄生ダイオードＤ５がオンしてＩＳＯ端子６から電流が流れ出す前に、ショットキーダイオードＳＢＤから電流を供給する。これにより、寄生ＮＰＮトランジスタＴｒ１がオンするのが遅れて、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から引き抜かれる電流量が減少する。従って、周辺回路の動作不良が発生するのを防止することができる。
但し、順バイアスの電圧値が、０．８Ｖ程度以上になると、ショットキーダイオードＳＢＤのカソードであるｎ型エピタキシャル層１２の直列抵抗による電圧降下が生じ、流れる電流は飽和傾向を示すようになる。このため、ショットキーダイオードＳＢＤを、順バイアス電圧値が０．８Ｖ未満の範囲で動作させる。
以上説明した通り、第３の実施の形態に係るＨブリッジ回路では、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキーダイオードＳＢＤが予め組み込まれている。また、ショットキーダイオードＳＢＤのアノードは、ＭＯＳＦＥＴＱ２のソースに接続され、ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
この構成により、ＭＯＳＦＥＴＱ１の切り替え時に発生する回生電流により、ＬＤＭＯＳのドレインが負電圧にバイアスされても、ＬＤＭＯＳの寄生ダイオードに並列に接続されたショットキーダイオードＳＢＤがＰＮ接合よりも先にオンし、ＬＤＭＯＳのソースとドレインとを導通して、ショットキーダイオードＳＢＤからドレインに電流を供給する。寄生ダイオードの立ち上がりが遅く、寄生ＮＰＮトランジスタがオンするのも遅くなるので、周辺回路から引き抜かれる電流量が減少する。従って、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響が、基本構成のＨブリッジ回路に比べて顕著に低減する。
また、二重ＩＳＯ構成としては、ｐ型領域、ｎ型領域、及び金属膜を追加するだけであり、素子分離用の絶縁膜を設ける場合と比べて簡易な構成で、Ｈブリッジ回路を改良することができる。
＜第４の実施の形態＞
図１２は本発明の第４の実施の形態に係るＨブリッジ回路の構成を表す回路図である。第４の実施の形態に係るＨブリッジ回路は、予めショットキー（バリア）トランジスタを組み込んで構成されている以外は、図１４（Ａ）及び（Ｂ）に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を簡略化する。
図１２に示すように、このＨブリッジ回路は、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキートランジスタＳＢＴｒを備えている。ショットキートランジスタＳＢＴｒは、ショットキーダイオードＳＢＤとＮＰＮトランジスタＴｒ４とを組み合わせたものである。
第３の実施の形態と同様に、ショットキーダイオードＳＢＤのアノードは、接続点９Ｃを介してＭＯＳＦＥＴＱ２のソースに接続されている。ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。ＮＰＮトランジスタＴｒ４のベース及びコレクタは、接続点９Ｃを介してＭＯＳＦＥＴＱ２のソースに接続されている。ＮＰＮトランジスタＴｒ４のエミッタは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
図１３は図１２に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴＱ２を表している。ＬＤＭＯＳ２０とｐ型ＩＳＯ層１４との間に、ショットキートランジスタＳＢＴｒを設けた以外は、図１５に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を省略する。
ｐ型半導体基板１０上に形成されたｎ型エピタキシャル層１２には、ＬＤＭＯＳ２０の周辺回路側のｎ型シンカー層３６とｐ型ＩＳＯ層１４との間に、ショットキートランジスタＳＢＴｒが形成されている。ショットキートランジスタＳＢＴｒの形成領域には、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように、ＰＮ接合分離のためのｎ型埋め込み層８０が形成されている。また、ショットキーダイオードＳＢＤのカソードとなるｎ型エピタキシャル層１２（詳しくは、ｎ型ドレイン領域２２、ｎ＋ドレイン拡散領域３２、ｎ型埋め込み層３８、及びｎ型埋め込み層８０を含む）の表面には、コンタクト層となるｐ−拡散層８２及びｐ＋拡散領域８２Ａが形成されている。
また、ＮＰＮトランジスタＴｒ４のエミッタ層となるｎ型エピタキシャル層１２の表面には、ベース層となるｐ型ウエル８４が形成されている。ｐ型ウエル８４内の表面には、ｐ＋拡散領域８４Ａとコレクタ層となるｎ＋拡散領域８６とが形成されている。更に、ｎ型エピタキシャル層１２の表面には、一部がｐ＋拡散領域８２Ａ及びｐ＋拡散領域８４Ａと接触するように、ショットキーダイオードＳＢＤのアノードとなる金属膜８８が形成されている。
ショットキーダイオードＳＢＤのアノードとなる金属膜８８は、配線によりｎ＋ソース拡散領域２６とソース端子６２との間にある接続点９Ｃに電気的に接続されている。これにより、ショットキーダイオードＳＢＤの金属膜８８（アノード）の電位は、ＬＤＭＯＳ２０のソース端子６２の電位（接続点９Ｃの電位）と同じになる。
また、ＮＰＮトランジスタＴｒ４のベース層となるｐ型ウエル８４は、ｐ＋拡散領域８４Ａを介して、配線によりｎ＋ソース拡散領域２６とソース端子６２との間にある接続点９Ｃに電気的に接続されている。コレクタ層となるｎ＋拡散領域８６は、配線により接続点９Ｃに電気的に接続されている。これにより、ＮＰＮトランジスタＴｒ４のｐ型ウエル８４（ベース層）とｎ＋拡散領域８６（コレクタ層）の電位は、ＬＤＭＯＳ２０のソース端子６２の電位（接続点９Ｃの電位）と同じになる。
図１３に示す配線方法では、ＬＤＭＯＳ２０のドレインとソースの間が順バイアスされると、立ち上がり電圧の低いショットキーダイオードＳＢＤがまずオンになる。順バイアスの電圧値が高くなり、ＮＰＮトランジスタＴｒ４もオンする電圧になると、ＮＰＮトランジスタＴｒ４のｐ型ウエル８４（ベース層）にベース電流が流れる。これによりｎ型エピタキシャル層１２（エミッタ層）には、ベース電流のｈＦＥ倍の電流が流れ、ＬＤＭＯＳ２０のドレインに電流を供給する。
本実施の形態では、ＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされたときに、ＰＮ接合による寄生ダイオードＤ５がオンしてＩＳＯ端子６から電流が流れ出す前に、ショットキーダイオードＳＢＤから電流を供給する。これにより、寄生ＮＰＮトランジスタＴｒ１がオンするのが遅れて、ＩＳＯ端子６やＶＤＤ端子７を介して周辺回路から引き抜かれる電流量が減少する。従って、周辺回路の動作不良が発生するのを防止することができる。
また、ショットキーダイオードＳＢＤに次いで、ＮＰＮトランジスタＴｒ４がオンになり、ＬＤＭＯＳ２０のドレインに電流を供給する。ショットキーダイオードＳＢＤとＮＰＮトランジスタＴｒ４の両者の和の電流を供給することで、その分、周辺回路から引き抜かれる電流量が減少する。
以上説明した通り、第４の実施の形態に係るＨブリッジ回路では、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキートランジスタＳＢＴｒが予め組み込まれている。また、ショットキーダイオードＳＢＤのアノードは、ＭＯＳＦＥＴＱ２のソースに接続され、ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。また、ＮＰＮトランジスタＴｒ４のベース及びコレクタは、ＭＯＳＦＥＴＱ２のソースに接続され、ＮＰＮトランジスタＴｒ４のエミッタは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
この構成により、ＭＯＳＦＥＴＱ１の切り替え時に発生する回生電流により、ＬＤＭＯＳのドレインが負電圧にバイアスされても、ＬＤＭＯＳの寄生ダイオードに並列に接続されたショットキーダイオードＳＢＤがＰＮ接合よりも先にオンし、ＬＤＭＯＳのソースとドレインとを導通して、ショットキーダイオードＳＢＤからドレインに電流を供給する。寄生ダイオードの立ち上がりがより遅く、寄生ＮＰＮトランジスタがオンするのも遅くなるので、周辺回路から引き抜かれる電流量が減少する。従って、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響が、基本構成のＨブリッジ回路に比べて顕著に低減する。
また、ショットキーダイオードＳＢＤに次いで、ＮＰＮトランジスタＴｒ４がオンになり、ＬＤＭＯＳのドレインに電流を供給する。ショットキーダイオードＳＢＤとＮＰＮトランジスタＴｒ４の両者の和の電流を供給することで、周辺回路から引き抜かれる電流量が更に減少する。
また、二重ＩＳＯ構成としては、ｐ型領域、ｎ型領域、及び金属膜を追加するだけであり、素子分離用の絶縁膜を設ける場合と比べて簡易な構成で、Ｈブリッジ回路を改良することができる。
（第３及び第４の実施の形態の変形例）
なお、上記の第３及び第４の実施の形態では、ショットキーダイオード又はショットキートランジスタの形成領域において、ＰＮ接合分離のためのｎ型埋め込み層を形成する構成について説明したが、ショットキー接合に直列に形成されるｎ型エピタキシャル層の抵抗を下げるために、ｎ型埋め込み層の周囲に低濃度のｎ型拡散層を重ねて形成することが好ましい。例えば、第４の実施の形態の構成に加えて説明すると、図１９に示すように、ｎ型埋め込み層８０の周囲に、低濃度のｎ型不純物を拡散させたｎ−拡散領域８０Ａを形成する。
また、組立て工程等で出力端子に求められる静電破壊強度を確保するために、ＬＤＭＯＳのドレイン耐圧よりも低い接合耐圧を有するＰＮ接合を、集積回路中に意図的に形成しておくことが好ましい。例えば、第４の実施の形態の構成に加えて説明すると、図２０に示すように、ショットキートランジスタの形成領域の周辺部において、ｎ型エピタキシャル層１２の表面にｎ型タブ領域（Ntub）９６と、これに接するｐ型ボディ拡散領域（Pbody）９８とを形成する。
＜第５の実施の形態＞
図２１は本発明の第５の実施の形態に係るＨブリッジ回路の構成を表す回路図である。第５の実施の形態に係るＨブリッジ回路は、ＬＤＭＯＳ、ＨＶ-Ｎ及びＨＶ-Ｐに共通のｎ型埋め込み層を設け、ｐ型ＩＳＯ層によるＰＮ接合分離ではなく、酸化膜分離によりＬＤＭＯＳを周辺回路の素子から素子分離している以外は、図１２及び図１３に示す第４の実施の形態に係るＨブリッジ回路の構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を簡略化する。
図２１に示すように、このＨブリッジ回路は、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキー（バリア）トランジスタＳＢＴｒを備えている。第４の実施の形態と同様に、ショットキーダイオードＳＢＤのアノードは、接続点９Ｃを介してＭＯＳＦＥＴＱ２のソースに接続されている。ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。ＮＰＮトランジスタＴｒ４のベース及びコレクタは、接続点９Ｃを介してＭＯＳＦＥＴＱ２のソースに接続されている。ＮＰＮトランジスタＴｒ４のエミッタは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
第４の実施の形態に係るＨブリッジ回路や、基本構成のＨブリッジ回路と異なる点は、回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレイン（Ｄ）が負電圧にバイアスされても、寄生ＮＰＮがオンしないことである。即ち、本実施の形態では、ｐ型ＩＳＯ層でＰＮ接合分離されていないため、ドレインをエミッタとし、ｐ型ＩＳＯ層をベース、別領域のｎ型層をコレクタとする、寄生ＮＰＮトランジスタＴｒ１は発生しない。即ち、ＶＤＤ端子７を介して周辺回路から電流が引き抜かれることはない。
図２２は図２１に示すＨブリッジ回路を含むモータ制御回路を酸化膜分離された半導体集積回路で構成した場合の模式的な断面図である。この半導体集積回路には、ｐ型半導体基板１０とｎ型エピタキシャル層１２との境界を跨ぐように、ＰＮ接合分離のためのｎ型埋め込み層１００が形成されている。
第４の実施の形態に係るモータ制御回路では、ＬＤＭＯＳ２０にはｎ型埋め込み層３８、ショットキートランジスタＳＢＴｒにはｎ型埋め込み層８０、ＨＶ−Ｐ５０にはｎ型埋め込み層５７、ＨＶ−Ｎ４０にはｐ型埋め込み層４７というように、素子毎にｎ型埋め込み層が設けられている（図１３参照）。これに対し、本実施の形態では、ＬＤＭＯＳ２０、ショットキートランジスタＳＢＴｒ、ＨＶ−Ｎ５０、及びＨＶ−Ｐ４０の各素子に共通のｎ型埋め込み層１００が形成されている。
ＨＶ−Ｎ４０のｐ型埋め込み層４７をｎ型埋め込み層１００に代えたことで、ＨＶ−Ｐ４０の構成が変更されるので、変更点だけを簡単に説明する。ＨＶ-Ｎ４０の形成領域に在るｎ型エピタキシャル層１２には、ｐ型シンカー層とｐ型埋め込み層とを省略して、ｐ型ウエル４１が形成されている。これ以外は、他の実施の形態のＨＶ−Ｎ４０と同じ構成であるため説明を省略する。
ＬＤＭＯＳ２０は、Ｈブリッジ回路の下側アームのＭＯＳＦＥＴＱ２を表している。ショットキートランジスタＳＢＴｒとＨＶ-Ｐ５０との間には、素子分離用の酸化膜１０２が設けられている。ｐ型ＩＳＯ層（ＰＮ接合分離膜）に代えて酸化膜１０２を設けた以外は、図１３に示すＨブリッジ回路の基本構成と同じ構成を備えている。従って、同じ構成部分には同じ符号を付して説明を省略する。
酸化膜１０２は、ｎ型エピタキシャル層１２の表面及び内部で、隣接する素子間（例えば、ショットキートランジスタＳＢＴｒとＨＶ-Ｐ５０との間）を絶縁分離する絶縁膜として設けられている。酸化膜１０２は、ｎ型エピタキシャル層１２の表面に配置された表面酸化膜と、この表面酸化膜からｎ型エピタキシャル層１２及びｎ型埋め込み層１００を貫通してｎ型埋め込み層１００の下方まで延びたトレンチ酸化膜と、で構成されている。表面酸化膜は、ｎ型エピタキシャル層１２表面で隣接する素子間を絶縁分離する。表面酸化膜は、ＬＯＣＯＳ酸化膜３４と一体化されている場合もある。トレンチ酸化膜は、ｎ型エピタキシャル層１２内部で隣接する素子間を絶縁分離する。
図２２に示すように、ＭＯＳＦＥＴＱ１のゲート信号がオンからオフに切り替わる時に「回生電流」が発生する。この回生電流によりＮチャネルＭＯＳＦＥＴＱ２のドレインが負電圧にバイアスされる。ＬＤＭＯＳ２０のドレインとなるｎ型ドレイン領域２２及びｎ＋ドレイン拡散領域３２と、これらに繋がる同じ導電型のｎ型シンカー層３６及びｎ型埋め込み層１００とは、ｐ型半導体基板１０に対して負の電位になる。
これらのｎ型領域が負の電位になることで、ＬＤＭＯＳ２０内のＰ型ボディ拡散領域２４とｎ＋ドレイン拡散領域３２との間が順バイアスされて、ＭＯＳＦＥＴＱ２の寄生ダイオードＤ２に電流が流れる。さらに、ｐ型半導体基板１０はリードフレーム上にダイボンディングされた場合、このＩＣチップの最低電位（外部配線の関係でＩＳＯ電位）に設定される。そのため、ｐ型半導体基板１０とｎ型ドレイン領域２２及びｎ＋ドレイン拡散領域３２との間が順バイアスされて、寄生ダイオードＤ５に電流が流れる。
ＬＤＭＯＳ２０のドレインにｐ型半導体基板１０から電流が流れ込むということは、ｐ型半導体基板１０内に電位差が生じ、部分的に最低電位から浮くことを意味する。なお、ｐ型半導体基板１０がＧＮＤに繋がる部分（Psub）を図示する。このように、基板電位が変動することは、同一基板上に搭載された回路に対し、ノイズを発生させ、さらには寄生素子を誘発し、ラッチアップ等の不具合の原因となる可能性がある。
そこで、本実施の形態では、ＭＯＳＦＥＴＱ２のドレインが負にバイアスされたときに、ＰＮ接合による寄生ダイオードＤ５がオンしてｐ型半導体基板１０から電流が流れ出す前に、ショットキーダイオードＳＢＤ（金属膜８８を含む）から電流を供給する。これにより、ｐ型半導体基板１０から流れ込む電流量が減少する。更に、より順バイアスが深くなった時には、ｐ＋拡散領域８４Ａをコレクタ、ｎ＋拡散領域８６をベースとし、ｎ型ドレイン領域２２をエミッタとするＮＰＮトランジスタのダイオード接続により、ベース電流の逆ｈＦＥ倍の電流をこのＮＰＮから供給することで、ｐ型半導体基板１０からの電流供給量を減らすことができる。
以上説明した通り、第５の実施の形態に係るＨブリッジ回路では、下側アームのＮチャネルＭＯＳＦＥＴＱ２の寄生ダイオードＤ２と並列に接続されたショットキートランジスタＳＢＴｒが予め組み込まれている。また、ショットキーダイオードＳＢＤのアノードは、ＭＯＳＦＥＴＱ２のソースに接続され、ショットキーダイオードＳＢＤのカソードは、ＭＯＳＦＥＴＱ２のドレインに接続されている。また、ＮＰＮトランジスタＴｒ４のベース及びコレクタは、ＭＯＳＦＥＴＱ２のソースに接続され、ＮＰＮトランジスタＴｒ４のエミッタは、ＭＯＳＦＥＴＱ２のドレインに接続されている。
この構成により、ＭＯＳＦＥＴＱ１の切り替え時に発生する回生電流により、ＬＤＭＯＳのドレインが負電圧にバイアスされても、ＬＤＭＯＳの寄生ダイオードに並列に接続されたショットキーダイオードＳＢＤがＰＮ接合よりも先にオンし、ＬＤＭＯＳのソースとドレインとを導通して、ショットキーダイオードＳＢＤからドレインに電流を供給する。寄生ダイオードの立ち上がりがより遅くなるので、周辺回路から引き抜かれる電流量が減少する。従って、ＭＯＳＦＥＴの切り替え時に発生する回生電流が周辺回路に与える影響が、基本構成のＨブリッジ回路に比べて顕著に低減する。
また、ショットキーダイオードＳＢＤに次いで、ＮＰＮトランジスタＴｒ４がオンになり、ＬＤＭＯＳのドレインに電流を供給する。ショットキーダイオードＳＢＤとＮＰＮトランジスタＴｒ４の両者の和の電流を供給することで、周辺回路から引き抜かれる電流量が更に減少する。
特に、第５の実施の形態に係るＨブリッジ回路では、素子分離用の絶縁膜を設けた構成においても解消できない回生電流の影響を低減することができ、周辺回路から引き抜かれる電流量が減少する点に重要な意味がある。また、素子分離用の絶縁膜を設ける構成であっても、電流回生用ダイオード等を設ける場合と比べて簡易な構成で、Ｈブリッジ回路を改良することができる。
本発明の第１の実施の形態に係るＨブリッジ回路の構成を表す回路図である。 図１に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。 基本構成のＨブリッジ回路において各端子を流れる電流の割合を示すグラフである。 基本構成のＨブリッジ回路においてＬＤＭＯＳ２０からの距離に応じてＶＤＤ端子７を流れる電流量を示すグラフである。 第１の実施の形態に係るＨブリッジ回路において各端子を流れる電流の割合を示すグラフである。 第１の実施の形態に係るＨブリッジ回路においてＬＤＭＯＳ２０からの距離に応じてＶＤＤ端子７を流れる電流量を示すグラフである。 本発明の第２の実施の形態に係るＨブリッジ回路の構成を表す回路図である。 図７に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。 本発明の第３の実施の形態に係るＨブリッジ回路の構成を表す回路図である。 図９に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。 ショットキーダイオードと通常のＰＮ接合ダイオードの電圧-電流特性を示すグラフである。 本発明の第４の実施の形態に係るＨブリッジ回路の構成を表す回路図である。 図１２に示すＨブリッジ回路を含むモータ制御回路をＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。 （Ａ）及び（Ｂ）はＨブリッジ回路の基本構成を示す回路図である。 （Ａ）及び（Ｂ）は、Ｈブリッジ回路を含むモータ制御回路を、ＰＮ接合分離された半導体集積回路で構成した場合の模式的な断面図である。 トランジスタの切り替え時に寄生ＮＰＮトランジスタがオンする原理を説明する図である。 図１６に示すＬＤＭＯＳ２０のドレインが負電圧にバイアスされた場合の影響を調べた結果を示すグラフである。 図１６に示すＬＤＭＯＳ２０のドレインが負電圧にバイアスされた場合の影響を調べた結果を示すグラフである。 第４の実施の形態の変形例を示す断面図である。 第４の実施の形態の変形例を示す断面図である。 本発明の第５の実施の形態に係るＨブリッジ回路の構成を表す回路図である。 図２１に示すＨブリッジ回路を含むモータ制御回路を酸化膜分離された半導体集積回路で構成した場合の模式的な断面図である。
符号の説明
１ 電源端子
２ グランド端子
３ 接続点
４ 接続点
５ コイル負荷
６ ＩＳＯ端子
７ ＶＤＤ端子
８ 接続点
８Ａ 接続点
９ 接続点
９Ａ 接続点
９Ｂ 接続点
９Ｃ 接続点
１０ ｐ型半導体基板
１２ ｎ型エピタキシャル層
１４ ｐ型分離拡散層（ｐ型ＩＳＯ層）
１４Ａ ｐ型ＩＳＯ層
１４Ｂ ｐ型ＩＳＯ層
１５ ｐ＋拡散領域
１５Ａ ｐ＋拡散領域
１５Ｂ ｐ＋拡散領域
２０ ＬＤＭＯＳ
２２ ｎ型ドレイン領域
２４ ｐ型ボディ拡散領域
２６ ソース拡散領域
２６Ａ ｎ＋ソース拡散領域
２６Ｂ ｐ＋バックゲート拡散領域
２６Ｃ ｎ＋ソース拡散領域
２８ ゲート電極
３０ ゲート絶縁膜
３２ ｎ＋ドレイン拡散領域
３４ ＬＯＣＯＳ酸化膜
３６ ｎ型シンカー層
３８ ｎ型埋め込み層
４０ ＨＶ−Ｎ
５０ ＨＶ−Ｐ
６０ ｎ型拡散層
６２ ソース端子
６４ ドレイン端子
６６ ｎ型埋め込み層
６８ ｐ型ウエル
７０ ｐ＋拡散領域
７２ ｎ＋拡散領域
７４ ｎ型埋め込み層
７６Ａ ｐ−拡散層
７６Ｂ ｐ＋拡散領域
７８ 金属膜
８０ ｎ型埋め込み層
８０Ａ ｎ−拡散領域
８２ ｐ−拡散層
８２Ａ ｐ＋拡散領域
８４ ｐ型ウエル
８４Ａ ｐ＋拡散領域
８６ ｎ＋拡散領域
８８ 金属膜
Ｑ１、Ｑ２、Ｑ３、Ｑ４ ＭＯＳＦＥＴ
Ｄ１ 寄生ダイオード
Ｄ２ 寄生ダイオード
Ｄ３ 寄生ダイオード
Ｄ４ 寄生ダイオード
Ｄ５ 寄生ダイオード
ｈＦＥ 電流増幅率
ＳＢＤ ショットキーダイオード
ＳＢＴｒ ショットキートランジスタ
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ

Claims (9)

  1. 電源端子とグランド端子との間に直列に接続された第１の上側ＭＯＳＦＥＴ及び第１の下側ＭＯＳＦＥＴと、
    電源端子とグランド端子との間に直列に接続された第２の上側ＭＯＳＦＥＴ及び第２の下側ＭＯＳＦＥＴと、
    第１の上側ＭＯＳＦＥＴと第１の下側ＭＯＳＦＥＴとを接続する第１の接続点と、第２の上側ＭＯＳＦＥＴと第２の下側ＭＯＳＦＥＴとを接続する第２の接続点との間に接続されたコイル負荷と、
    前記第１の下側ＭＯＳＦＥＴの寄生ダイオードに対し並列に接続され、前記第１の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに、前記第１の下側ＭＯＳＦＥＴのソースとドレインとを導通して、前記第１の下側ＭＯＳＦＥＴのドレインに電流を供給する第１の電流供給手段と、
    前記第２の下側ＭＯＳＦＥＴの寄生ダイオードに対し並列に接続され、前記第２の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに、前記第２の下側ＭＯＳＦＥＴのソースとドレインとを導通して、前記第２の下側ＭＯＳＦＥＴのドレインに電流を供給する第２の電流供給手段と、
    を含むＨブリッジ回路。
  2. 前記第１の電流供給手段は、前記第１の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに生成し、前記第１の下側ＭＯＳＦＥＴのソース電位と同電位のベース及びコレクタと、前記第１の下側ＭＯＳＦＥＴのドレイン電位と同電位のエミッタとで構成される第１の寄生ＮＰＮトランジスタであり、
    前記第２の電流供給手段は、前記第２の下側ＭＯＳＦＥＴのドレインが負電圧にバイアスされたときに生成し、前記第２の下側ＭＯＳＦＥＴのソース電位と同電位のベース及びコレクタと、前記第２の下側ＭＯＳＦＥＴのドレイン電位と同電位のエミッタとで構成される第２の寄生ＮＰＮトランジスタである、
    請求項１に記載のＨブリッジ回路。
  3. 少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、
    前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１及び第２のｐ型素子分離層と、前記第１及び第２のｐ型素子分離層の間に形成された第１のｎ型拡散領域とを備え、前記第１の寄生ＮＰＮトランジスタは、前記第１の下側ＭＯＳＦＥＴ側の第１のｐ型素子分離層をベースとし、前記第１の下側ＭＯＳＦＥＴのドレインとなるｎ型拡散層をエミッタとし、前記第１のｎ型拡散領域をコレクタとして生成されると共に、
    前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第３及び第４のｐ型素子分離層と、前記第３及び第４のｐ型素子分離層の間に形成された第２のｎ型拡散領域とを備え、前記第２の寄生ＮＰＮトランジスタは、前記第２の下側ＭＯＳＦＥＴ側の第３のｐ型素子分離層をベースとし、前記第２の下側ＭＯＳＦＥＴのドレインとなるｎ型拡散層をエミッタとし、前記第２のｎ型拡散領域をコレクタとして生成される、
    請求項２に記載のＨブリッジ回路。
  4. 前記第１の電流供給手段は、ベース及びコレクタが前記第１の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第１の下側ＭＯＳＦＥＴのドレインに接続された第１のＮＰＮトランジスタであり、
    前記第２の電流供給手段は、ベース及びコレクタが前記第２の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第２の下側ＭＯＳＦＥＴのドレインに接続された第２のＮＰＮトランジスタである、
    請求項１に記載のＨブリッジ回路。
  5. 少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、
    前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記第１のｐ型拡散領域の上部に形成された第１の上部ｎ型拡散領域と、を備え、前記第１のＮＰＮトランジスタは、前記第１のｐ型拡散領域をベースとし、前記第１のｎ型埋め込み層をエミッタとし、前記第１の上部ｎ型拡散領域をコレクタとすると共に、
    前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の上部に形成された第２の上部ｎ型拡散領域と、を備え、前記第２のＮＰＮトランジスタは、前記第２のｐ型拡散領域をベースとし、前記第２のｎ型埋め込み層をエミッタとし、前記第２の上部ｎ型拡散領域をコレクタとする、
    請求項４に記載のＨブリッジ回路。
  6. 前記第１の電流供給手段は、アノードが前記第１の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第１の下側ＭＯＳＦＥＴのドレインと接続された第１のショットキーダイオードであり、
    前記第２の電流供給手段は、アノードが前記第２の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第２の下側ＭＯＳＦＥＴのドレインと接続された第２のショットキーダイオードである、
    請求項１に記載のＨブリッジ回路。
  7. 少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、
    前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記ｎ型エピタキシャル層の表面に形成され且つ前記第１の下側ＭＯＳＦＥＴのソースと接続された第１のショットキー電極と、を備え、
    前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の表面に形成され且つ前記第２の下側ＭＯＳＦＥＴのソースと接続された第２のショットキー電極と、を備えた、
    請求項６に記載のＨブリッジ回路。
  8. 前記第１の電流供給手段は、アノードが前記第１の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第１の下側ＭＯＳＦＥＴのドレインと接続された第１のショットキーダイオードと、ベース及びコレクタが前記第１の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第１の下側ＭＯＳＦＥＴのドレインに接続された第１のＮＰＮトランジスタと、を備え、
    前記第２の電流供給手段は、アノードが前記第２の下側ＭＯＳＦＥＴのソースと接続され、カソードが前記第２の下側ＭＯＳＦＥＴのドレインと接続された第２のショットキーダイオードと、ベース及びコレクタが前記第２の下側ＭＯＳＦＥＴのソースに接続され、エミッタが前記第２の下側ＭＯＳＦＥＴのドレインに接続された第２のＮＰＮトランジスタと、を備えた
    請求項１に記載のＨブリッジ回路。
  9. 少なくとも、前記第１の下側ＭＯＳＦＥＴ及び前記第２の下側ＭＯＳＦＥＴが、周辺回路と共にｐ型半導体基板上のｎ型エピタキシャル層上に集積されてなり、
    前記第１の下側ＭＯＳＦＥＴを周辺回路から素子分離する第１のｐ型素子分離層と、前記第１の下側ＭＯＳＦＥＴと前記第１のｐ型素子分離層との間に形成された第１のｐ型拡散領域と、前記第１のｐ型拡散領域の下方に形成され且つ前記第１の下側ＭＯＳＦＥＴのドレインに連結された第１のｎ型埋め込み層と、前記ｎ型エピタキシャル層の表面に形成され且つ前記第１の下側ＭＯＳＦＥＴのソースと接続された第１のショットキー電極と、前記第１のｐ型拡散領域の上部に形成された第１の上部ｎ型拡散領域と、を備え、
    前記第２の下側ＭＯＳＦＥＴを周辺回路から素子分離する第２のｐ型素子分離層と、前記第２の下側ＭＯＳＦＥＴと前記第２のｐ型素子分離層との間に形成された第２のｐ型拡散領域と、前記第２のｐ型拡散領域の下方に形成され且つ前記第２の下側ＭＯＳＦＥＴのドレインに連結された第２のｎ型埋め込み層と、前記第２のｐ型拡散領域の表面に形成され且つ前記第２の下側ＭＯＳＦＥＴのソースと接続された第２のショットキー電極と、前記第２のｐ型拡散領域の上部に形成された第２の上部ｎ型拡散領域と、を備えた、
    請求項８に記載のＨブリッジ回路。
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