JP2009531856A - 移動度を改善するためのシリコンアイランドを歪ませる方法 - Google Patents

Abstract

シリコンアイランドを曲げることによって移動度を改善する方法。酸素は、ｐＦＥＴ及びｎＦＥＴの第１の軸線を下って拡散し、反応する。この反応は、埋設された酸素/シリコンアイランド界面の一部の酸化を生じさせる。一部の酸化は、第１の軸線に沿って応力を生じさせるシリコンアイランドの厚さの変化を誘発する。第１の軸線に沿った応力は、キャリア移動度の増大をもたらす。第２の垂直の軸線に沿った酸化は、キャリア移動度の減少を防止することを抑制する。一部の酸化は、プロセスフローに基づいてＳＯＩおよびＳＴＩに組み込まれうる。更に、デュアルゲート酸化プロセスは更に、観察されるキャリア移動度の増大を強調する。

Description

本発明は、一般的にはＣＭＯＳプロセスの分野に関し、特に、ＦＥＴ移動度を改善するためにシリコンアイランドを歪ませる方法に関する。

相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおいて、種々のプロセス反応が、ｐＭＯＳおよびｎＭＯＳ電界効果トランジスタ（ＦＥＴ）のようなＣＭＯＳデバイスのパフォーマンスに直接又は間接的に影響を与える。ＣＭＯＳデバイスは、典型的には、シリコン（Ｓｉ）、窒化珪素（Ｓｉ_３Ｎ_４）、ポリシリコンなどの材料からなる種々の薄膜を含み、それらは、種々のプロセス反応に対して各々異なる反応をする。

ＣＭＯＳデバイスのパフォーマンスに直接影響するある特定のプロセス反応は、ＳｉＯ_２を生成するためのＳｉの酸化である。この反応は、高温拡散プロセスが、酸素を酸素／シリコン界面に拡散させ、酸化物を生成するために酸素が界面で反応する。この酸化は、例えば、ゲート酸化物またはライナー酸化物となりうる。高温拡散プロセスがかかる酸化物を生成するのに有用であるけれども、ある場合には、ＣＭＯＳデバイスの不都合な領域に拡散してその後のＳｉＯ_２の成長が、有害に働きうる。特に、露出された浅いトレンチ絶縁（ＳＴＩ）薄膜を介して酸素を拡散し、次いで、活性化領域アイランドで酸素を反応させることは、デバイス構造において好ましくない変化を生成し、デバイスモデリングに関して考慮されないアイランド歪みを生成する。

シリコンアイランドを曲げることによって移動度を改善する方法を開示する。かかる方法は、電界効果トランジスタ（ＦＥＴ）のようなＣＭＯＳデバイスの埋設された酸化物／シリコンアイランド界面を酸化することを含む。酸化物／シリコン界面は、厚さの変化を生じさせるように酸化され、または、アイランドの第１の軸線に沿って曲げられる。第１の軸線に沿った曲げは、応力を誘発し、その結果、ＦＥＴの軸線に沿ったキャリア移動度の改善が生じる。

第１の軸線に沿って酸化物／シリコン界面に応力をかけることにより、ＳＴＩプロセス中に生じるようなトレンチが、酸化物／シリコン界面の近位に配置される。次いで、それらのトレンチを介して酸素が拡散し、界面で反応する。酸素の反応は、酸素の拡散プロファイルに直接的に起因するプロファイルを備えた酸化物ウェッジを生成し、シリコンアイランドの厚さの変化を生じさせ、シリコンアイランドを効果的に曲げる。アイランドの酸化は、第１の軸線と垂直な第２の軸線を下る酸化を防止し、又は、抑制することによって更に最適化されうる。

上述したように、酸化物／シリコン界面は、ＦＥＴに配置されうる。酸化物／シリコン界面の第１および第２の軸線の方向は、ＦＥＴのタイプ（すなわち、ｐ型またはｎ型）に依存する。ある実施形態では、第１の軸線は、ｐ型ＦＥＴ（ｐＦＥＴ）の長さに関連し、第２の軸線は、ｐＦＥＴの幅に関連する。ｐＦＥＴの長さに沿った応力は、ｐＦＥＴの全体のキャリア移動度を改善する。対照的な実施形態では、第１の軸線はｎ型ＦＥＴ（ｎＦＥＴ）の幅に関連し、第２の軸線はｎＦＥＴの長さに関連する。ｎＦＥＴの幅に沿った応力は、ｎＦＥＴの全体的なキャリア移動度を改善する。

ＣＭＯＳプロセスフロー内に酸化物／シリコン界面の酸化を組み込むために、種々の例示的なプロセスが開示される。例えば、デュアルゲート酸化プロセスを使用することができうる。かかるプロセスでは、トレンチ（例えば、ＳＴＩトレンチ）が酸化され、エッチングされ、第１の軸線に沿った曲げを増大させるために再度酸化される。マスクは、第２の垂直な軸線を下る酸化を抑制しうる。第２の軸線を下る酸化を防止することにより、第２の軸線を下る応力に属する移動度の低減が避けられうる。

添付の図面と併せて以下の詳細な説明を当業者が読むことにより、これらと同様の他の態様および利点があることは明らかであろう。更に、この課題を解決するための手段は、単なる例示であり、特許請求の範囲を限定するものではない。

ａ）埋設された酸化物／シリコンアイランド界面の酸化
図を参照すると、図１は、絶縁層の頂部に配置された４つのアイランド１０乃至１３の平面図を示す簡略化されたブロック図である。殆どの例では、絶縁層は、ＳＯＩ基板の埋設された酸化物層である。かかるＳＯＩ基板は、埋設された酸化物の頂部に配置されたシリコン層と、絶縁層の下に配置されたバルクシリコン基板層とを有する。アイランド１０乃至１３は、ＦＥＴに関して活性化領域として結果的に役立つ。

電気的又は物理的な絶縁を提供するために、トレンチ１４および１６が、アイランド１０乃至１３の間をはしる。トレンチ１４は、アイランド１０乃至１３の長さ（Ｌ）で平行であり、トレンチ１６は、アイランド１０乃至１３の幅（Ｗ）で平行である、浅いトレンチ絶縁（ＳＴＩ）プロセスは、例えば、トレンチ１４および１６を形成する（ＳＴＩプロセスは典型的には、埋設された酸化物で止まる）。種々のトレンチは、アイランド１０乃至１３の間に配置されてよく、または配置されなくても良い。全体として、以下に記載するトレンチの目的は、埋設された酸化物／シリコンアイランド界面に拡散路を提供することである。

一般的に、（例えば、イオンエッチング反応によって）ＳＴＩトレンチが形成されるとき、酸化物／シリコン界面は、ＳＴＩトレンチに非常に近くにある（すなわち、数拡散長以内である）。酸化物／シリコン界面が非常に近位なので、引き続いての熱酸化プロセスは、酸化物／シリコン界面に対して酸素を拡散させ、反応し、埋設された酸化物とシリコンアイランドとの間の酸化物ウェッジを生成する。この酸化物ウェッジが効果的にシリコンアイランドを上方に曲げ、シリコンアイランドの軸方向に沿って応力を生成させる。この効果を説明するために、一連のフレームＡ乃至Ｃでは、１１乃至１３についての断面Ｘ−Ｘ’からのアイランドが図２に示されている。フレームＡは、ライナー酸化プロセスから成長された酸化物ウェッジを示す簡略化された断面図であり、フレームＢおよびＣは、ゲート酸化プロセスから成長された酸化物ウェッジを示す簡略化された断面図である。ライナーおよびゲート酸化プロセスに加えて、種々の酸化プロセスがあることは理解されるべきであり、それらはフレームＡ乃至Ｃの酸化物ウェッジを生成することができうる。

図２のフレームＡでは、ライナー酸化プロセスが、アイランド１１および１３を取り囲むライナー酸化物２６を生成する。ライナー酸化物２６を成長させることに加えて、ライナー酸化プロセスはまた、アイランド１１および１３と埋設された酸化物３２との間に酸化物ウェッジ２８および３０を生成する。酸化物ウェッジ２８および３０は、アイランド１１および１３の幅で平行に走り（図１参照）、それらはシリコンアイランド１１および１３から成長する。酸素／シリコン界面で生じる拡散は、アイランド１１および１３の中心に向かって下がるウェッジに勾配を生成する。かかる勾配が拡散に属するので、それゆえ、勾配または形状は、種々の形態をとりうる。

いったん、ウェッジが酸化物シリコン界面で成長し始めると、アイランド１１および１３は、厚さが変化し始める。ΔＴ_１で示されるシリコンアイランドにわたる厚さの変化は、アイランド１１および１３の幅に沿って誘発される応力と正の相関がある。実質的には、アイランド１１および１３の埋設された酸化物／シリコンアイランド界面の酸化によって両アイランドが上方に曲げられる。さらに、引き続いて起こる酸化プロセスは、厚さを成長させるように、酸化ウェッジ２８および３０を生じさせることによって曲げを増大させる。図２のフレームＢでは、ゲート酸化プロセスによってライナー酸化物２６を厚さにおいて成長させる。アイランド１１および１３の厚さの変化は、ΔＴ_２として示したように、増加し、アイランド１１及び１３の幅に沿った応力も同様に増加する。ゲート酸化中に、ライナー酸化物２６が存在するので、それは拡散バリヤとして作用し、酸化物ウェッジ２８および３０の成長速度を低減させる。ゲート酸化の前に、ライナー酸化物２６が除去されるならば、酸化物／シリコン界面により多くの酸素が拡散し、それによってウェッジ２８および３０がより厚く成長する。

フレームＣでは、かかるシナリオとして示されている。ライナー酸化物２６が除去され、ゲート酸化プロセスが、アイランド１１および１３を取り囲むゲート酸化物３４を生成する。更に、ゲート酸化プロセスは、酸化物ウェッジ２８および３０の厚さを増大させる。酸化物ウェッジ２８および３０は、アイランド１１および１３にわたって、ΔＴ_３で示した、より大きな厚さの変化を生じさせる。ΔＴ_３がΔＴ_２よりも大きいので、アイランド１１および１３は、フレームＢでなされたよりもより多く曲がる。従って、かかる曲げは、アイランド１１および１３の幅に沿って、より大きな応力を誘発する。

周期的なエッチングおよび酸化処理に対してトレンチ１４を支配することによって、酸化物ウェッジ２８および３０は所望の厚さに成長され得る。例えば、デュアルゲート酸化プロセスはかかる周期的な処理を提供しうる。一般的に、デュアルゲート酸化プロセスは、共通の基板上に少なくとも２つの異なる厚さのゲート酸化物を生成する。一方のゲート酸化物は厚く、高電圧ＦＥＴのゲートに使用される。他方のゲートは、薄く、低電圧ＦＥＴのゲートに使用される。

デュアルゲート酸化プロセスの最初の酸化ステップでは、第１の酸化物層がシリコンアイランドの頂部に成長し、それはまた、シリコンアイランドに近いトレンチ（例えば、トレンチ１４及び／又は１６）の側壁にも成長される。第１の酸化ステップは、上述と同様の仕方で、シリコンアイランドの曲げを増大させうる。第１のエッチングステップでは、エッチングは、低電圧ＦＥＴが配置されるアイランドから第１の酸化物層を除去する。次いで、第２の酸化ステップが、薄い第２の酸化物層を提供する。エッチングが、トレンチの側壁から第１の酸化物層を除去するならば、（第２の酸化ステップにおける）酸素の拡散は、酸素／シリコン界面に到達するために、酸化された側壁を介して拡散させる必要はない。それゆえ、大きなシリコンアイランドの曲げが望まれる領域では、第２の酸化ステップの前に、第１の酸化物層が側壁から除去されるべきである。

ｂ）移動度を低減させるシリコンアイランドのひずみ
上述したように、シリコンアイランドの曲げは望ましくないようにみられる。ある設定では、かかるアイランドの曲げはデバイスパフォーマンスを低下させる。確かに、いくつかのパフォーマンス特性はデバイス応力に比例する。あるパフォーマンス特性は移動度μである。移動度の変化によって、飽和電流及び閾値電圧のような他のキーデバイス特性を変化させることができる。

このことを示すために、図３に、種々のｐＦＥＴのチャネル幅に対する移動度をプロットしたグラフを示す。図３では、全てのｐＦＥＴは、上述したように、アイランドの幅に沿ったアイランド曲げによって生じたアイランド応力を受ける。ｐＦＥＴの幅が（約１μｍまで）狭くなるにつれて、ｐＦＥＴの移動度も同様に小さくなる。これは、幅の減少のためであり、厚さの変化によって、ＦＥＴの幅のより大きなパーセンテージが生じる。例えば、図４では、（図１から得られた）断面Ｙ−Ｙ’は、幅の減少を示し、厚さの変化ΔＴ_４は、アイランド１２の中心に向かっており、アイランドの曲げは増加している。しかしながら、図５に示したように、厚さの変化ΔＴ_５が減少し、曲げが縮小したときに、オーバーラップする厚さの変化は応力を軽減する。これは、図３に示したように、サブミクロンの幅を備えたｐＦＥＴの移動度が増大し始めていることを説明している。

このオーバーラップコンセプトを補強するために、図６は、種々のｐＦＥＴの幅に対する（ＳＵＰＲＥＭ４シミュレーションを使用した）予測応力および移動度を図示したグラフである。ｐＦＥＴ幅が１μｍまで減少するにつれて、応力及び移動度は低下する。幅が、１μｍを超えて、サブミクロンレジュームに向かって移動すると、応力および移動度は増大する。また、サブミクロンレジュームでは、シリコンアイランドの下でのオーバーラップ酸素拡散は、アイランドの曲げおよび応力を軽減する。この影響の重要な意味は、図７乃至１０を参照して更に議論する。

図３に戻ると、たったひとつのｐＦＥＴが、他のｐＦＥＴよりも高い移動度を有する。明らかに、ｐＦＥＴの幅に沿った応力は、移動度を決定するたった一つの要因ではない。この単独のｐＦＥＴは、その長さに沿った最適のアイランド曲げを有している。実際には、以下に述べるように、ｐＦＥＴの長さに沿った応力は移動度を増大させる。更に、ＦＥＴのタイプに依存し、好ましい軸線に沿ったアイランド曲げにアイランドが配置されることが、移動度を増大させる。

ｃ）移動度を高めるシリコンアイランドのひずみ
この応力効果を実証するために、図７は、種々のゲート長に対するｐＦＥＴ移動度のグラフである。ゲート長（およびトランジスタの全長）が短くなると、移動度は（約１μｍのゲート長まで）増大する。しかしながら、興味深いことに、高電圧（３．３Ｖ）ｐＦＥＴは、１μｍを超えてサブミクロンレジュームに入っても、移動度の増加が続く。低電圧ｐＦＥＴ（１．８Ｖ）は、サブミクロンレジュームに入ったときに、移動度は減少し始める。低電圧ｐＦＥＴの移動度の減少は、低電圧ｐＦＥＴデバイスの閾値を上げる、積極的なハロインプラント（halo implant）のためであると信じられている。このことは、ｇｍｍａｘで垂直電界効果を効果的に増大させ、移動度を低減させる。ソースおよびドレインが、少なくとも．８μｍでトランジスタの全長に寄与するので、図３乃至４を参照して説明したように、埋設された酸化物／シリコンアイランド界面での酸化のオーバーラップに対しては、移動度の低減は寄与しない。

更に追加の例として、図８は、種々のｐＦＥＴのゲート長に対するシミュレーションされた応力および移動度をプロットしたグラフである。この例では、低電圧（１．８Ｖ）ｐＦＥＴは、サブミクロンレジュームで移動度の低下を示す。しかしながら、高電圧および標準的なプロセスのｐＦＥＴは、サブミクロンレジュームに入っても移動度は良好に増加し続けている。再び、いくつかのｐＦＥＴでみられている移動度の減少は、ハロインプラントのためのものであり、シリコンアイランドの下の酸素拡散領域のオーバーラップはない。

一般的に、アイランドの曲げが増大し、ｐＦＥＴの長さが減少するとき、応力はｐＦＥＴの中心（およびゲートの下）に向かって移動する。このことを実証するために、図9は、アイランド１２の長さに沿った（図１から得られた）断面Ｚ−Ｚ’である。図９では、酸化ステップによって、ウェッジ３４および３６が生成されている。ウェッジ３４および３６は、アイランド１２を上方に曲げる。ΔＴ_６で示された厚さの変化は、アイランド１２の長さに沿って応力を増大させる。図１０に示したように、アイランドの全長がサブミクロンレジュームに入ったならば、酸化物ウェッジ３４および３６はオーバーラップし、ΔＴ_７で示されたオーバーラップ厚さの変化は減少する。かかる減少の結果、ＦＥＴ１２の長さに沿った応力は、減少し、アイランド１２の長さに沿ったキャリア移動度も同様であろう。

全体として、移動度を改善するためのシリコンアイランドを曲げるために、応力が一方の軸線に沿って促進され、他方の軸線に沿って抑制されるように、アイランドは曲げられるべきである。特に、ｐＦＥＴにおけるシリコンアイランドに関しては、応力はｐＦＥＴの長さに沿って促進され、幅に沿って抑制されるべきである。ｎＦＥＴのシリコンアイランドに関しては、逆も真である。すなわち、応力は、ｎＦＥＴの幅に沿って促進され、長さに沿って抑制されるべきである。

ｄ）移動度を改善するためのシリコンアイランドを歪ませる方法
シリコンアイランドを歪ませる方法１００を図１１に示す。方法１００の適応により、所望の軸線に沿ったアイランド曲げは、ＦＥＴにおいて改善された移動度をもたらす。方法１００のブロック１０２では、シリコンアイランド／埋設された酸化物界面の第１の軸線に沿って拡散路が提供される。シリコンアイランドがｐＦＥＴに配置されるならば、第１の軸線はｐＦＥＴの幅に沿ったものである。別の実施形態では、シリコンアイランドがｎＦＥＴに配置されているならば、第１の軸線はｎＦＥＴの長さに沿ったものであろう。いずれの場合でも、エッチングステップは、（ＳＴＩトレンチのような）トレンチを生成し、かかるトレンチはアイランドの側面にたち、引き続いて拡散路を提供する。酸化ステップ中に、酸素が著しい拡散バリアと遭遇することはないように、これらのトレンチは、埋設された酸化物／シリコンアイランドの近位に配置されるべきである。

いったん拡散路が設けられたならば、酸素は酸化物／シリコン界面に拡散し、ブロック１０４に示したように、第２の軸線（垂直）に沿ってアイランドと反応する。その結果、アイランドは曲がり、第２の軸線に沿って応力が増大する。アイランドがｐＦＥＴにあるならば、第２の軸線はアイランドの長さと平行であろう。アイランドがｎＦＥＴにあるならば、第２の軸線はアイランドの幅と平行であろう。

酸素が酸化物／シリコン界面に拡散し、反応するために、種々の酸化プロセスが用いられ得る。上述したように、これらのプロセスは、ゲート酸化、デュアルゲート酸化、ライナー酸化、アニーリングステップなどを含む。方法１００が、用いられる酸化ステップのタイプを限定するものでないことは理解されるべきである。

ブロック１０６に示したように、酸化反応の後、アイランドの曲げは、増大されるか、または、方法１００は完了される。曲げが増大させるならば、拡散路が、シリコン／酸化物界面の第１の軸線に沿って再度設けられる。これは単に、ブロック１０４でのトレンチに形成されたエッチング酸化物を含み、かくして、酸素が酸化物／シリコン界面に届くまでの、酸素が拡散する距離を短くする。

方法１００によって第２の軸線に沿った酸化が許容されるけれども、追加の手段は、第１の軸線を下る酸化を防ぐためにとられうる。例えば、ハードマスクが、第１の軸線と平行な方向で酸化物／シリコン界面に対して酸素の拡散を防止しうる。別の実施形態では、シンプルに、アイランドの第２の軸線の側面にたつトレンチを形成せず、第１の軸線を下る酸素の拡散も抑制されうる。

ｅ）まとめ
シリコンアイランドを曲げるための本方法は、ＦＥＴに関する移動度の改善を提供する。一握りの酸化、エッチング、および他のプロセスだけを記載してきたけれども、種々の代替のプロセスステップを使用することができ得ることは理解されるべきである。更に、他のタイプの超小型電子デバイスのような別のストラクチャもアイランド曲げから利益を得るであろう。また、アイランド曲げを強調するために、別のストラクチャが追加され又は削除されうる。例えば、ソース又はドレイン領域において多数のコンタクトフィンガーを増大させることによって、アイランド曲げは修正されうる。一方の軸線に沿って追加されたより多くのコンタクトフィンガーは、曲げを減少させうる。同様に、一つのコンタクトフィンガーだけを使用することにより曲げを最適化させうる。それゆえ、例示された実施形態は、単なる例であり、本発明を限定するものではないことを理解すべきである。特許請求の範囲は、特段のことわりなく、記載されたオーダー又はエレメントに限定して解釈されるべきではない。それゆえ、全ての実施形態は、特許請求の範囲およびその均等の範囲の精神の範囲内にある。

トレンチによって互いに隔てられた４つのシリコンアイランドの平面図である。 図１のシリコンアイランドの断面図を示す。 ｐＦＥＴ移動度対ｐＦＥＴアイランド幅のグラフである。 図１からその幅に沿ったアイランドの断面図である。 その幅に沿って酸化物拡散領域とのオーバーラップを備えた図４のアイランドの断面図である。 ｐＦＥＴ移動度対応力及びｐＦＥＴアイランド幅のグラフである。 ｐＦＥＴ移動度対ｐＦＥＴゲート長のグラフである。 ｐＦＥＴ移動度対応力及びｐＦＥＴゲート長のグラフである。 図１からその長さに沿ったアイランドの断面図である。 その長さに沿った酸化物の拡散領域とのオーバーラップを備えた図９のアイランドの断面図である。 シリコンアイランドを曲げる方法のフローチャートである。

Claims (20)

1. シリコンアイランドをひずませる方法であって、
   前記シリコンアイランドの第１の軸線の側面にたつ第１及び第２のトレンチを提供するステップと、
   前記第１および第２のトレンチを介して、前記シリコンアイランドの下の埋設された酸化物界面に酸素を拡散させるステップと、を有し
   それにより、前記シリコンアイランドの第２の軸線に沿って、酸化物／シリコン界面の厚さの変化を増大させるシリコンアイランドの酸化を生じさせ、前記第２の軸線が前記第１の軸線と実質的に垂直であることを特徴とするシリコンアイランドをひずませる方法。
2. 前記厚さの変化が、前記第２の軸線に沿って前記シリコンアイランドの応力を増大させる、ことを特徴とする請求項１に記載の方法。
3. 前記厚さの変化が、前記第１の軸線を中心に対称であることを特徴とする請求項２に記載の方法。
4. 前記厚さの変化が、前記第１および第２のトレンチを介した酸素の拡散による拡散プロファイルに起因することを特徴とする請求項３に記載の方法。
5. 前記応力の増大が、第２の軸線と平行なキャリア移動度と正の相関にあることを特徴とする請求項２に記載の方法。
6. 前記酸化物／シリコン界面が電界効果トランジスタ（ＦＥＴ）に配置されることを特徴とする請求項１に記載の方法。
7. 前記第１の軸線が、前記ＦＥＴの幅に関連し、前記第２の軸線が前記ＦＥＴの長さに関連する、ことを特徴とする請求項６に記載の方法。
8. 前記応力の増大が、ＦＥＴのゲートの下で集中することを特徴とする請求項６に記載の方法。
9. 前記応力の増大が、ＦＥＴに関するキャリア移動度と正の相関にある、ことを特徴とする請求項８に記載の方法。
10. 前記ＦＥＴが、前記第１の軸線の中心と整列された単一のソースコンタクトと、前記第１の軸線の中心と整列された単一のドレインコンタクトとを備えたことを特徴とする請求項８に記載の方法。
11. 前記第１および第２の軸線が、前記埋設された酸化物／シリコン界面の面と実質的に平行であることを特徴とする請求項８に記載の方法。
12. 第１および第２の軸線を有し、
    前記第１の軸線が、キャリア移動度を増大させる目的で前記第１の軸線に沿って応力を増大させるシリコンアイランドの酸化物によって曲げられる、
    ことを特徴とする、ひずまされたシリコンアイランド。
13. 前記シリコンアイランドがｐ型電界効果トランジスタ（ｐＦＥＴ）に配置され、
    前記第１の軸線が、前記ｐＦＥＴの幅と関連する、ことを特徴とする
    請求項１２に記載のシリコンアイランド。
14. 酸化物／シリコン界面が、ｎ型電界効果トランジスタ（ｎＦＥＴ）に配置され、前記第１の軸線が、前記ｎＦＥＴの長さと関連する、ことを特徴とする請求項１２に記載のシリコンアイランド。
15. 前記ＦＥＴがシリコン−オン−絶縁体（ＳＯＩ）基板に製造されることを特徴とする請求項１３に記載のシリコンアイランド。
16. 前記シリコンアイランドが、デュアルゲート酸化プロセスの第１の酸化ステップ中に曲げられ、デュアルゲート酸化プロセスの第２の酸化ステップ中に曲げられる、ことを特徴とする請求項１３に記載のシリコンアイランド。
17. 前記第１の軸線に対して垂直な第２の軸線に沿った酸化が、前記第２の軸線の曲げを妨げることを抑制することを特徴とする請求項１３に記載のシリコンアイランド。
18. 酸化物／シリコン界面の第１の軸線の一部を酸化するステップであって、前記酸化が前記第１の軸線に沿って応力を増大させることを特徴とする、酸化するステップと、
    前記酸化物／シリコン界面の第２の軸線の酸化を抑制するステップであって、前記第２の軸線が前記第１の軸線と実質的に垂直であることを特徴とする、抑制するステップと、
    を有することを特徴とするシリコンアイランドをひずませる方法。
19. 前記第１の軸線が、ｐ型電界効果トランジスタ（ｐＦＥＴ）の長さを画定し、前記第２の軸線が前記ｐＦＥＴの幅を確定する、ことを特徴とする請求項１８に記載の方法。
20. 前記第１の軸線がｎ型電界効果トランジスタ（ｎＦＥＴ）の幅を画定し、前記第２の軸線がｎＦＥＴの長さを画定する、ことを特徴とする請求項１８に記載の方法。

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