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JP2009507389A - 分離領域を有する半導体装置の製造方法およびその方法によって製造された装置 - Google Patents

分離領域を有する半導体装置の製造方法およびその方法によって製造された装置 Download PDF

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Abstract

半導体装置の製造方法は、トレンチ分離構造を形成し、トレンチ分離構造２８のいくつかを露出し、他のトレンチ３０をマスクした状態とし、次に、埋め込み層を選択的にエッチングして、活性装置領域３４の下にキャビティ３２を形成する工程を含んでいる。活性装置層３４は露出されたトレンチ２８内で支持領域によって支持される。埋め込み層はＳｉ基板上のＳｉＧｅ層とすることができる。

Description

本発明は、分離された領域を有する半導体を製造する方法だけでなくそのような方法により製造された半導体装置に関し、それに限定されるものではないが特に、標準的なＣＭＯＳプロセスで一体化される半導体装置の領域を分離する方法および対応する装置に関するものである。
単一の半導体基板上で別個の装置を互いに分離したいという一般的な願望がある。
この必要性の特定例は、高出力および／または高電圧装置をロジックまたはアナログ回路に一体化したいという望みにある。従来、そのような電力集積回路は、浅いトレンチ分離（ＳＴＩ）構造、または、深いトレンチ分離（ＤＴＩ）構造と組み合わせて、埋め込み層または複数の井戸埋め込み（垂直分離）を使用している。
そのような装置は、バイポーラ・トランジスタスイッチング、ラッチ・アップおよび基板への少量注入などの寄生効果に苦しんでいる。そのような寄生効果を、除去することはできないが減少させるための種々の技術が用いられているが、それらは一般的に装置のパフォーマンスを減少させる結果となっている。
ある例では、そのような寄生は、特に過酷な使用環境下の装置においては信頼性の高い機能性を保証するために、完全に除去されるべきである。そのような装置は、シリコン・オン・インシュレータ（ＳＯＩ）プロセスを使用する可能性がある。典型的なシリコン・オン・インシュレータプロセスは、Ｐ型基板、基板の上面の全体の上に延びる絶縁体として動作する埋め込み酸化（ＢＯＸ）層、および、一般的にはシリコンからなる埋め込み酸化層上の半導体層、を使用することができる。シリコン層中の装置は、ＤＴＩ構造によりお互いを分離することができる。
しかしながら、寄生容量や静電放電保護のようなロジック回路のあるパラメータは、埋め込み酸化層によって影響を受け、そのため、従来のＣＭＯＳプロセスはいくらかの調整を必要としている。このことは、装置を既存のＣＭＯＳ製造ラインに簡単に通すことができないため、費用を増大させている。
そのようなＳＯＩプロセスの改良例は、バイポーラーＣＭＯＳおよびＤＭＯＳプロセスを単一の基板上で実行可能とする改良されたバイポーラーＣＭＯＳ／ＤＭＯＳ（ＡＢＣＤ）プロセスとして知られているフィリップスの半導体プロセスである。このプロセスは、埋め込み酸化層上のシリコン・オン・インシュレータプロセスである。
具体的な先行技術のプロセスが、特許文献１（Ｌｅｅ、Ｈｓｕ）において記載されている。このアプローチでは、エピタキシャルＳｉＧｅ層がＳｉ基板上で成長し、次いで、Ｓｉのエピタキシャル薄層頂上層が成長する。その後、複雑な処理ステップのシーケンスが続く。ゲート誘電体およびポリシリコンが堆積される。フォトレジストが堆積されパターン化され、ＳＴＩトレンチの第１のセットが、ＳｉＧｅ層を通って延びるようにエッチングされる。次に、トレンチに隣接するＳｉＧｅ層の小領域がエッチングされ除去される。トレンチは、次に、ＳｉＧｅ層の小さな未エッチング領域を未充填の領域として残しながら、絶縁体で充填される。
次に、さらなるフォトレジスト層が堆積されパターン化される。第２のパターン化ステップは、他の場所の表面を露出させるだけでなくエッチングにより除去したＳｉＧｅ層の小領域上に、第１のＳＴＩトレンチおよびトレンチの周囲の小領域を露出したまま残すことである。エッチングは、次に、第２のＳＴＩトレンチを形成するのみならずエッチングにより除去したＳｉＧｅ層の小領域上の層を通してエッチングすることで行われる。第１のトレンチのＳｉＧｅ層の残りの部分は、次に、エッチングされ除去される。上層は酸化物プラグによって支持されていると記載されているが、明細書を通じて、それらがぞのようにして、そして、いつ形成されるのかは明らかではない。
この方法は、酸化物プラグの形成が記載されていない点で、不完全に記載されている。そのため、この方法の実施には、上述したプロセスステップよりもより複雑さが必要とされる。
このプロセスは多くの不利益を有している。第１および第２のＳＴＩトレンチを形成するという２つのパターンを形成する必要性、および、各パターニングステップの後の複雑な処理ステップは、プロセスが時間がかかり複雑で、そのために、費用がかかることを意味している。第２に、このプロセスは、例えば第２のトレンチが第１のトレンチと同じ深さでない等のプロセスの変化に影響を受け易く、第３に、このプロセスは、コストと複雑性をさらに増すであろう特別のデザインルールを必要とする。
他の先行技術の提案が特許文献２に存在する。このアプローチでは、前述の先行技術と同様に、Ｓｉ基板、ＳｉＧｅ層さらにＳｉ層が順次形成される。特許文献１と同様に、特許文献２においても、２つのトレンチエッチングステップが必要となる。第１に、ＳｉＮのハードマスクが活性領域を規定するために堆積される。次に、フォトリソグラフィーマスクが活性領域の端部において小領域を露出するために使用される。トレンチを形成するために、これらを介してエッチングが行われ、トレンチは次に支持部を形成する誘電体で充填される。フォトリソグラフィーマスクは除去され、活性領域がハードＳｉＮマスクを使用してのエッチングにより規定される。
このアプローチは、特許文献１に記載された技術より、より簡単である。しかしながら、領域の側壁は支持部の形成中露出されており、ダメージを受ける。これは大変に小さい装置にとって重大な意味を持つ。
また、これらのアプローチのいずれもが、フィリップスＡＢＣＤプロセスと互換性がない。
ＵＳ２００５／００２００８５号公報 ＵＳ６５３７８９４号公報
従って、低電力ロジックまたはコントロール回路と互換性のある他の領域と同じ基板上に、分離された電力半導体装置にために使用することのできる、ある領域の完全な分離を提供する他のプロセスに対する必要性がある。
本発明によれば、少なくとも１つの分離された活性領域を含む半導体装置の製造方法において：
第１の半導体材料からなる基板を準備し；
基板上に第２の半導体材料からなる埋め込み層を堆積し；
第２の半導体材料上に第３の半導体材料からなる装置層を堆積し；
装置層を横切って横方向に間隔を開けた複数のトレンチ分離構造を形成し、トレンチ分離構造が、部分的にトレンチを満たす支持絶縁体を含むが、トレンチを介して少なくとも埋め込み層の部分を露出したままとする、少なくとも１つのトレンチを備えており；
支持絶縁体を含まないトレンチの部分を介して埋め込み層を選択的にエッチングして、装置層の少なくとも１つの分離領域の下から埋め込み層を除去し、支持絶縁体を残したままとする；ことを特徴とする方法を提供する。
選択的にエッチングするステップが、少なくとも１つの支持構造のみによって支持されたキャビティ上の複数の分離領域が残るように少なくとも１つのキャビティを形成する。
特許文献１（ＵＳ２００５／００２００８５）のアプローチとは異なり、トレンチは、支持を提供するために部分的に充填されるが、トレンチを通じてのエッチングを可能にするために完全には充填されていない。特許文献１では、その代わりに、トレンチの第１のセットが、エッチングされ、次に、トレンチを通じて埋め込み層がエッチングにより除去されないように充填される。これは、特許文献１において、埋め込み層にアクセルする付加的なトレンチをエッチングすることによって解消され、そのため、２つのトレンチエッチングステップが必要となる。
これは、本発明の部分充填アプローチにおいては避けられる。
実施例では、部分的に充填したトレンチは、トレンチの長さの部分に沿ってのみ絶縁体を設けることによって、あるいは、埋め込み層に側壁上の絶縁体のギャップを通してアクセルできるような状態に、トレンチの側壁上に絶縁体を設けることによって、いずれの方法によっても、形成することができる。
特に、複数のトレンチ分離構造を形成するステップは、少なくとも１つのトレンチ分離構造上にマスクを設け、少なくとも１つのトレンチ分離構造が少なくとも１つの露出したトレンチ領域として露出したままとなるように、少なくとも１つのマスクされたトレンチ領域を規定する工程と；
少なくとも１つの露出したトレンチ領域をエッチングし、少なくとも１つの露出したトレンチ領域の分離トレンチからトレンチに充填された絶縁体を除去し、少なくとも１つの露出したトレンチ領域内の埋め込み層を露出する工程と；を、含むことができる。
このプロセスはプロセスの変更に比較的鈍感であり、不活性領域の側壁にひどいダメージを与えることはない。さらに、このプロセスは比較的簡単である。
好適な実施例では、選択的に埋め込み層をエッチングするステップにおいて、マスクされたトレンチ分離構造が、装置層の少なくとも１つの活性領域の下に、埋め込み層を保護し、装置層の基板と接続した活性領域を形成する。
基板に接続した活性領域は、埋め込み酸化層上にはなく、典型的には複数の装置を含むコントロールまたはロジック回路を形成するために使用することができる。この領域が埋め込み酸化物の上にないため、従来のＣＭＯＳプロセスと同じ方法で基板と接続することができ、従来の処理も使用することができる。好適な実施例において、分離された活性領域が、例えば個別の出力トランジスタとしての高電力および／または高電圧半導体構成要素に対し用いることができる。電力または電圧の実際の値は応用例に従うが、３Ｖの低電圧から少なくとも３０Ｖまたは１００Ｖを通って１０００Ｖまたはそれ以上までの出力電圧を有する電力出力トランジスタを含んでいる。
特に、第１および第３の半導体材料は同一であることが好ましい。本実施例では、第１および第３の半導体材料はシリコンであり、第２の半導体材料はシリコンゲルマニウムである。
実施例では、複数のトレンチ分離構造を形成するステップにおいて、分離構造が、トレンチ埋め込み層の深さを超えて延びない浅いトレンチ分離構造である。この場合、露出したトレンチ領域をエッチングするステップは、好ましくは、露出したトレンチ領域の分離トレンチからトレンチを充填する絶縁体を除去する工程と、露出した半導体トレンチ中で異方エッチングを行い、露出したトレンチ領域の深さを深め、その結果、深いトレンチ分離構造を形成する露出した分離トレンチ内で、それらが埋め込み層まで延びる工程と、を備えている。
このようにして、浅いトレンチおよび深いトレンチの両者が形成され、深いトレンチは全体の分離を提供し、浅いトレンチは他の目的、例えば、ロジックまたはコントロール都連ジス他を分離するために使用されたり、あるいは、トランジスタ自体の部分として使用される。
例えば、電界効果トランジスタが、活性層内に第１の導電タイプの拡散源を有する深いトレンチ分離構造、第１の導電タイプとは逆の第２の導電タイプの拡散源に隣接した本体、本体に隣接する第１の導電タイプに隣接するドレイン領域、ドレイン領域と接触するドレイン領域よりもより多くドープされた、第１の導電タイプのドレイン拡散部、によって分離されて形成される。
装置は、ドレイン領域中本体領域からドレイン拡散部まで長手方向に延びる複数の浅いトレンチ分離構造と、ドレイン領域を横切って横方向に間隔をあけている複数の浅いトレンチ分離構造と、を備えることができる。浅いトレンチ構造は、誘電体の表面電界緩和（ＲＥＳＵＲＦ）構造として作用し、装置の特性を緩和する。
実施例において、方法は、第２の半導体材料を選択的にエッチングしてキャビティを形成するステップの後、キャビティ内ではなくて、露出したトレンチの側壁上に、絶縁体の薄層を堆積する工程と、キャビティを充填するステップの前に、キャビティをエッチングしてキャビティの深さを増加する工程と、をさらに備えることができる。
本発明は、装置の分離を改善し、特に、寄生容量を減少させることのできる、より薄い局所的な埋め込み酸化層を提供する。そのようなステップは、上述した先行技術のプロセスでは含まれておらず、実際、そのようなプロセスとの互換性がないようにみえる。
トレンチ分離構造を規定するために使用されたマスクの形状もまた重要である。
好ましくは、複数のトレンチ分離構造を形成するステップが、周辺領域内の分離されたトレンチ構造体と、分離された活性領域の周囲に延びる分離されたトレンチとを形成し、マスクを形成するステップが、分離された活性領域から分離されたトレンチ構造上を周辺領域まで延びる複数のマスキング領域を有するマスクを形成する。それにより、露出したトレンチ分離構造をエッチングするステップが、露出したトレンチ内のマスキング領域に対応して、複数の支持構造を形成することができる。
実施例では、マスクは、十文字形状に形成され、分離された活性領域上に集中し、分離トレンチ上の周辺領域まで延びることができる。
あるいは、マスクは、分離トレンチ上の周辺領域から活性領域の複数のコーナー上の分離された活性領域まで延びるマスク領域を有することができる。
実施例において、複数のトレンチ分離構造を形成するステップが：ノッチを作るために、トレンチを通って、埋め込み層の選択エッチングを実施する工程と、埋め込み層をノッチを介して露出した状態にするためにノッチ上以外のトレンチの側壁上に絶縁層を堆積する工程とを備える。
このようにして、選択エッチングは、ノッチを作るのに十分長い間実施すれば十分である。これは、このステップの処理の困難性を減少させ、より緩和された処理パラメータの使用を許し、生産性を改善する。
実施例では、埋め込み層がパターン化され、トレンチが、活性領域の周囲の部分にのみ存在する埋め込み層を有する、トレンチによって囲まれた活性領域を規定するように形成され、それにより、ノッチを形成する工程が、活性領域の周囲の部分のにみノッチを形成し、絶縁層を形成する工程が、活性領域の周囲のすべてではなく部分の周囲に延びる埋め込み層のレベルで絶縁層を形成する。
本発明は、また、この方法で作製された装置に関するものである。
本発明の他の実施例では、
半導体基板と；
半導体基板の部分上の埋め込み絶縁層と；
半導体基板の残りの部分上の、基板とは異なる材料からなる埋め込み半導体層と；
埋め込み絶縁層および埋め込み半導体層上の装置層と；
トレンチ分離構造によって囲まれた、埋め込み絶縁層上の装置層内の少なくとも１つの絶縁された活性装置領域を規定するための、装置層の全体の厚みを通して延びる、絶縁体で充填された複数のトレンチ分離構造であって、絶縁された活性装置領域が、埋め込み絶縁層およびトレンチ分離構造によって基板から供給されているものと；
埋め込み半導体層を介して基板と接続した装置層内の少なくとも１つの基板に接続した装置領域と；
を備えることを特徴とする半導体装置を提供する。
本発明のより良い理解のために、実施例が一例として図面を参照して以下に記載される。また、似ているあるいは対応する構成要素には、異なる図面においても同じ参照番号を与えている。図面は、正確な尺度で記載されておらず、特に垂直方向は明瞭にするために拡大して記載されている。絶縁層がドットパターンで示され、窒化物領域のドット密度は、酸化物領域に対し使用されたものよりも高密度であり、ＳｉＧｅ領域は垂直方向の線で示されており、金属化（メタライゼーション）層は強調された斜線で示されている。
本発明の半導体装置の製造方法の第１実施例を、図１−９を参照して記載する。
まず最初に、ＳｉＧｅの薄い埋め込みエピ層１２と上部のシリコンエピ層１４を有するシリコン半導体基板１０を形成する（図１）。最終的な製品において、トランジスタなどの構成要素が上層１４に形成されるため、この層は装置層１４として参照される。この実施例において、ＳｉＧｅ層１２は２５％のＧｅを含み、２０ｎｍの厚さであり、上部Ｓｉ層１４は３００ｎｍの厚さである。他の実施例では、他の好適な材料および厚さを用いることが可能であり、例えば、埋め込み層は１０ｎｍ−１００ｎｍの厚さであり、上部装置層は１００ｎｍ−１０μｍの厚さである。
図２に記載されているように、薄い酸化物層１６（厚さ１０ｎｍ）および窒化物層１８（厚さ８０ｎｍ）を含む一対の絶縁層は、浅いトレンチ分離（ＳＴＩ）構造２４を形成する酸化物２２で充填された分離トレンチ２０とともに、エピ層上に形成される。本実施例では、分離トレンチ２０は装置層１４および埋め込み層１２の全厚さを通して延びている。そのようなステップは、比較的一般的に行われており、従ってここでは詳細に記載しない。ここでも、いかなる好適な層の厚さを用いることができ、窒化物層は１０ｎｍ−５００ｎｍの厚さである。実際、他の実施例では、１つの絶縁層のみが使用されている。
従来のＳＴＩプロセスでは、次のステップは窒化物層１８を除去することである。本実施例では、しかしながら、別の窒化物層２６の形状のマスキング層が、２０ｎｍ−１０００ｎｍの厚さ、例えば１００ｎｍの厚さに堆積される。マスクは堆積され、図３に示すように、窒化物層２６は、浅いトレンチのいくつかは露出し他のものは露出しないように、パターン化される。露出されたＳＴＩ構造２４は、以下の記載で露出されたトレンチ領域２８として参照され、マスクされたＳＴＩ構造はマスクされたトレンチ領域３０として参照される。
図３は高度に線図的であり、実際の実施例では、図８−１１を参照して以下に記載されるように、トレンチ２０の長さに沿って異なる位置に、マスクされたトレンチ領域３０が存在する。図３−７および図１２−１８は、１つの図面に露出したトレンチ構造２８およびマスクされたトレンチ領域３０の量を存在させる方が理解しやすいため、そのように適合させて記載されていることに注意すべきである。
当業者であれば、他の実施例において、別の窒化物層２６がフォトレジスト層のような他のマスキング層２６と置き換えられることが理解できるであろう。
使用されたマスクの形状は後に記載する。
次に、酸化物エッチングが、空のトレンチを残すように露出したトレンチ領域２８から酸化物２２を除去するために使用され、一方、マスクされたトレンチ領域３０には酸化物２２を残したまま存在させている。
選択的なＳｉＧｅエッチングが、図４に示されるように、キャビティ３２を残すように露出されたトレンチ分離構造に近接する埋め込み層１２をエッチングして除去するために使用される。窒化物層２６はハードマスクとして作用する。
キャビティ３２は、装置層１４の中央領域３４を完全にアンダーエッチングし、分離された活性装置領域３４を形成することに注意すべきである。この領域３４は、後ほど記載するように、マスクされたトレンチ領域３０によってキャビティ３２上に支持される。また、マスクされたトレンチ分離構造３０がＳｉＧｅエッチングをブロックし、上部のシリコンエピ層１４の基板接続領域３８の下にＳｉＧｅ領域３６を残すことに注意すべきである。
酸化が、次に、キャビティ３２を充填するために実施され、キャビティ中に酸化物充填部４０を形成し、これは、図５に示されるように、局所的な埋め込み酸化物層４０および露出されたトレンチ分離構造２８のトレンチの側壁上の酸化物側壁４２として参照される。
次に、高濃度プラズマ堆積プロセスが、トレンチをフィラー酸化物４４で充填するために使用され、さらに平坦化プロセスを行うことにより、図６に示す構造を得ることができる。
エッチングバックまたは化学的／機械的研磨プロセスが、次に、窒化物層２６およびフィラー酸化物４４の上部を除去するために使用され、さらに窒化物層１８を除去する窒化物除去を行うことにより、図７に示す構造に達する。この構造は、局所的な埋め込み酸化物層４０および充填されたトレンチ中の酸化物４４によって完全に分離された分離領域３４を有している。埋め込み酸化物層４０は、それが層１４のある部分のみを分離するために、局所的として参照される。この構造は、また、残留ＳｉＧｅ領域３６を介して基板に接続される基板接続領域３８を有している。
窒化物層２６のパターニングを行う上述したマスクの設計は重要である。マスクは、局所的埋め込み酸化物（ＬＯＢＯＸ）層が形成される領域を最終的に規定するため、ＬＯＢＯＸマスク５０として参照される。ＬＯＢＯＸマスクは、分類された活性領域３４がそれらの領域のアンダーエッチングが完了した後の図４に示すステップにおいても支持された状態で残ることを保証するように、パターン化される必要がある。
ある好適なマスク形状が図８に示されており、ここでは周辺領域５２から分離された活性領域３４を完全に囲んで分離するＳＴＩトレンチ構造２４上のマスク５０の上面を示している。マスクは、活性領域３４からＳＴＩトレンチ２４上を周辺領域へと延びる十文字形状である。マスク５０のマスキング領域５４は、ＳＴＩトレンチ２４上を延びて、マスクされた領域３０を規定する。
図３に示したように露出されたトレンチ２８中の酸化物をエッチングして除去した後に、マスクの結果として活性領域３４を囲むトレンチ領域２８を有する図９の構造となる。露出されたトレンチ領域２８は、マスクされた領域３０中の支持酸化物構造５６を除いて空間であり、そのため、露出されたトレンチ２９から酸化物を除去するエッチングステップ中においてもエッチングされて除去されることはない。本実施例において、このエッチングステップが、支持構造５６を残すことを保証するように異方性エッチングステップであることに注意すべきである。
ＳｉＧｅエッチングステップにおいて、エッチングは、支持構造５６によって支持されて残る領域３４を完全にアンダーエッチする。
そのため、この方法は、活性領域３４が高電圧または高電力構成要素として使用されることを認める、活性領域３４の完全な誘電分離を可能とする。しかしながら、他の領域３８は基板１０と接触した状態で残り、これらの領域は従来のロジックおよびコントロール回路として使用され、従って一般的な方法で製造される。
他のマスク形状５８が図１０に示されている。このマスクは、周辺領域５２からＳＴＩトレンチ構造２４上を活性領域３４の各コーナーまで延びるマスキング領域５４を提供する。これはトレンチの対応するマスクされた領域３０を規定する。図１１に示されるように、マスクがＳＴＩトレンチから酸化物を除去するために使用された後、活性領域３４の各コーナーにおいて露出されたトレンチ２８中に支持構造５６を形成する。
他のマスク形状もまた使用することができ、また、マスキング領域５８すなわちマスクされた領域３０および対応する支持構造のそれぞれの数は４個に限定されない。例えば、ＳＴＩトレンチ構造２４上に６個のマスキング領域を有するマスクを使用することもでき、活性領域３４のコーナーにおいて全く領域がないもの、あるいは、いくつかしか領域のないものも使用することができる。活性領域の他の非矩形形状もまた使用可能であり、その場合は異なるマスクパターンそのため支持構造が要求される。
図１２−１４は他の実施例を示している。処理は、１つの点の相違、すなわち、この実施例では深い埋め込み層を使用する点以外は、図３に示されたステップまで上述した方法と同じように続く。図１２−１４の方法において、トレンチ分離構造すなわち露出されたトレンチ領域２８は、図１２に示されているように、ＳｉＧｅ層１２の深さまで延びていない。
次に、図１３に示されているように、露出されたトレンチ領域２８はこれらのトレンチを深くするため異方性エッチを使用してエッチングされ、その結果、埋め込みＳｉＧｅ層１２に達する。処理は、図４−７を参照して上述したように続き、図１４の構造に達する。
得られる構造は、埋め込み酸化物層４０と浅いトレンチ分離構造６０および深いトレンチ分離構造６２の両者とを有している。前者はマスクされたトレンチ領域３０（図１３）に対応し、後者は露出されたトレンチ領域２８に対応する。そのため、このアプローチは、浅いトレンチおよび深いトレンチの両者の形成を可能とし、その深さは高電圧性能を最適化するために独立してコントロールすることができる。
他の改良例が図１５−１８に示されており、これらはＬＯＢＯＸ層４０の厚さのコントロールを可能とする。改良例は、図１２−１４の配置のように、浅いトレンチと深いトレンチの両者を有する配置を参照して記載するが、改良例は同様に図１−７の配置にも適用可能である。
このアプローチにおいて、埋め込み層１２（図１５）をエッチングして除去した後に、薄い酸化物層７０が、好ましくは厚さ５−２０ｎｍ、本例では１０ｎｍ（図１６）の厚さに、露出されたトレンチ２８の側壁に堆積される。使用された堆積プロセスは、弱いステップ範囲を有するよう、例えば、高密度プラズマ（ＨＤＰ）堆積やプラズマ化学気相成長法（ＣＶＤ）酸化物が選択される。
次に、酸化物上に対し選択的に等方性シリコンエッチが、キャビティ３２の厚さを拡大するために使用される（図１７）。薄い酸化物層７０が露出されたトレンチ領域２８の側壁を保護する。
処理は、次に、前の実施例と同様に続き、結果として図１８の構造となる。ＬＯＢＯＸ層４０の厚さは、図１７のステップにおいてエッチングの量を調整することによってコントロールすることができる。
上述した実施例のいずれとも組み合わせることのできる他の変形例において、露出されたトレンチ領域２８を詰め替えるために使用される材料は、ＨＤＰ酸化物ではないが、その代わりに、より高い誘電率（Ｋ）の材料が使用される。これは、分離された活性領域に次に形成される装置の電圧ハンドリング能力を改善することができる。そのため、分離された活性領域に形成される高電圧装置の特性を、他のところで形成された装置に悪影響を与えることなく、改善することができる。
上述したようにして構造を形成した後、処理は装置を形成するために続けることができる。活性領域３４に製造することのできる高電圧装置の例が、図１９および２０を参照して記載される。
装置は、浅いトレンチ分離構造６０と深いトレンチ分離構造６２との両者を使用し、そのため、図１２−１４を参照して上述したように製造される。また、図１５−１８を参照して上述したようにＬＯＢＯＸ層４０の厚さをコントロールすることによって、装置を最適化することができる。
ｐ型本体領域８０は、例えばｐ型インプランテーションにより、活性領域３４の部分に形成される。活性領域の他の部分には、ｎ型ドレイン領域８２を形成する。ｎ＋型ソース接触部８４は、ドレイン領域８２に対しソース接触部８４の反対側の、ｐ＋型本体接触部８６と同様に、ｐ型本体領域中に設けられる。ｎ＋型ドレイン接触部８８は、本体領域８０に対しドレインの反対側でドレイン領域８２と接触し、浅いトレンチ分離構造６０によって本体領域８０から間隔をあけて設けられている。
ゲート絶縁体９０は、ソース接触部８４から本体８０およびドレイン領域８２の部分上を延び、ゲート９２がゲート絶縁体９０上に設けられている。ソース金属被覆部９４はソース接触部８４および本体接触部８６と接触し、ドレイン金属被覆部９６はドレイン接触部８８と接触する。ゲートおよび金属被覆部は、金属、ポリシリコン、合金またはその他の導電材料を含むいかなる適切な導電体からも形成され得る。
ＳＴＩ構造６０が、ゲートに印加される電圧を使用することによってトランジスタの特性を高めることを意図する領域被覆構造を形成することに注意すべきである。ＳＴＩ構造は、図２０の上メンズに示されているように、本体領域８２から間隔をあけて、ドレイン領域８２内を延びている。
示された例では、ゲート９２はＳＴＩ構造６０上に延びている。
装置は、深い分離構造６２およびＬＯＢＯＸ層４０によって完全に分離された高電圧装置である。
半導体装置（図１９および２０において図示せず）の他の領域が、埋め込み半導体層および基板に接続した装置領域を含むことができることに注意すべきである。
図１９および２０に示した構造は片側構造であるが、横方向に延びる中央ドレインと、同様に横方向に延びるがドレインの各々の側に中央ドレインから縦方向に間隔をあけて延びる２つのソース接続部と、を有する両側構造を形成することもできる。
当業者であれば、形成することのできる多くの他の装置構造に精通しているであろう。
図２１−２３は、誘電ＲＥＳＵＲＦ構造を形成するための図１９および２０の変形例を示す。図２１は上面図を示し、図２２および２３はそれぞれ図２１のＢ−Ｂ線およびＣ−Ｃ線に沿った断面図を示す。構造は、ＳＴＩトレンチ構造６０がＬＯＢＯＸ層４０まで垂直方向に延びている点で、図１９および２０と異なっている。この場合、ＳＴＩ構造は誘電ＲＥＳＵＲＦ構造として機能する。また、ＳＴＩ構造（図２３）はトレンチのない領域を横方向に交互に配置しており、これは図２１に最も簡単に示されている。ＳＴＩ構造は本体領域８０の完全に内部からドレイン接続部８８まで延びる。
この配置において、図１９および２０の配置例のように示されているが、ゲート電極９２がＳＴＩトレンチ構造６０上に延びるとして示されていないことに注意すべきである。
図２４は、図１９および２０で上述したような高電圧装置９８を有する分離された活性領域３４を規定する、基板１０、ＬＯＢＯＸ層４０および深いトレンチ分離構造６２を有する完成した装置を示している。多数の低電圧トランジスタ１００が、基板に接続した活性領域３８の分離された活性層３４の外側に設けられている。残りのＳｉＧｅ層３６も示されている。これらの装置は、装置層１４において従来のＣＭＯＳプロセスによって作製される。
そのため、このアプローチは、例えば電力装置とロジック回路のような複数の異なる装置を一体化するために大きな可能性を与え、分離された装置および基板が接続された装置を可能とする。
上述した実施例は、トレンチの長さに沿った位置にマスクした領域３０を設けることで、トレンチ２０を部分的に充填する。多くの実施例が、この後に図２５−３６を参照して記載するように、側壁上の体積を使用してトレンチを部分的に充填する変形例を使用する。
このアプローチにおいて、図２５および２６を参照すると、アクセストレンチ２０が、上側の絶縁層１８、１６、装置層１４およびＳｉＧｅ層１２を介して基板１０まで形成されている。次に、少量の他のエッチングが、アクセストレンチ２０に隣接するＳｉＧｅ層１２の小領域を選択的にエッチングして除去し、図２５に示すように、アクセストレンチに隣接するＳｉＧｅ層に昭ノッチ１１０を残している。
次に、保護誘電層１２が、図２６に示すように弱いステップ領域を有する方法を使用して堆積され、側壁を側壁誘電層１１４で被覆するとともに、上部を上部誘電層１１６で被覆する。これは、ノッチ１１０をエッチングして除去すべき唯一の保護されていない層として残す。
このようにして、この場合、ＳｉＧｅ層は単一のステップで完全にはエッチングされない。
このアプローチの使用は、以下により詳細に記載される。しかしながら、大まかに言えば、このアプローチは、（ＳｉＧｅ）層のエッチと周辺材料との間の十分な選択性を達成することができる。このアプローチは、また、ＳｉＧｅ層のエッチと誘電層１８、１６のハードマスクとの間のより大きな選択性を達成する。さらに、結果としてトレンチ２０内のスムーズな側壁を得ることができる。
これらの目標は図２５および２６のアプローチなしで達成可能であるが、保護誘電層１１２の使用は、特にこの保護層１２を使用しないときに要求されるエッチング・パラメータの正確なコントロールの必要性なしで、従来の道具を使ってＳｉＧｅ層のそのようなエッチングを実施可能とする。特に、エッチングの選択性をあまり気に掛けなくて良くなり、正確なエッチング・パラメータも重要でなくなる。そのため、図２５および２６のアプローチの使用は経費を節減する。
図２７は、ハードマスクとして保護層１１２を使用する、図２７に示したように図２６のステップの後にキャビティ３２を規定するために、ＳｉＧｅ層を簡単にエッチングして除去する、保護層１１２を使用する第１の方法を示している。この方法は、特に大変長い水平のキャビティ３２が必要となる改善された構成を可能とし、そのような長いキャビティは、アクセストレンチ２０の不所望な深い深さを必要とせず、保護層１１２によって保護されたアクセストレンチの側壁をアタックすることなく、形成される。
変形例として、図２８に示すように、保護層１１２がそれ自体エッチングされた除去されるまで、エッチングを続けることができることに注意すべきである。
より薄いキャビティが要求される場合は、図２７のステップの後に、他の等方性Ｓｉエッチングを行うことができ、より薄いキャビティ３２を有する図２９の構成となる。近似したアプローチを、図２８のステップの後に、実施することができる。キャビティ３２は、図５−７を参照して上述したように、絶縁体（図示せず）で充填される。
図３０−３５は他のアプローチを示している。この阿婦ロートは、ＳｉＧｅ埋め込み層１２が、基板の全表面を横切って形成されないがパターン化される。この構成は、例えば、ＳｉＧｅを必要としないＳｉ基板１０上にマスク材料層を形成し、存在するマスク上を含む、全基板１０上にＳｉＧｅ層３２を堆積させ、マスクおよびマスクの頂部のＳｉＧｅを除去し、エピタキシャル層１４、本体層１６およびソース層１８を形成することにより工程を連続することによって、達成される。
このようにして、アクセストレンチ２０が形成された後、装置構造は、ＳｉＧｅ埋め込み層１２がシリコンの支持領域１２０からなくなる図３０に示したようになる。図３１は、この構造の上面図を示し、アクセストレンチ２０が、３つの側面でＳｉＧｅ領域を囲む支持領域１２０を有するＳｉＧｅ領域１２２を囲んでおり、ＳｉＧｅ領域が１方の側のトレンチに露出された状態で残されている。
次に、図３２に示されているように、保護層１１２が上述した弱いステップ範囲を有するプロセスを使用して堆積される。短いシリコン等方性エッチングが、次に、実施され、キャビティ３２が中央領域３４の下の全幅に亘って延びていない、図３３（側面図）および図３４（上面図）に示す構造となる。図面は、明瞭に、残っている支持領域１２０および保護層１２２を示している。
他の解放エッチングが、次に、実施され、図３５（側面図）および図３６（上面図）に示されるように、それを完全にアンダーエッチングすることにより、中央領域３４を解放する。この状態で、中央領域３４は、ここでは支持層として作用する保護層１１２によって支持される。
このようにして、保護層は、最終の解放エッチングの間中央領域３４を支持するのみに使用され、これにより、より大きなフリースタンディング構造を実現する。解放エッチングは、複雑なパラメータを必要とせず、従って、エッチングの間中央領域３４の邪魔を避けるように最適化することができる、単純な等方性で非選択性のエッチングとすることができる。最終の解放エッチングは、また、例えばメタライゼーションなどによる他の支持が中央領域３４に設けられた後の処理ステップで実施することもできる。
上述した記載が、図３３および３４の構造に達する短いシリコンエッチング、および、それに続いて図３５および３６の構造に達する解放エッチング、を記載しているが、単一のエッチングにより両方のステップを実施する例も用いることができることに注意すべきである。
また、図３０−３６の構成がマスクされた領域３０を必要としないことに注意すべきである。
上述した実施例は、単なる１例として提供されたものであり、当業者であれば、多くの変形例が可能であることを理解するであろう。
特に好ましい実施例では、トレンチの側壁上のマスク支持構造５６および誘電体１１２の両者は、活性領域３４を支持するために使用される。
形成されるトランジスタおよび装置のタイプは、多少なりとも限定されるものではない。
例えば、装置層および基板としてＳｉを使用する必要はなく、埋め込み層としてＳｉＧｅを使用する必要もない。ある変形例では、ＳｉＧｅが埋め込み層として使用され、Ｓｉが装置層として使用される。実際に、いかなる半導体も、埋め込み層の材料に対する好適な選択エッチングが可能な限り、使用することができる。
キャビティが充填されなければ、シリコン・オン・ナッシング構造を製造することができる。
使用された種々のマスクの形状もまた変えることができる。
この方法は、高電力または高電圧の応用に対し好適であるだけでなく、装置の分離が望まれているか必要とされるいかなる場合にも使用することができる。
上述した記載では、複数の別個の露出トレンチ分離構造およびマスクしたトレンチ分離構造を記載したが、１つあるいはそれ以上のリンクされ露出されたトレンチ分離構造、あるいは、１つあるいはそれ以上のリンクされマスクされたトレンチ分離構造を設けることもできる。
本発明は、請求項で定義した本発明の範囲内であれば、いかなる変更にも広げられる。
添付の請求項は特徴の特別な組み合わせを指向しているが、本発明の記載の範囲は、請求項で記載されているものと同じ発明に関するかどうか、および、本発明と同じ技術的課題のいくつかあるいはすべてを軽減するかどうか、によらず、明示的あるいは潜在的にここに記載されたいかなる新規な特徴またはいかなる新規な組み合わせをも含む。
別の実施例との関係で記載された特徴は、また、単一の実施例との関係で略して記載された種々の特徴も、また、別個にあるいは好適なサブコンビネーションとして提供される。出願人は、それにより、本出願あるいはここから引き出される他の出願の審査において、そのような特徴および／またはそのような特徴の組み合わせに対し、新しい請求項が作られることを通知する。
図１は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図２は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図３は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図４は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図５は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図６は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図７は本発明の実施例による第１方法の各ステップおよび本発明により得られる装置の側面図を示す。 図８は図１−７の方法の２つのステップの上面図を示す。 図９は図１−７の方法の２つのステップの上面図を示す。 図１０は図１−７の方法の変形例の上面図を示す。 図１１は図１−７の方法の変形例の上面図を示す。 図１２は本発明の他の実施例による第２方法の側面図を示す。 図１３は本発明の他の実施例による第２方法の側面図を示す。 図１４は本発明の他の実施例による第２方法の側面図を示す。 図１５は本発明の他の実施例による第３方法の側面図を示す。 図１６は本発明の他の実施例による第３方法の側面図を示す。 図１７は本発明の他の実施例による第３方法の側面図を示す。 図１８は本発明の他の実施例による第３方法の側面図を示す。 図１９は本発明の実施例に関する装置の部分に製造された高電圧構成要素を示す。 図２０は本発明の実施例に関する装置の部分に製造された高電圧構成要素を示す。 図２１は本発明の実施例に関する装置の部分に製造された他の高電圧構成要素を示す。 図２２は本発明の実施例に関する装置の部分に製造された他の高電圧構成要素を示す。 図２３は本発明の実施例に関する装置の部分に製造された他の高電圧構成要素を示す。 図２４は本発明による集積回路装置の一例を示す。 図２５は本発明の他の実施例による第４方法の側面図を示す。 図２６は本発明の他の実施例による第４方法の側面図を示す。 図２７は本発明の他の実施例による第４方法の側面図を示す。 図２８は本発明の他の実施例による第５方法の側面図を示す。 図２９は本発明の他の実施例による第６方法の側面図を示す。 図３０は本発明の実施例による第７方法の上面図および側面図を示す。 図３１は本発明の実施例による第７方法の上面図および側面図を示す。 図３２は本発明の実施例による第７方法の上面図および側面図を示す。 図３３は本発明の実施例による第７方法の上面図および側面図を示す。 図３４は本発明の実施例による第７方法の上面図および側面図を示す。 図３５は本発明の実施例による第７方法の上面図および側面図を示す。 図３６は本発明の実施例による第７方法の上面図および側面図を示す。

Claims (18)

  1. 少なくとも１つの分離された活性領域を含む半導体装置の製造方法において：
    第１の半導体材料からなる基板を準備し；
    基板上に第２の半導体材料からなる埋め込み層を堆積し；
    第２の半導体材料上に第３の半導体材料からなる装置層を堆積し；
    少なくとも部分的に装置層を通して延びるトレンチをエッチングし；
    装置層を横切って横方向に間隔を開けた複数のトレンチ分離構造を形成し、トレンチ分離構造が、部分的にトレンチを満たす支持絶縁体を含むが、トレンチを介して少なくとも埋め込み層の部分を露出したままとする、少なくとも１つのトレンチを備えており；
    支持絶縁体を含まないトレンチの部分を介して埋め込み層を選択的にエッチングして、装置層の少なくとも１つの分離領域の下から埋め込み層を除去し、分離領域を支持する支持構造として動作する支持絶縁体を残したままとする；
    ことを特徴とする方法。
  2. 選択的にエッチングするステップが、少なくとも１つの支持構造のみによって支持されたキャビティ上の複数の分離領域が残るように少なくとも１つのキャビティを形成する、ことを特徴とする請求項１に記載の方法。
  3. 複数のトレンチ分離構造を形成するステップの後、少なくとも１つのトレンチ分離構造上にマスクを設け、少なくとも１つのトレンチ分離構造が少なくとも１つの露出したトレンチ領域として露出したままとなるように、少なくとも１つのマスクされたトレンチ領域を規定する工程と；
    少なくとも１つの露出したトレンチ領域をエッチングし、少なくとも１つの露出したトレンチ領域の分離トレンチからトレンチに充填された絶縁体を除去し、少なくとも１つの露出したトレンチ領域内の埋め込み層を露出する工程と；を、さらに備えることを特徴とする請求項１または２に記載の方法。
  4. 少なくとも１つの露出したトレンチ領域および／または各キャビティを絶縁体で充填する工程を、さらに備えることを特徴とする請求項３に記載の方法。
  5. 選択的に埋め込み層をエッチングするステップにおいて、マスクされたトレンチ分離構造が、装置層の少なくとも１つの活性領域の下に、埋め込み層を保護し、装置層の基板と接続した活性領域を形成することを特徴とする請求項３または４に記載の方法。
  6. 少なくとも１つの電力半導体構成要素を粉里された活性領域に形成し、少なくとも１つの制御／ロジック半導体構成要素を基板と接続した活性領域に形成する工程を、さらに備えることを特徴とする請求項５に記載の方法。
  7. 第１および第３の半導体材料が同一であることを特徴とする請求項１〜６のいずれか１項に記載の方法。
  8. 第１および第３の材料がシリコンであり、第２の半導体材料がシリコンゲルマニウムであることを特徴とする請求項１〜７のいずれか１項に記載の方法。
  9. 複数のトレンチ分離構造を形成するステップにおいて、トレンチ分離構造が、トレンチ埋め込み層の深さを超えて延びないトレンチ分離構造であり；
    露出したトレンチ領域をエッチングするステップが：露出したトレンチ領域の分離トレンチからトレンチを充填する絶縁体を除去する工程と；露出した半導体トレンチ中で異方エッチングを行い、露出したトレンチ領域の深さを深め、それらが埋め込み層を超えて延びる工程と；を備えることを特徴とする請求項３〜８のいずれか１項に記載の方法。
  10. 装置層内に第１の導電タイプの拡散源を有する深いトレンチ分離構造によって分離された電界効果トランジスタと、第１の導電タイプとは逆の第２の導電タイプの拡散源に隣接した装置層内の本体領域と、第１の導電タイプの装置層内で本体領域に隣接するドレイン領域と、ドレイン領域と接触するドレイン領域よりもより多くドープされた、第１の導電タイプのドレイン拡散部と、本体領域を超えて延びる絶縁されたゲートと、を形成する工程を、さらに備えることを特徴とする請求項９に記載の方法。
  11. ドレイン領域中長手方向に延びる複数の浅いトレンチ分離構造を本体領域からドレイン拡散部まで形成する工程であって、複数の浅いトレンチ分離構造がドレイン領域を横切って横方向に間隔をあけている工程を、さらに備えることを特徴とする請求項１０に記載の方法。
  12. 埋め込み層を選択的にエッチングしてキャビティを形成するステップの後、
    キャビティ内ではなくて、露出したトレンチの側壁上に、絶縁体の薄層を堆積する工程と、
    キャビティを充填するステップの前に、キャビティをエッチングしてキャビティの深さを増加する工程と、をさらに備えることを特徴とする請求項３〜１１のいずれか１項に記載の方法。
  13. 複数のトレンチ分離構造を形成するステップが、周辺領域内の分離されたトレンチ構造体と、分離された活性領域の周囲に延びる分離されたトレンチとを形成し、マスクを形成するステップが、分離された活性領域から分離されたトレンチ構造上を周辺領域まで延びる複数のマスキング領域を有するマスクを形成し、それにより、露出したトレンチ分離構造をエッチングするステップが、露出したトレンチ内のマスキング領域に対応して、複数の支持構造を形成することを特徴とする請求項３〜１２のいずれか１項に記載の方法。
  14. 複数のトレンチ分離構造を形成するステップが：
    ノッチを作るために、トレンチを通って、埋め込み層の選択エッチングを実施する工程と；
    埋め込み層をノッチを介して露出した状態にするためにノッチ上以外のトレンチの側壁上に絶縁層を堆積する工程と；を備えることを特徴とする請求項１〜１３のいずれか１項に記載の方法。
  15. 埋め込み層がパターン化され、トレンチが、活性領域の周囲の部分のみに存在する埋め込み層を有する、トレンチによって囲まれた活性領域を規定するように形成され、それにより、ノッチを形成する工程が、活性領域の周囲の部分のにみノッチを形成し、絶縁層を形成する工程が、活性領域の周囲のすべてではなく部分の周囲に延びる埋め込み層のレベルで絶縁層を形成することを特徴とする請求項１４に記載の方法。
  16. 請求項１〜１５のいずれか１項に記載の方法により製造されたことを特徴とする半導体装置。
  17. 半導体基板と；
    半導体基板の部分上の埋め込み絶縁層と；
    半導体基板の残りの部分上の、基板とは異なる材料からなる埋め込み半導体層と；
    埋め込み絶縁層および埋め込み半導体層上の装置層と；
    トレンチ分離構造によって囲まれた、埋め込み絶縁層上の装置層内の少なくとも１つの絶縁された活性装置領域を規定するための、装置層の全体の厚みを通して延びる、絶縁体で充填された複数のトレンチ分離構造であって、絶縁された活性装置領域が、埋め込み絶縁層およびトレンチ分離構造によって基板から供給されているものと；
    埋め込み半導体層を介して基板と接続した装置層内の少なくとも１つの基板に接続した装置領域と；
    を備えることを特徴とする半導体装置。
  18. 半導体基板および装置層がＳｉからなり、埋め込み半導体層がＳｉＧｅからなることを特徴とする半導体装置。
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