JP2009290473A - Ｐｗｍ制御装置及びパルス波形制御方法 - Google Patents

Abstract

【課題】従来のＰＷＭ制御装置では、パルス幅変調信号の周期を一定に保ちながら高い分解能でデューティー比を制御できない問題があった。
【解決手段】本発明のＰＷＭ制御装置は、基準クロック信号ＲＥＦＣをカウントして第１のカウント値ＣＮＴ１を出力する第１のカウンタ４０と、第１のカウント値ＣＮＴ１に基づき前縁制御信号ＦＣＮＴＬを出力する前縁制御信号生成部４１と、調整用クロック信号ＡＤＪＣを生成する調整用クロック生成部３０ｂと、第１のカウント値ＣＮＴ１に基づき調整用クロック信号ＡＤＪＣの出力開始を指示する第２のカウンタ制御部２０と、第２のカウント値ＣＮＴ２を出力する第２のカウンタ５０と、第２のカウント値ＣＮＴ２に基づき後縁制御信号ＥＣＮＴＬを出力する後縁制御信号生成部５１と、前縁制御信号ＦＣＮＴＬ及び前記後縁制御信号ＥＣＮＴＬを合成してパルス幅変調信号を生成するＰＷＭパルス生成部６０と、を有する。
【選択図】図１

Description

本発明にかかるＰＷＭ制御装置及びパルス波形制御方法は、特にＰＷＭ（Pulse Width Modulation）信号のパルス幅を制御するＰＷＭ制御装置及びパルス波形制御方法に関する。

近年、携帯電話等の携帯機器に搭載される半導体装置では、機器の使用時間を延ばすために、消費電力に厳しい制限が要求される。このような半導体装置は、安定した電源供給を得るために電源制御回路により電源供給を受ける場合がある。このとき、半導体装置の消費電力の低減を実現するためには、電源制御回路には、高速起動や出力電圧変動を抑制する高精度な制御が必要である。電源制御回路ではスイッチング素子であるＰＩＤ（Power Intelligence Device）に対してＰＷＭ（Pulse Width Modulation）パルスを与えることで半導体装置に対する電源を制御する。このような電源制御回路において、出力電圧の変動を高精度に抑制する場合、ＰＷＭパルスを高分解能なステップで制御する必要がある。しかしながら、ＰＷＭパルスの分解能を高めるためには使用するクロック周波数を高くしなければならず、それにより消費電力が増加する問題がある。

ここで、ＰＷＭパルスを変調するＰＷＭ制御装置の一例が特許文献１に開示されている。特許文献１に開示されているＰＷＭ制御装置１００のブロック図を図７に示す。ＰＷＭ制御装置１００は、デジタル信号の値に応じてクロック信号を変調したパルス幅変調信号を生成するデジタル方式パルス幅変調装置である。ＰＷＭ制御装置１００は、同期検出部１０１、第１のカウンタ１０２、第２のカウンタ１０３、前縁制御信号生成部１０４、後縁制御信号生成部１０５、パルス幅変調信号生成部１０６を有している。また、ＰＷＭ制御装置１００は、クロック信号として周波数比（Ｎ＋１）：Ｎの２つのクロック信号（クロック信号Ａとクロック信号Ｂ）が供給される。

同期検出部１０１は、クロック信号Ａとクロック信号Ｂの同期タイミングを検出して第１のカウンタ１０２及び第２のカウンタ１０３とに同期信号を出力する。同期検出部１０１にはイネーブル信号が入力されており、イネーブル信号がアサート（有効）されている状態で動作する。第１のカウンタ１０２は、同期信号に応じて初期化され、クロック信号Ａをカウントして第１のカウント信号を生成する。第２のカウンタ１０３は、同期信号に応じて初期化され、クロック信号Ｂをカウントして第２のカウント信号を生成する。前縁制御信号生成部１０４は、クロック信号Ａを用いて、第１のカウント信号とデジタル信号に従ってパルス幅変調信号のパルス前縁の位置を特定するための前縁制御信号を生成する。後縁制御信号生成部１０５は、クロック信号Ｂを用いて、第２のカウント信号とデジタル信号に従ってパルス幅変調信号のパルス後縁の位置を特定するための後縁制御信号を生成する。パルス幅変調信号生成部１０６は、前縁制御信号生成部１０４により生成された前縁制御信号と、後縁制御信号生成部１０５により生成された後縁制御信号とを合成してパルス幅変調信号を生成する。

ここで、クロック信号Ａは、デジタル信号におけるサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有する。また、クロック信号Ｂは、デジタル信号におけるサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有する。なお、Ｎは２又は１０の累乗である。また、デジタル信号は、例えば１６ビットのデジタルデータである。

ＰＷＭ制御装置１００では、まず、同期検出部１０１がクロック信号Ａとクロック信号Ｂの立ち上がりエッジの位置が前後に逆転したことを検出する。そして、このエッジの逆転に応じて第１のカウンタ１０２及び第２のカウンタ１０３に同期信号を出力し、第１のカウンタ１０２及び第２のカウンタ１０３を初期化する。

続いて、第１のカウンタ１０２は、同期信号により初期化され、初期化後にクロック信号Ａのカウントを開始し、そのカウント値を第１のカウント信号として出力する。第１のカウント信号は０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環する値を有する。一方、第２のカウンタ１０３は、同期信号により初期化され、初期化後にクロック信号Ｂのカウントを開始し、そのカウント値を第２のカウント信号を出力する。第２のカウント信号は０〜｛Ｎ×Ｍ−１｝の間で循環する値を有する。

このときクロック信号Ａとクロック信号Ｂとは周波数比（Ｎ＋１）：Ｎであるため、クロック信号Ａとクロック信号Ｂの位相差はクロック信号Ａの（Ｎ＋１）周期で循環し、（クロック信号Ａの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。例えば、始点ではクロック信号Ａとクロック信号Ｂの位相差は０／Ｎ、中央付近ではクロック信号Ａとクロック信号Ｂの位相差は（Ｎ／２）／Ｎ、終点付近ではクロック信号Ａとクロック信号Ｂの位相差は（Ｎ−１）／Ｎとなる。なお、第１のカウンタ１０２と第２のカウンタ１０３は同期されているので、第２のカウンタ１０３の値が特定されると、その値におけるクロック信号Ｂの立ち上がりエッジとその直前にあるクロック信号Ａの立ち上がりエッジとの位相差が特定できる。

次に、前縁制御信号生成部１０４は、デジタル信号によってパルス前縁の位置を特定し、その位置と第１のカウント信号の値が一致したクロック信号Ａの立ち上がりエッジに応じて前縁制御信号をアサートして、第１のカウント信号の終点で前縁制御信号をネゲートする。後縁制御信号生成部１０５は、デジタル信号によってパルス後縁の位置を特定し、その位置と第２のカウント信号の値が一致したクロック信号Ｂの立ち上がりエッジで後縁制御信号をネゲートし、第２のカウント信号の始点で後縁制御信号をアサートする。

ここで、Ｎを１２８、Ｍを５に設定し、１６ビットのデジタル信号に適用させた場合のＰＷＭ制御装置の動作について説明する。まず、パルス幅変調信号のパルス後縁の位置を算出するために、クロック信号Ａとクロック信号Ｂのある同期時点における第２のカウント信号の値（ここでは、｛Ｎ×（Ｍ−１）−１｝＝１２８×４−１）とデジタル信号の下位７ビットのデータを加算する。この加算値と第２のカウント信号の値が一致したクロック信号Ｂの立ち上がりエッジで後縁制御信号をネゲートし、第２のカウント信号の始点（カウント値が０の時点）で後縁制御信号をアサートする。

また、パルス前縁の位置を算出するために、同じ同期時点における第１のカウント信号の値（ここでは、｛（Ｎ＋１）×（Ｍ−１）−１｝＝１２９×４−１）とデジタル信号の下位７ビットのデータを加算し、その加算値をデジタル信号の残りの上位９ビットのデータで減算する。この減算値と第１のカウント信号の値が一致したクロック信号Ａの立ち上がりエッジで前縁制御信号をアサートし、第１のカウント信号の終点（カウント値１２９×５−１の時点）で前縁制御信号をネゲートする。

このように、クロック信号Ａとクロック信号Ｂの周波数比を（Ｎ＋１）：Ｎとした場合、クロック信号Ａとクロック信号Ｂの位相差はクロック信号Ａの（Ｎ＋１）周期で循環し、（クロック信号Ａの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。この位相差を用いることでＰＷＭ制御装置１００は、（クロック信号Ａの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。つまり、ＰＷＭ制御装置１００は、入力されるクロック信号の周期に対してＮ倍の分解能を有し、同じ周波数のクロックを用いた場合に比べＮ倍高い分解能によるパルス幅の制御を実現することができる。
特許第３９６７３７０号公報

特許文献１に記載のＰＷＭ制御装置１００は、パルス幅変調信号の前縁を前縁制御信号で生成し、後縁を後縁制御信号で生成してパルス幅変調信号のオン期間を設定している。しかしながら、パルス幅変調信号の前縁から次のサイクルのパルス幅変調信号の前縁までの周期がデジタル信号の値によって異なるため、一定周期においてパルス幅変調信号のオン期間を任意に設定できず、スイッチング電源などに要求される一定周期における任意のオン・デューティー比を実現することができないという問題がある。

本発明にかかるＰＷＭ制御装置の一態様は、基準クロック信号をカウントし、第１のカウント値を出力する第１のカウンタと、前記第１のカウント値が第１の設定値に達したことを検知して前記第１のカウンタをリセットする第１のカウンタ制御部と、前記第１のカウント値が第２の設定値に達したことを検知してパルス幅変調信号の前縁位置を指定する前縁制御信号を出力する前縁制御信号生成部と、前記基準クロック信号とは異なる周期を有する調整用クロック信号を生成する調整用クロック生成部と、前記第１のカウント値が第３の設定値に達したことを検知して前記調整用クロック生成部に出力開始を指示する第２のカウンタ制御部と、前記調整用クロック信号をカウントし、第２のカウント値を出力する第２のカウンタと、前記第２のカウント値が第４の設定値に達したことを検知して前記パルス幅変調信号の後縁位置を指定する後縁制御信号を出力する後縁制御信号生成部と、前記前縁制御信号に基づき前記パルス幅変調信号の立ち上がりエッジを生成し、前記後縁制御信号に基づき前記パルス幅変調信号の立ち下がりエッジを生成するＰＷＭパルス生成部と、を有するものである。

本発明にかかるパルス波形制御方法の一態様は、基準クロック信号と、前記基準クロック信号とは異なる周期を有する調整用クロック信号と、に基づきパルス幅変調信号の周期及びパルス幅を制御するＰＷＭ制御装置におけるパルス波形制御方法であって、基準クロック信号をカウントした第１のカウント値が第１の設定値に達したことを検知して前記第１のカウント値をリセットし、前記リセット後に入力される前記基準クロック信号をカウントして第１のカウント値を生成し、前記第１のカウント値が第２の設定値に達したことを検知してパルス幅変調信号の前縁位置を指定する前縁制御信号を生成し、前記第１のカウント値が第３の設定値に達したことを検知して調整用クロック信号の出力を開始し、前記調整用クロック信号をカウントして第２のカウント値を生成し、前記第２のカウント値が第４の設定値に達したことを検知して前記パルス幅変調信号の後縁位置を指定する後縁制御信号を生成し、前記前縁制御信号と前記後縁制御信号とを合成して前記パルス幅変調信号を生成するものである。

また、本発明にかかるパルス制御方法の一態様は、基準クロック信号と、前記基準クロック信号とは異なる周期を有する調整用クロック信号と、に基づきパルス幅変調信号の周期及びパルス幅を制御するＰＷＭ制御装置におけるパルス波形制御方法であって、基準クロック信号のクロックサイクル数に基づき前記パルス幅変調信号の一周期の長さを設定し、前記パルス幅変調信号の一周期の開始位置から前記パルス幅変調信号の前縁位置までの間に含まれる基準クロック信号のクロックサイクル数に基づき前記パルス幅変調信号の前縁位置を設定し、前記第１のカウント値に基づき前記調整用クロックの出力を開始する位置を設定し、前記調整用クロックの出力開始位置から前記パルス幅変調信号の後縁位置までの期間に含まれる前記調整用クロックのクロックサイクル数に基づき前記パルス幅変調信号の後縁位置を設定するものである。

本発明にかかるＰＷＭ制御装置及びパルス波形制御方法によれば、第１のカウンタのカウント開始タイミングを第１の設定値にて行い、第２のカウンタのカウント開始タイミングを第１のカウント値と第３の設定値との関係に基づき行う。つまり、本発明にかかるＰＷＭ制御装置は、第１のクロック信号と第２のクロック信号との同期開始位置を第３の設定値に基づき任意に設定することができる。

また、本発明にかかるＰＷＭ制御装置及びパルス波形制御方法は、第１の設定値及び第２の設定値に基づきパルス幅変調信号の前縁位置を設定し、第３の設定値及び第４の設定値に基づきパルス幅変調信号の後縁位置を設定する。つまり、本発明にかかるＰＷＭ制御装置は、パルス幅変調信号の前縁位置と後縁位置とを独立して設定することができる。

このようなことから、本発明にかかるＰＷＭ制御装置及びパルス波形制御方法は、パルス幅変調信号の前縁位置を第１のクロック信号のみに基づき一定周期で生成することができる。また、パルス幅変調信号の前縁位置と後縁位置との関係を第１のクロック信号と第２のクロック信号の同期開始位置の関係に基づき任意に設定することができる。つまり、本発明にかかるＰＷＭ制御装置は、第１のクロック信号と第２のクロック信号との位相差によることなく、所定の周期で生成される前縁位置に対して任意の後縁位置を有するパルス幅変調信号を生成することができる。

本発明にかかるＰＷＭ制御装置及びパルス波形制御方法によれば、一定周期を有するパルス幅変調信号のオン・デューティー比を高分解能で制御することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかるＰＷＭ制御装置１のブロック図を示す。図１に示すように、ＰＷＭ制御装置１は、演算ユニット２において演算された第１の設定値（例えば、リセットタイミング設定値ＲＳＴ＿ＴＩＭａ）、第２の設定値（例えば、前縁位置設定値ＰＷＵ）、第３の設定値（例えば、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ）、第４の設定値（例えば、後縁位置設定値ＰＷＤ）に基づき出力するパルス幅変調信号ＯＵＴのパルス幅及び周期を決定する。以下で本実施の形態にかかるＰＷＭ制御装置１の詳細な構成について説明する。

ＰＷＭ制御装置１は、第１のカウンタ制御部１０、第２のカウンタ制御部２０、クロックコントローラ３０、第１のカウンタ４０、第２のカウンタ５０、ＰＷＭパルス生成部６０、リセット制御回路６１を有する。

第１のカウンタ制御部１０は、第１のカウンタ４０が出力する第１のカウント値ＣＮＴ１が第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａに達したことを検知して第１のリセット信号ＲＳＴ１を出力する。第１のリセット信号ＲＳＴ１は、第１のカウンタ４０に与えられ、第１のカウンタが出力する第１のカウント値ＣＮＴ１をリセットする。また、第１のリセット信号ＲＳＴ１は、クロックコントローラ３０内の基準クロック生成部３０ａに与えられ、基準クロック生成部３０ａが出力する基準クロック信号ＲＥＦＣの位相をリセットする。

第１のカウンタ制御部１０は、第１のレジスタ（例えば、コンペア・レジスタ１１）及び第１のコンパレータ（例えば、コンパレータ１２）を有する。コンペア・レジスタ１１には、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａが格納される。コンパレータ１２は、第１のカウント値ＣＮＴ１と第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａとの一致比較結果を第１のリセット信号ＲＳＴ１として出力する。より具体的には、コンパレータ１２は、第１のカウント値ＣＮＴ１と第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａとが一致すると第１のリセット信号ＲＳＴ１をアサートし、不一致であれば第１のリセット信号ＲＳＴ１をネゲートする。

第２のカウンタ制御部２０は、第１のカウンタ４０が出力する第１のカウント値ＣＮＴ１が第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂに達したことを検知して第２のリセット信号ＲＳＴ２を出力する。第２のリセット信号ＲＳＴ２は、クロックコントローラ３０内の調整用クロック生成部３０ｂに与えられ、調整用クロック生成部３０ｂは第２のリセット信号ＲＳＴ２に応じて調整用クロック信号ＡＤＪＣの出力を開始する。

第２のカウンタ制御部２０は、第３のレジスタ（例えば、コンペア・レジスタ２１）及び第３のコンパレータ（例えば、コンパレータ２２）を有する。コンペア・レジスタ２１には、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂが格納される。コンパレータ２２は、第１のカウント値ＣＮＴ１と第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂとの一致比較結果を第２のリセット信号ＲＳＴ２として出力する。より具体的には、コンパレータ２２は、第１のカウント値ＣＮＴ１と第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂとが一致すると第２のリセット信号ＲＳＴ２をアサートし、不一致であれば第２のリセット信号ＲＳＴ２をネゲートする。

クロックコントローラ３０は、ＰＷＭ制御装置１において用いられる基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣとを生成する。基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣとは互いに周期が異なるクロック信号である。本実施の形態では、基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣとの位相差に相当する時間をパルス幅変調信号ＯＵＴのパルス幅の制御ステップ（分解能）とし、一つの分解能に対応する時間を分解能サイクルと称す。

クロックコントローラ３０は、基準クロック生成部３０ａと調整用クロック生成部３０ｂとを有する。基準クロック生成部３０ａは、遅延回路３１ａ、３２ａ、論理和回路３４ａ、セット・リセットラッチ回路３５ａを有する。遅延回路３１ａは、セット・リセットラッチ回路３５ａの出力端子Ｑに入力端子が接続され、出力端子がセット・リセットラッチ回路３５ａのリセット端子Ｒに接続される。遅延回路３２ａは、入力端子が遅延回路３１ａの出力端子に接続され、出力端子が論理和回路３４ａの一方の入力端子に接続される。論理和回路３４ａは、一方の入力端子が遅延回路３２ａの出力端子に接続され、他方の入力端子に第１のリセット信号ＲＳＴ１が入力される。論理和回路３４ａは、２つの入力の論理和演算を行い、その演算結果を出力する。セット・リセットラッチ回路３５ａは、セット端子Ｓに論理和回路３４ａの出力端子が接続され、リセット端子Ｒに遅延回路３１ａの出力端子が接続され、出力端子Ｑから基準クロック信号ＲＥＦＣを出力する。セット・リセットラッチ回路３５ａは、セット端子Ｓがアサートされると出力信号を第１の論理レベル（例えば、ハイレベル）とし、リセット端子がアサートされると出力信号を第２の論理レベル（例えば、ロウレベル）とする。基準クロック生成部３０ａは、セット・リセットラッチ回路３５ａの出力を遅延回路３１ａ、３２ａを介してセット・リセットラッチ回路３５ａのセット端子Ｓ及びリセット端子Ｒに帰還させることで、基準クロック信号ＲＥＦＣを生成する。

調整用クロック生成部３０ｂは、遅延回路３１ｂ、３２ｂ、分解能設定遅延回路３３ｂ、論理和回路３４ｂ、３６ｂ、セット・リセットラッチ回路３５ｂを有する。遅延回路３１ｂは、セット・リセットラッチ回路３５ｂの出力端子Ｑに入力端子が接続される。論理和回路３６ｂは、一方の入力端子が遅延回路３１ｂの出力端子に接続され、他方の入力端子にクロック停止信号ＲＳＴ３が入力される。出力端子が論理和回路３６ｂの一方の端子に接続される。論理和回路３６ｂは、２つの入力の論理和演算を行い、その演算結果をセット・リセットラッチ回路３５ｂのリセット端子Ｒに出力する。

遅延回路３２ｂは、入力端子が遅延回路３１ｂの出力端子に接続され、出力端子が分解能設定遅延回路３３ｂの入力端子に接続される。分解能設定遅延回路３３ｂは、入力端子が遅延回路３２ｂの出力端子と接続され、出力端子が論理和回路３４ｂの一方の入力端子に接続される。論理和回路３４ｂは、一方の入力端子が分解能設定遅延回路３３ｂの出力端子に接続され、他方の入力端子に第２のリセット信号ＲＳＴ２が入力される。論理和回路３４ｂは、２つの入力の論理和演算を行い、その演算結果を出力する。

セット・リセットラッチ回路３５ｂは、セット端子Ｓに論理和回路３４ｂの出力端子が接続され、リセット端子Ｒに遅延回路３１ｂの出力端子が接続され、出力端子Ｑから調整用クロック信号ＡＤＪＣを出力する。セット・リセットラッチ回路３５ｂは、セット端子Ｓがアサートされると出力信号をハイレベルとし、リセット端子がアサートされると出力信号をロウレベルとする。基準クロック生成部３０ａは、セット・リセットラッチ回路３５ｂの出力を遅延回路３１ｂ、３２ｂ、３３ｂを介してセット・リセットラッチ回路３５ｂのセット端子Ｓ及びリセット端子Ｒに帰還させることで、調整用クロック信号ＡＤＪＣを生成する。

ここで、遅延回路３１ａと遅延回路３１ｂとは同じ遅延時間を有し、遅延回路３２ａと遅延回路３２ｂとは同じ遅延時間を有する。そのため、調整用クロック信号ＡＤＪＣの一周期の時間は、基準クロック信号ＲＥＦＣの一周期の時間に比べて分解能設定遅延回路３３ｂの遅延時間分だけ長くなる。つまり、基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣは異なる周期を有するクロック信号となる。

第１のカウンタ４０は、基準クロック信号ＲＥＦＣをカウントして、第１のカウント値ＣＮＴ１を出力する。本実施の形態では、第１のカウンタ４０は、基準クロック信号ＲＥＦＣの立ち上がりエッジことにカウント値をインクリメントすることで、基準クロック信号ＲＥＦＣのクロックサイクル数をカウントする。また、第１のカウンタ４０には第１のリセット信号ＲＳＴ１が入力され、第１のリセット信号ＲＳＴ１がアサートされると第１のカウント値ＣＮＴ１がリセットされる。

第２のカウンタ５０は、調整用クロック信号ＡＤＪＣをカウントして、第２のカウント値ＣＮＴ２を出力する。本実施の形態では、第２のカウンタ５０は、調整用クロック信号ＡＤＪＣの立ち上がりエッジことにカウント値をインクリメントすることで、調整用クロック信号ＡＤＪＣのクロックサイクル数をカウントする。また、第２のカウンタ５０には後述する後縁制御信号ＥＣＮＴＬが入力されており、後縁制御信号ＥＣＮＴＬがアサートされると第２のカウント値ＣＮＴ２はリセットされる。

前縁制御信号生成部４１は、第１のカウンタ４０が出力する第１のカウント値ＣＮＴ１が前縁位置設定値ＰＷＵに達したことを検知して前縁制御信号ＦＣＮＴＬを出力する。前縁制御信号ＦＣＮＴＬはＰＷＭパルス生成部６０に与えられる。前縁制御信号生成部４１は、第２のレジスタ（例えば、コンペア・レジスタ４２）及び第２のコンパレータ（例えば、コンパレータ４３）を有する。コンペア・レジスタ４２には、前縁位置設定値ＰＷＵが格納される。コンパレータ４３は、第１のカウント値ＣＮＴ１と前縁位置設定値ＰＷＵとの一致比較結果を前縁制御信号ＦＣＮＴＬとして出力する。より具体的には、コンパレータ４３は、第１のカウント値ＣＮＴ１と前縁位置設定値ＰＷＵとが一致すると前縁制御信号ＦＣＮＴＬをアサートし、不一致であれば前縁制御信号ＦＣＮＴＬをネゲートする。

後縁制御信号生成部５１は、第２のカウンタ５０が出力する第２のカウント値ＣＮＴ２が後縁位置設定値ＰＷＤに達したことを検知して後縁制御信号ＥＣＮＴＬを出力する。後縁制御信号ＥＣＮＴＬは、ＰＷＭパルス生成部６０に与えられる。後縁制御信号生成部５１は、第４のレジスタ（例えば、コンペア・レジスタ５２）及び第４のコンパレータ（例えば、コンパレータ５３）を有する。コンペア・レジスタ５２には、後縁位置設定値ＰＷＤが格納される。コンパレータ５３は、第２のカウント値ＣＮＴ２と後縁位置設定値ＰＷＤとの一致比較結果を後縁制御信号ＥＣＮＴＬとして出力する。より具体的には、コンパレータ５３は、第１のカウント値ＣＮＴ１と後縁位置設定値ＰＷＤとが一致すると後縁制御信号ＥＣＮＴＬをアサートし、不一致であれば後縁制御信号ＥＣＮＴＬをネゲートする。

ＰＷＭパルス生成部６０は、前縁制御信号ＦＣＮＴＬに基づきパルス幅変調信号ＯＵＴの立ち上がりエッジを生成し、後縁制御信号ＥＣＮＴＬに基づきパルス幅変調信号ＯＵＴの立ち下がりエッジを生成する。つまり、ＰＷＭパルス生成部６０は、前縁制御信号ＦＣＮＴＬと後縁制御信号ＥＣＮＴＬとを合成することで出力信号となるパルス幅変調信号ＯＵＴの波形整形を行う。

リセット制御回路６１は、後縁制御信号ＥＣＮＴＬの状態を監視して、調整用クロック生成部３０ｂの動作を停止させる。リセット制御回路６１は、Ｄフリップフロップ６２、６３、セット・リセットラッチ回路６４を有する。本実施の形態では、Ｄフリップフロップ６２は、クロック入力端子Ｃに調整用クロック信号ＡＤＪＣを受け、データ入力端子Ｄに後縁制御信号ＥＣＮＴＬを受ける。そして、Ｄフリップフロップ６２は、調整用クロック信号ＡＤＪＣの立ち上がりエッジが入力された時点の後縁制御信号ＥＣＮＴＬの論理レベルを出力端子Ｑから出力する。Ｄフリップフロップ６３は、クロック入力端子Ｃに調整用クロック信号ＡＤＪＣを受け、データ入力端子Ｄにラッチ回路６２の出力を受ける。そして、Ｄフリップフロップは、調整用クロック信号ＡＤＪＣの立ち上がりエッジが入力された時点のＤフリップフロップ６２の出力の論理レベルを出力端子Ｑから出力する。セット・リセットラッチ回路６４は、セット端子ＳにＤフリッププロップ６３の出力を受け、リセット端子Ｒに第２のリセット信号ＲＳＴ２を受ける。そして、セット端子Ｓに立ち上がりエッジが入力されると出力端子Ｑから出力する出力信号（クロック停止信号ＲＳＴ３）をアサートし、リセット端子Ｒに立ち上がりエッジが入力されると出力端子Ｑから出力する出力信号（クロック停止信号ＲＳＴ３）をネゲートする。なお、リセット制御回路６１は、後縁制御信号ＥＣＮＴＬが出力された後に調整用クロック信号ＡＤＪＣを停止させて、後縁制御信号ＥＣＮＴＬが生成された後の誤動作を防止する機能を実現するものである。

本実施の形態では、ＰＷＭパルス生成部６０は、セット・リセットラッチ回路により構成される。ＰＷＭパルス生成部６０で用いられるセット・リセットラッチ回路は、セット端子Ｓに前縁制御信号ＦＣＮＴＬが入力され、リセット端子Ｒに後縁制御信号ＥＣＮＴＬが入力され、出力端子Ｑからパルス幅変調信号ＯＵＴを出力する。このセット・リセットラッチ回路は、前縁制御信号ＦＣＮＴＬがアサートされるとパルス幅変調信号ＯＵＴをハイレベルに切り替えることで、パルス幅変調信号ＯＵＴの立ち上がりエッジを生成する。また、このセット・リセットラッチ回路は、後縁制御信号ＥＣＮＴＬがアサートされるとパルス幅変調信号ＯＵＴをロウレベルに切り替えることで、パルス幅変調信号ＯＵＴの立ち下がりエッジを生成する。

つまり、本実施の形態にかかるＰＷＭ制御装置１は、前縁制御信号ＦＣＮＴＬがアサートされるタイミングでパルス幅変調信号ＯＵＴの前縁位置を設定し、後縁制御信号ＥＣＮＴＬがアサートされるタイミングでパルス幅変調信号ＯＵＴの後縁位置を設定する。前縁制御信号ＦＣＮＴＬ及び後縁制御信号ＥＣＮＴＬがアサートされるタイミングは、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ、前縁位置設定値ＰＷＵ、及び、後縁位置設定値ＰＷＤにより設定される。以下においてこれらの値の算出方法について説明する。

本実施の形態において用いられる値を算出するための手順を示すフローチャートを図２に示す。また、本実施の形態では、各値は、演算ユニット２によって算出される。つまり、図２に示すフローチャートに示す手順は演算ユニット２において実行されるものである。

図２に示すように、各値の導出に先立ち、まずパルス幅変調信号ＯＵＴにおけるオン期間（例えば、ハイレベルとなる期間）に含まれる分解能サイクル数ＯＮｒｅｓを算出する（ステップＳ１）。オン期間に含まれる分解能サイクル数ＯＮｒｅｓは、式（１）に基づき導出される。
ＯＮｒｅｓ＝ＰＷＭｏｎ／ＲＥＳ ・・・ （１）
ここで、ＰＷＭｏｎは、パルス幅変調信号ＯＵＴのオン期間の時間であり、ＲＥＳは一つの分解能サイクルの時間である。

続いて、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａの算出と、算出された第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａのコンペア・レジスタ１１への格納を行う（ステップＳ２）。第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａは、式（２）に基づき導出される。
ＲＳＴ＿ＴＩＭａ＝（ＰＷＭｒｅｓ／ＣＫ１ｒｅｓ）−１ ・・・ （２）
ここで、ＰＷＭｒｅｓはパルス幅変調信号ＯＵＴの一周期に含まれる分解能サイクル数であり、ＣＫ１ｒｅｓは基準クロック信号ＲＥＦＣの一周期に含まれる分解能サイクル数である。本実施の形態では、第１のカウンタ４０が０を初期値としてクロックサイクル数をカウントするため、式（２）では、最後の項で１を減算している。つまり、式（２）最後の項で減算する値は第１のカウンタ４０の初期値に応じて決定すればよい。第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａは、式（２）からわかるように、パルス幅変調信号ＯＵＴの一周期の長さを決定する値、あるいは、パルス幅変調信号ＯＵＴの一周期に含まれる基準クロック信号ＲＥＦＣのクロックサイクル数を設定する値である。

次に、前縁位置設定値ＰＷＵの算出と、算出された前縁位置設定値ＰＷＵのコンペア・レジスタ４２への格納を行う（ステップＳ３）。前縁位置設定値ＰＷＵは、パルス幅変調信号ＯＵＴの一周期の開始位置からパルス幅変調信号の前縁位置までの期間に含まれる基準クロック信号ＲＥＦＣのサイクル数が設定される。具体的には、前縁位置設定値ＰＷＵは、パルス幅変調信号ＯＵＴの前縁位置が第１のカウンタのリセット後に入力される基準クロック信号ＲＥＦＣの何番目のクロックサイクルに同期して出力されるかを設定する値である。本実施の形態では、パルス幅変調信号ＯＵＴの前縁位置を周期の先頭に設定するために、前縁位置設定値ＰＷＵとして、第１のカウンタ４０の初期値である"０"を設定する。そのため、前縁位置設定値ＰＷＵは式（３）に基づき導出される。
ＰＷＵ＝０ ・・・ （３）

次に、後縁位置設定値ＰＷＤの算出と、算出された後縁位置設定値ＰＷＤのコンペア・レジスタ５２への格納を行う（ステップＳ４）。後縁位置設定値ＰＷＤは、式（４）に基づき導出される。
ＰＷＤ＝（ＯＮｒｅｓ％ＣＫ１ｒｅｓ）＋１ ・・・ （４）
ここで、％は、剰余演算を示すものである。つまり、後縁位置設定値ＰＷＤは、オン期間に含まれる分解能サイクル数ＯＮｒｅｓと基準クロック信号ＲＥＦＣの一周期に含まれる分解能サイクル数ＣＫ１ｒｅｓの剰余演算結果に基づき設定される。また、後縁位置設定値ＰＷＤは、調整用クロック信号ＡＤＪＣの開始位置からパルス幅変調信号の後縁位置までの期間に含まれる調整用クロック信号ＡＤＪＣのクロックサイクル数に基づき設定される値である。本実施の形態では、第２のカウンタの初期値が０であり、その初期化に入力される調整クロック信号のクロックサイクル数をカウントした値が第２のカウント値ＣＮＴ２となる。また、本実施の形態では、後縁制御信号ＥＣＮＴＬの立ち上がりエッジに同期してパルス幅調整信号ＯＵＴの後縁位置がきまる。そのため、式（４）では、最後の項で"１"を加算している。つまり、式（４）最後の項で加算する値は第２のカウンタ５０の動作と、後縁制御信号ＥＣＮＴＬとパルス幅変調信号の前縁位置とに基づき決定すればよい。

次に、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂの算出を行うが、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂは、パルス幅変調信号のオン期間の長さに応じて値が異なる。本実施の形態では、式（５）の条件式を満たすか否かによって第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂの算出方法を選択する（ステップＳ５）。
ＯＮｒｅｓ＞ＣＫ２ｒｅｓ×（ＯＮｒｅｓ％ＣＫ１ｒｅｓ） ・・・ （５）
ここで、ＣＫ２ｒｅｓは、調整用クロック信号ＡＤＪＣの一周期に含まれる分解能サイクル数である。式（５）の条件式は、左項において、オン期間に含まれる分解能サイクル数と基準クロック信号ＲＥＦＣの一周期に含まれる分解能サイクル数との剰余演算結果からオン期間の長さを微調整するために何個の調整用クロック信号ＡＤＪＣのクロックサイクルが必要かを算出し、算出されたクロックサイクル数の調整用クロック信号ＡＤＪＣの長さを求める。そして、左項の調整用クロック信号ＡＤＪＣの長さがオン期間の長さよりも長いか否かを判定する。

式（５）の条件式を満たし真（Ｙｅｓ）と判定された場合、式（６）によって第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂを算出し、算出された第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂをコンペア・レジスタ２１に格納する（ステップＳ６）。
ＲＳＴ＿ＴＩＭｂ＝（ＯＮｒｅｓ−（ＣＫ２ｒｅｓ×（ＯＮｒｅｓ％ＣＫ１ｒｅｓ）））
／ＣＫ１ｒｅｓ ・・・（６）

一方、式（５）の条件式が満たされず判定が偽（Ｎｏ）となった場合、式（７）によって第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂを算出し、算出された第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂをコンペア・レジスタ２１に格納する（ステップＳ７）。
ＲＳＴ＿ＴＩＭｂ＝ＰＷＭｃｋ１−
（（ＣＫ２ｒｅｓ×（ＯＮｒｅｓ％ＣＫ１ｒｅｓ）−ＯＮｒｅｓ）
／ＣＫ１ｒｅｓ） ・・・ （７）
ここで、ＰＷＭｃｋ１は、パルス幅変調信号の一周期に含まれる基準クロック信号ＲＥＦＣのクロックサイクル数である。

式（６）に基づき求められる第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂは、制御対象としているパルス幅変調信号の周期が開始された後（第１のカウンタ４０がリセットされる後）に第２のリセット信号ＲＳＴ２を出力する値となる。一方、式（７）に基づき求められる第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂは、制御対象としているパルス幅変調信号の周期が開始される以前（第１のカウンタ４０がリセットされる以前）に第２のリセット信号ＲＳＴ２を出力する値となる。

第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂは、パルス幅変調信号ＯＵＴのオン期間の分解能サイクル数と基準クロック信号ＲＥＦＣの一周期に含まれる分解能サイクル数との剰余演算結果から得られる調整用クロック信号ＡＤＪＣの分解能サイクル数と、オン期間に含まれる分解能サイクル数と、の分解能サイクル数の差から得られる基準クロック信号ＲＥＦＣのクロックサイクル数に基づき設定される。また、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂは、調整用クロックの出力を開始する第１のカウント値ＣＮＴ１の値を設定する値である。

続いて、本実施の形態にかかるＰＷＭ制御装置１の動作について説明する。ＰＷＭ制御装置１は、演算ユニット２が上記ステップＳ１〜Ｓ７に基づき算出した値に基づきパルス幅変調信号ＯＵＴの波形を整形する。そこで、図３にＰＷＭ制御装置１の動作の手順を示すフローチャートを示す。ＰＷＭ制御装置１は、図３に示すフローチャートをパルス幅変調信号ＯＵＴの一周期ごとに実行する。

ＰＷＭ制御装置１は、まず、生成するパルス幅変調信号ＯＵＴの周期の開始前にリセットを解除する（ステップＳ１０）。これにより、コンペア・レジスタ１１、２１、４２、５２及びコンパレータ１２、２２、４３、５３は初期化された状態となる。続いて、演算ユニット２において、上記ステップＳ１〜Ｓ７を実行し、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ、前縁位置設定値ＰＷＵ、及び、後縁位置設定値ＰＷＤを算出し、算出した値をそれぞれコンペア・レジスタ１１、２１、４２、５２に格納する（ステップＳ１１）。これにより、ＰＷＭ制御装置１の動作条件の設定が完了する。

続いて、ＰＷＭ制御装置１は、パルス幅変調信号ＯＵＴの一周期の波形を整形する処理ループ１の処理を開始する（ステップＳ１２）。処理ループ１は、第１のカウンタ制御部１０のコンパレータ１２によって、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａと第１のカウント値ＣＮＴ１が一致するまで、ステップＳ１３からステップＳ２２までの動作を繰り返し実行する。また、処理ループ１に含まれる処理では、パルス幅変調信号ＯＵＴの前縁部と後縁部を生成する。

処理ループ１では、第１のカウンタ４０が基準クロック信号ＲＥＦＣのクロックサイクルをカウントして、第１のカウント値ＣＮＴ１をカウントアップする（ステップＳ１３）。そして、第２のカウンタ制御部２０のコンパレータ２２によって第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂと第１のカウント値ＣＮＴ１との一致が検出されると、処理ループ２の処理が開始される（ステップＳ１４）。ステップＳ１４においてコンパレータ２２が値の一致を検出すると、コンパレータ２２は第２のリセット信号ＲＳＴ２をアサートし、調整用クロック信号ＡＤＪＣの出力が開始される。なお、処理ループ２は、処理ループ１と並列的に実行されるものであって、処理ループ２の処理が行われている間も第１のカウンタ４０のカウントアップ動作は継続される。

処理ループ２は、後縁制御信号生成部５１のコンパレータ５３によって後縁位置設定値ＰＷＤと第２のカウント信号とが一致するまで、ステップＳ１６からステップＳ１９までの動作を繰り返す（ステップＳ１５）。処理ループ２では、第２のカウンタ５０が調整用クロック信号ＡＤＪＣのクロックサイクルをカウントして、第２のカウント値ＣＮＴ２をカウントアップする（ステップＳ１６）。そして、前縁制御信号生成部４１のコンパレータ４３によって前縁位置設定値ＰＷＵと第１のカウント値ＣＮＴ１との一致が検出される（ステップＳ１７）と、前縁制御信号ＦＣＮＴＬがアサートされる。これにより、ＰＷＭパルス生成部６０は、パルス幅変調信号ＯＵＴをハイレベルに切り替え、この立ち上がりエッジがパルス幅変調信号ＯＵＴの前縁部となる（ステップＳ１８）。

その後、コンパレータ５３によって後縁位置設定値ＰＷＤと第２のカウント信号との一致が検出されると、処理ループ２が終了する（ステップＳ１９）。ステップＳ１９において、コンパレータ５３が後縁位置設定値ＰＷＤと第２のカウント信号との一致を検出すると、コンパレータ５３は後縁制御信号ＥＣＮＴＬをアサートされる。これにより、ＰＷＭパルス生成部６０は、パルス幅変調信号ＯＵＴをロウレベルに切り替え、この立ち下がりエッジがパルス幅変調信号ＯＵＴの後縁部となる（ステップＳ２０）。また、後縁制御信号ＥＣＮＴＬがアサートされるとカウンタ５０がリセット状態となる（ステップＳ２１）。

そして、第１のカウンタ制御部１０のコンパレータ１２によって第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａと第１のカウント値ＣＮＴ１との一致が検出されると、処理ループ１が終了する（ステップＳ２２）。このとき、コンパレータ１２は第１のリセット信号ＲＳＴ１をアサートするため、これにより、第１のカウンタ４０がリセット状態となる（ステップＳ２３）。以上の動作によって、一周期のパルス幅変調信号ＯＵＴの生成が完了する。

続いて、図２、図３のフローチャートに沿って行われるＰＷＭ制御装置１の動作のタイミングチャートの一例を図４に示し、図４を参照してＰＷＭ制御装置１の動作について説明する。なお、図４に示す例では、期間ＴＬ１、ＴＬ４をパルス幅変調信号ＯＵＴのオン期間の時間を示し、期間ＴＬ２、ＴＬ５がパルス幅変調信号ＯＵＴのオフ期間の時間を示し、期間ＴＬ３、ＴＬ６がパルス幅変調信号ＯＵＴの一周期の時間を示すものとする。図４に示す例では、２周期分のパルス幅変調信号ＯＵＴが示されている。

このパルス幅変調信号ＯＵＴは、同じ周期時間を有し（例えば、期間ＴＬ３＝期間ＴＬ６＝３００ｎｓｅｃ）、周期の開始時点に前縁部が位置するものとする。また、２周期のパルス幅変調信号ＯＵＴは、デューティー比が異なる。期間ＴＬ３を一周期とするパルス幅変調信号は、例えば、オン・デューティー比（オン期間のデューティー比（ＴＬ１／ＴＬ３））が１３．４％（４０．２ｎｓｅｃ）であるものとする。一方、期間ＴＬ６を一周期とするパルス幅変調信号は、例えば、オン・デューティー比（ＴＬ４／ＴＬ６）が１３．５％（４０．５ｎｓｅｃ）であるものとする。また、図４に示す例では、基準クロック信号ＲＥＦＣの一周期を１０ｎｓｅｃとし、調整用クロック信号ＡＤＪＣの一周期を１０．１ｎｓｅｃとし、一分解能サイクルを１００ｐｓｅｃとする。

このような条件において、期間ＴＬ３における設定値は、式（２）より第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ＝（３０００／１００）−１＝２９となり、式（３）より前縁位置設定値ＰＷＵ＝０となり、式（４）より後縁位置設定値ＰＷＤ＝（４０２％１００）＋１＝３となり、式（６）より第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ＝４０２−（１０１×（４０５％１００））／１００＝２となる。従って、図４に示すｎは２９となり、ｄは２となり、ａは３となる。

また、期間ＴＬ６における設定値は、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ及び前縁位置設定値ＰＷＵは、パルス幅変調信号ＯＵＴの周期及び前縁位置を一定としているため、期間ＴＬ３と同じ値となる。一方、式（４）より後縁位置設定値ＰＷＤ＝（４０５％１００）＋１＝６となり、式（７）より第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ＝（３０００／１００）−（（（１０１×（４０５％１００））−４０５）／１００）＝２９となる。従って、図４に示すｎは２９となり、ｂは６となる。なお、図４に示すｘ、ｙ、ｅ、ｃはそれぞれ自然数の値である。また、設定値の各値は、パルス幅変調信号ＯＵＴのオフ期間（パルス幅変調信号ＯＵＴがロウレベルを示す期間）の間に演算ユニット２によって演算され、対応するレジスタに格納される（図３のステップＳ１０、Ｓ１１）。

図４に示すように、まずタイミングＴ１で第１のカウント値ＣＮＴ１がｎ＝２９に達し、第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ＝ｎ＝２９と一致すると、第１のカウンタ制御部１０のコンパレータ１２が第１のリセット信号ＲＳＴ１をアサートする。これにより、タイミングＴ２では第１のカウント値ＣＮＴ１が０（１６進数表記では００Ｈ）にリセットされる。このとき、前縁位置設定値ＰＷＵ＝００Ｈ＝０であるため、前縁制御信号生成部４１のコンパレータ４３が前縁制御信号ＦＣＮＴＬをアサートし、パルス幅変調信号ＯＵＴの前縁部が形成される。このタイミングＴ２における動作は、図３のステップＳ１７、Ｓ１８の処理に相当するものである。

続いて、第１のカウント値ＣＮＴ１は、基準クロック信号ＲＥＦＣのクロックサイクルの進みに応じてカウントアップされる（図３のステップＳ１３の処理に相当する）。そして、タイミングＴ３において、第１のカウント値ＣＮＴ１が２（１６進数表記で０２Ｈ）に達し、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ＝ｄ＝２と一致すると、第２のカウンタ制御部２０のコンパレータ２２が第２のリセット信号ＲＳＴ２をアサートする。この第２のリセット信号ＲＳＴ２の立ち上がりに応じて、調整用クロック生成部３０ｂが調整用クロック信号ＡＤＪＣの出力を開始する。また、第２のカウンタ５０が調整用クロック信号ＡＤＪＣのクロックサイクルのカウントを開始し、第２のカウント値ＣＮＴ２をカウントアップする（図３のステップＳ１６の処理に相当する）。

そして、タイミングＴ４において、第２のカウント値ＣＮＴ２がａ＝３に達し、後縁位置設定値ＰＷＤ＝ａ＝３と一致する。この値の一致に応じて後縁制御信号生成部５１のコンパレータ５３が後縁制御信号ＥＣＮＴＬをアサートする。この後縁制御信号ＥＣＮＴＬの立ち上がりエッジに応じてパルス幅変調信号ＯＵＴの後縁部が形成される（図３のステップＳ２０の処理に相当する）。また、タイミングＴ４では、後縁制御信号ＥＣＮＴＬがアサートされたことに応じて、Ｄフリップフロップ６２が後縁制御信号ＥＣＮＴＬの論理レベルを調整用クロック信号ＡＤＪＣによってラッチする。

その後、タイミングＴ５において、第２のカウント値ＣＮＴ２と後縁位置設定値ＰＷＤとが不一致となると後縁制御信号ＥＣＮＴＬはネゲートされる。そして、後縁制御信号ＥＣＮＴＬのネゲートに応じて第２のカウンタ５０はリセットされ、第２のカウント値ＣＮＴ２が０（１６進数表記で００Ｈ）になる（図３のステップＳ２１の処理に相当する）。また、タイミングＴ５では、タイミングＴ４でハイレベルとなったＤフリップフロップ６２の出力をＤフリップフロップ６３が調整用クロック信号ＡＤＪＣによってラッチする。そして、タイミングＴ６でセット・リセットラッチ回路６４が出力するクロック停止信号ＲＳＴ３がアサートされ、調整用クロック生成部３０ｂが停止する。これにより、タイミングＴ６以降では調整用クロック信号ＡＤＪＣは出力されなくなる。なお、クロック停止信号ＲＳＴ３は、タイミングＴ７で第２のリセット信号ＲＳＴ２が立ち上がると、その立ち上がりに応じてリセットされ、ネゲートされる（ロウレベルとなる）。

その後、第１のカウンタ４０は、基準クロック信号ＲＥＦＣのクロックサイクルのカウントを続け、第１のカウント値ＣＮＴ１がｎ＝２９に達すると期間ＴＬ３に対応するパルス幅変調信号ＯＵＴの生成が完了する。本実施の形態では、タイミングＴ８までが期間ＴＬ３に対応するパルス幅変調信号ＯＵＴであるが、これに続いて期間ＴＬ６に対応するパルス変調信号ＯＵＴの生成が開始される。

期間ＴＬ６に対応するパルス変調信号ＯＵＴでは、第２のリセットタイミング設定値ＲＳＴ＿ＴＩＭｂ＝ｎ＝２９であるため、タイミングＴ７において第１のカウント値ＣＮＴ１が２９となったことに応じて第２のリセット信号ＲＳＴ２をアサートする。そして、タイミングＴ７の第２のリセット信号ＲＳＴ２の立ち上がりに応じて調整用クロック生成部３０ｂが調整用クロック信号ＡＤＪＣの出力を開始し、第２のカウンタ５０は第２のカウント値ＣＮＴ２のカウントアップを開始する（図３のステップＳ１６の処理に相当する）。

また、タイミングＴ７で第１のリセットタイミング設定値ＲＳＴ＿ＴＩＭａ＝ｎ＝２９と第１のカウント値ＣＮＴ１＝ｎ＝２９とが一致するため、第１のカウンタ制御部１０のコンパレータ１２が第１のリセット信号ＲＳＴ１をアサートする。そして、第１のリセット信号ＲＳＴ１がアサートされたことに応じて、タイミングＴ８で第１のカウント値ＣＮＴ１は０にリセットされる。このとき、前縁位置設定値ＰＷＵ＝００Ｈ＝０であるため、前縁制御信号生成部４１のコンパレータ４３が前縁制御信号ＦＣＮＴＬをアサートし、パルス幅変調信号ＯＵＴの前縁部が形成される。このタイミングＴ８における動作は、図３のステップＳ１７、Ｓ１８の処理に相当するものである。

続いて、第１のカウント値ＣＮＴ１と第２のカウント値ＣＮＴ２とのカウントアップが進み、タイミングＴ９において、第２のカウント値ＣＮＴ２がｂ＝６に達し、後縁位置設定値ＰＷＤ＝ｂ＝６と一致する。この値の一致に応じて後縁制御信号生成部５１のコンパレータ５３が後縁位置制御信号をアサートする。この後縁制御信号ＥＣＮＴＬの立ち上がりエッジに応じてパルス幅変調信号ＯＵＴの後縁部が形成される（図３のステップＳ２０の処理に相当する）。また、タイミングＴ９では、後縁制御信号ＥＣＮＴＬがアサートされたことに応じて、Ｄフリップフロップ６２が後縁制御信号ＥＣＮＴＬの論理レベルを調整用クロック信号ＡＤＪＣによってラッチする。

その後、タイミングＴ１０において、第２のカウント値ＣＮＴ２と後縁位置設定値ＰＷＤとが不一致となると後縁制御信号ＥＣＮＴＬはネゲートされる。そして、後縁制御信号ＥＣＮＴＬのネゲートに応じて第２のカウンタ５０はリセットされ、第２のカウント値ＣＮＴ２が０（１６進数表記で００Ｈ）になる（図３のステップＳ２１の処理に相当する）。また、タイミングＴ１０では、タイミングＴ９でハイレベルとなったＤフリップフロップ６２の出力をＤフリップフロップ６３が調整用クロック信号ＡＤＪＣによってラッチする。そして、タイミングＴ１１でセット・リセットラッチ回路６４が出力するクロック停止信号ＲＳＴ３がアサートされ、調整用クロック生成部３０ｂが停止する。これにより、タイミングＴ６以降では調整用クロック信号ＡＤＪＣは出力されなくなる。

その後、第１のカウンタ４０は、基準クロック信号ＲＥＦＣのクロックサイクルのカウントを続け、タイミングＴ１２において、第１のカウント値ＣＮＴ１がｎ＝２９に達すると期間ＴＬ６に対応するパルス幅変調信号ＯＵＴの生成が完了する。

上記説明より、本実施の形態にかかるＰＷＭ制御装置１は、基準クロック信号ＲＥＦＣをカウントした第１のカウント値ＣＮＴ１の値に応じて、調整用クロック信号ＡＤＪＣの出力を開始する。つまり、ＰＷＭ制御装置１では、基準クロック信号ＲＥＦＣの任意のクロックサイクルに同期して調整用クロック信号ＡＤＪＣの出力を開始する。すなわち、ＰＷＭ制御装置１により生成されるパルス幅変調信号ＯＵＴは、前縁位置が基準クロック信号ＲＥＦＣのクロックサイクル数により設定され、後縁位置が調整用クロック信号ＡＤＪＣの出力が開始される基準クロック信号ＲＥＦＣのサイクル数と調整用クロック信号ＡＤＪＣのクロックサイクル数とにより設定される。これにより、ＰＷＭ制御装置１では、デューティー比の分解能として基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣの一周期の時間差を有するパルス幅変調信号ＯＵＴを生成することができる。また、ＰＷＭ制御装置１では、基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣとの同期開始位置を任意に設定できるため、パルス幅変調信号ＯＵＴの前縁位置と後縁位置とのいずれか一方を固定した場合であっても、分解能に応じたデューティー比の制御が可能である。

このようにして生成されたパルス幅変調信号ＯＵＴは、一定周期と異なるデューティー比を実現することができる。このパルス幅変調信号ＯＵＴは、例えば、スイッチング電源においてスイッチング素子として用いられるＰＩＤ（Power Intelligent Device）の駆動パルスとして利用される。スイッチング電源では、ＰＩＤを一定周期で駆動しながら、電源状態に応じて駆動パルスのデューティー比を制御する必要がある。従って、本実施の形態にかかるＰＷＭ制御装置１によって生成されるパルス幅変調信号ＯＵＴは、このような用途に最適である。

また、本実施の形態にかかるＰＷＭ制御装置１によって生成されるパルス幅変調信号ＯＵＴは、基準クロック信号ＲＥＦＣと調整用クロック信号ＡＤＪＣの一周期の時間差を最小制御ステップ（分解能）として、デューティー比が制御される。そのため、パルス幅変調信号ＯＵＴのデューティー比の制御の分解能を向上させる場合に、基準クロック信号ＲＥＦＣ及び調整用クロック信号ＡＤＪＣの周波数を高くする必要がない。つまり、低い周波数の基準クロック信号ＲＥＦＣ及び調整用クロック信号ＡＤＪＣによって高い分解能でデューティー比を制御することができる。これにより、ＰＷＭ制御装置１の動作周波数を低減できるため、ＰＷＭ制御装置１の消費電力を抑制することができる。

実施の形態２
実施の形態２にかかるＰＷＭ制御装置１ａは、相補動作するオントランジスタとオフトランジスタの独立した制御に対応するものである。そのため、ＰＷＭ制御装置１ａでは、パルス幅変調信号ＯＵＴ１、及び、反転パルス幅変調信号ＯＵＴ２を生成する。なお、パルス幅変調信号ＯＵＴ１は、パルス幅変調信号ＯＵＴに相当するものである。

実施の形態２にかかるＰＷＭ制御装置１ａのブロック図を図５に示す。なお、以下の説明において、実施の形態１にかかるＰＷＭ制御装置１と同一の構成部分は同一の符号を付して説明を省略する。図５に示すように、ＰＷＭ制御装置１ａは、ＰＷＭ制御装置１に対して、オフスイッチ用前縁制御信号生成部７１、オフスイッチ用後縁制御信号生成部８１、オフスイッチ用ＰＷＭパルス生成部９０、インバータ９１を追加したものである。

オフスイッチ用前縁制御信号生成部７１は、前縁制御信号生成部４１が前縁制御信号ＦＣＮＴＬをアサートする位置よりも前の位置でオフスイッチ用前縁制御信号ＦＣＮＴＬａをアサートする。オフスイッチ用前縁制御信号生成部７１は、コンペア・レジスタ７２及びコンパレータ７３を有する。コンペア・レジスタ７２は、演算ユニット２からオフスイッチ用前縁位置設定値ＰＷＵ２が入力され、この値を格納する。コンパレータ７３は、オフスイッチ用前縁位置設定値ＰＷＵ２と第１のカウント値ＣＮＴ１の値との一致比較結果をオフスイッチ用前縁制御信号ＦＣＮＴＬａとして出力する。

オフスイッチ用後縁制御信号生成部８１は、コンペア・レジスタ８２及びコンパレータ８３を有する。コンペア・レジスタ８２は、演算ユニット２からオフスイッチ用後縁位置設定値ＰＷＤ２が入力され、この値を格納する。コンパレータ８３は、オフスイッチ用後縁位置設定値ＰＷＤ２と第２のカウント値ＣＮＴ２の値との一致比較結果をオフスイッチ用後縁制御信号ＥＣＮＴＬａとして出力する。

オフスイッチ用ＰＷＭパルス生成部９０は、例えば、セット・リセットラッチ回路により構成される。オフスイッチ用ＰＷＭパルス生成部９０で用いられるセット・リセットラッチ回路は、セット端子Ｓにオフスイッチ用前縁制御信号ＦＣＮＴＬａが入力され、リセット端子Ｒにオフスイッチ用後縁制御信号ＥＣＮＴＬａが入力され、出力端子Ｑから出力される信号をインバータ９１によって反転させることで、反転パルス幅変調信号ＯＵＴ２を出力する。このセット・リセットラッチ回路は、オフスイッチ用前縁制御信号ＦＣＮＴＬａがアサートされると出力端子Ｑから出力される出力信号をハイレベルに切り替え、オフスイッチ用後縁制御信号ＥＣＮＴＬａがアサートされると出力端子Ｑから出力される出力信号をロウレベルに切り替える。そして、この出力信号は、インバータ９１によって反転される。つまり、反転パルス幅変調信号ＯＵＴ２は、オフスイッチ用前縁制御信号ＦＣＮＴＬａがアサートされる位置の立ち下がりエッジを前縁部とし、オフスイッチ用後縁制御信号ＥＣＮＴＬａがアサートされる位置の立ち上がりエッジを後縁部とする。

オフスイッチ用ＰＷＭパルス生成部９０及びインバータ９１は、オフスイッチ用前縁制御信号ＦＣＮＴＬａに基づき反転パルス幅変調信号ＯＵＴ２の前縁部を生成し、後縁制御信号ＥＣＮＴＬａに基づき反転パルス幅変調信号ＯＵＴ２の後縁部を生成する。つまり、ＰＷＭパルス生成部９０は、オフスイッチ用前縁制御信号ＦＣＮＴＬａとオフスイッチ用後縁制御信号ＥＣＮＴＬａとを合成することで出力信号となる反転パルス幅変調信号ＯＵＴ２の波形整形を行う。

ここで、実施の形態２において用いられるオフスイッチ用前縁位置設定値ＰＷＵ２及びオフスイッチ用後縁位置設定値ＰＷＤ２の値について説明する。オフスイッチ用前縁位置設定値ＰＷＵ２は、前縁制御信号ＦＣＮＴＬよりも前の位置でオフスイッチ用前縁制御信号ＦＣＮＴＬａをアサートするために、前縁位置設定値ＰＷＵよりも小さな値が設定される。なお、前縁位置設定値ＰＷＵが０であった場合、オフスイッチ用前縁位置設定値ＰＷＵ２は、パルス幅変調信号ＯＵＴ１に含まれる基準クロック信号ＲＥＦＣのクロックサイクル数よりも小さな値となる。例えば、パルス幅変調信号ＯＵＴ１に含まれる基準クロック信号ＲＥＦＣのクロックサイクル数が３０であった場合、オフスイッチ用前縁位置設定値ＰＷＵ２は、２９以下の値となる。

また、オフスイッチ用後縁位置設定値ＰＷＤ２は、後縁制御信号ＥＣＮＴＬよりも後ろの位置でオフスイッチ用後縁制御信号ＥＣＮＴＬａをアサートするために、後縁位置設定値ＰＷＤよりも大きな値が設定される。例えば、後縁位置設定値ＰＷＤが３であった場合、オフスイッチ用後縁位置設定値ＰＷＵ２は、４以上の値が設定される。

このような設定値に基づきＰＷＭ制御装置１ａが出力するパルス幅変調信号ＯＵＴ１と反転パルス幅変調信号ＯＵＴ２との関係を図６に示す。図６に示すように、ＰＷＭ制御装置１ａは、タイミングＴ２２にパルス幅変調信号ＯＵＴ１の前縁部が位置し、タイミングＴ２２よりも前のタイミングＴ２１に反転パルス幅変調信号ＯＵＴ２の前縁部が位置する。このときタイミングＴ２１とタイミングＴ２２との時間差ＴＬ１１が生じる。この期間ＴＬ１１では、パルス幅変調信号ＯＵＴ１と反転パルス幅変調信号ＯＵＴ２とが共にオフするため、制御対象となる２つのトランジスタが共にオフ状態となる。

また、タイミングＴ２２からタイミングＴ２３の期間は、パルス幅変調信号ＯＵＴ１によってオントランジスタはオン状態となり、オフトランジスタはオフ状態となる。その後、タイミングＴ２３においてパルス幅変調信号ＯＵＴ１が立ち下がり、タイミングＴ２４において反転パルス幅変調信号ＯＵＴ２が立ち上がる。このときタイミングＴ２３とタイミングＴ２４との時間差ＴＬ１２が生じる。この期間ＴＬ１２では、パルス幅変調信号ＯＵＴ１と反転パルス幅変調信号ＯＵＴ２とが共にオフするため、制御対象となる２つのトランジスタが共にオフ状態となる。そして、タイミングＴ２４からタイミングＴ２５の期間は、パルス幅変調信号ＯＵＴ１によってオントランジスタはオフ状態となり、オフトランジスタはオン状態となる。その後、タイミングＴ２５以降は、タイミングＴ２１からタイミングＴ２５の動作を繰り返す。

上記説明よりＰＷＭ制御装置１ａは、パルス幅変調信号ＯＵＴ１と反転パルス幅変調信号ＯＵＴ２とを独立して制御することができる。相補動作する２つのトランジスタを一つの信号で２つのトランジスタを制御した場合、トランジスタの閾値によっては信号の立ち下がりエッジあるいは立ち上がりエッジにおいてトランジスタが共にオン状態となり、貫通電流が発生する。しかしながら、実施の形態２にかかるＰＷＭ制御信号１ａによって生成されるパルス幅変調信号ＯＵＴ１及び反転パルス幅変調信号ＯＵＴ２は、相補動作する２つのトランジスタのいずれか一方のトランジスタがオンする前に２つのトランジスタが共にオフする期間を生成することができる。これにより、相補動作する２つのトランジスタにおいて発生する貫通電流を防止することができる。

なお、実施の形態２では、クロック制御回路６１は、オフスイッチ用後縁制御信号ＥＣＮＴＬａに基づきクロック停止信号ＲＳＴ３をアサートする。これは、パルス幅変調信号の構成を変更したことに伴う変更であり、クロック制御回路６１の動作及びクロック停止信号ＲＳＴ３の機能に実質的な変更を加えるものではない。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において分解能設定遅延回路３３ｂが有する遅延時間を制御することで分解能の制御ステップを変更することも可能である。

実施の形態１にかかるＰＷＭ制御装置のブロック図である。 実施の形態１にかかるＰＷＭ制御装置における設定値の演算手順を示すフローチャートである。 実施の形態１にかかるＰＷＭ制御装置の動作を示すフローチャートである。 実施の形態１にかかるＰＷＭ制御装置の動作を示すタイミングチャートである。 実施の形態２にかかるＰＷＭ制御装置のブロック図である。 実施の形態２にかかるＰＷＭ制御装置の出力信号の波形を示す図である。 従来のＰＷＭ制御装置のブロック図である。

符号の説明

１、１ａ ＰＷＭ制御装置
２ 演算ユニット
１０ 第１のカウンタ制御部
１１、２１、４２、５２、７２、８２ コンペア・レジスタ
１２、２２、４３、５３、７３、８３ コンパレータ
２０ 第２のカウンタ制御部
３０ クロックコントローラ
３０ａ 基準クロック生成部
３０ｂ 調整用クロック生成部
３１ａ、３２ａ、３１ｂ、３２ｂ 遅延回路
３３ｂ 分解能設定遅延回路
３４ａ、３４ｂ、３６ｂ 論理和回路
３５ａ、３５ｂ、６４ セット・リセットラッチ回路
６２、６３ Ｄフリップフロップ
４０ 第１のカウンタ
５０ 第２のカウンタ
４１ 前縁制御信号生成部
５１ 後縁制御信号生成部
６０ ＰＷＭパルス生成部
６１ クロック制御回路
７１ オフスイッチ用前縁制御信号生成部
８１ オフスイッチ用後縁制御信号生成部
９０ オフスイッチ用ＰＷＭパルス生成部
９１ インバータ
ＲＳＴ＿ＴＩＭａ 第１のリセットタイミング設定値
ＲＳＴ＿ＴＩＭｂ 第２のリセットタイミング設定値
ＰＷＵ 前縁位置設定値
ＰＷＤ 後縁位置設定値
ＰＷＵ２ オフスイッチ用前縁位置設定値
ＰＷＤ２ オフスイッチ用後縁位置設定値
ＣＮＴ１ 第１のカウント値
ＣＮＴ２ 第２のカウント値
ＲＥＦＣ 基準クロック信号
ＡＤＪＣ 調整用クロック信号
ＲＳＴ１ 第１のリセット信号
ＲＳＴ２ 第２のリセット信号
ＲＳＴ３ クロック停止信号
ＦＣＮＴＬ 前縁制御信号
ＦＣＮＴＬａ オフスイッチ用前縁制御信号
ＥＣＮＴＬ 後縁制御信号
ＥＣＮＴＬａ オフスイッチ用後縁制御信号

Claims (10)

1. 基準クロック信号をカウントし、第１のカウント値を出力する第１のカウンタと、
   前記第１のカウント値が第１の設定値に達したことを検知して前記第１のカウンタをリセットする第１のカウンタ制御部と、
   前記第１のカウント値が第２の設定値に達したことを検知してパルス幅変調信号の前縁位置を指定する前縁制御信号を出力する前縁制御信号生成部と、
   前記基準クロック信号とは異なる周期を有する調整用クロック信号を生成する調整用クロック生成部と、
   前記第１のカウント値が第３の設定値に達したことを検知して前記調整用クロック生成部に出力開始を指示する第２のカウンタ制御部と、
   前記調整用クロック信号をカウントし、第２のカウント値を出力する第２のカウンタと、
   前記第２のカウント値が第４の設定値に達したことを検知して前記パルス幅変調信号の後縁位置を指定する後縁制御信号を出力する後縁制御信号生成部と、
   前記前縁制御信号に基づき前記パルス幅変調信号の立ち上がりエッジを生成し、前記後縁制御信号に基づき前記パルス幅変調信号の立ち下がりエッジを生成するＰＷＭパルス生成部と、
   を有するＰＷＭ制御装置。
2. 前記調整用クロック信号の一周期の時間は、前記基準のクロック信号の一周期に対して前記ＰＷＭ制御装置におけるパルス幅変調信号の制御ステップに相当する時間差を有する請求項１に記載のＰＷＭ制御回路。
3. 前記第１の設定値は、前記パルス幅変調信号の一周期に含まれる基準クロック信号のクロックサイクル数を設定する値であり
   前記第２の設定値は、前記パルス幅変調信号の一周期の開始位置から前記パルス幅変調信号の前縁位置までの間に含まれる基準クロック信号のクロックサイクル数を設定する値であり、
   前記第３の設定値は、前記調整用クロックの出力を開始する前記第１のカウント値の値を設定する値であり、
   前記第４の設定値は、前記調整用クロックの出力開始位置から前記パルス幅変調信号の後縁位置までの期間に含まれる前記調整用クロックのクロックサイクル数に基づき設定される値である請求項１又は２に記載のＰＷＭ制御装置。
4. 前記第１乃至第４の設定値は、前記基準クロック信号の一周期の時間と前記調整用クロックの一周期の時間との時間差を一サイクルとした分解能サイクル数に基づき設定されるものであって、
   前記第１の設定値は、前記パルス幅変調信号の一周期の前記分解能サイクル数と、前記基準クロック信号の一周期の前記分解能サイクル数と、の除算結果に基づき設定され、
   前記第２の設定値は、前記基準カウンタのリセット後に前記第１のカウンタにより最初に出力されるカウント値が設定され、
   前記第３の設定値は、前記パルス幅変調信号のオン期間の分解能サイクル数と前記基準クロック信号の一周期に含まれる前記分解能サイクル数との剰余演算結果から得られる前記調整用クロック信号の分解能サイクル数と、前記オン期間に含まれる前記分解能サイクル数と、のサイクル数の差から得られる前記基準クロック信号のクロックサイクル数に基づき設定され、
   前記第４の設定値は、前記オン期間に含まれる前記分解能サイクル数と、前記基準クロック信号に含まれる前記分解能サイクル数と、の剰余演算結果に基づき設定される請求項１又は２に記載のＰＷＭ制御装置。
5. 前記第１乃至第４の設定値を演算する演算ユニットを有する請求項３又は４のいずれか１項に記載のＰＷＭ制御装置。
6. 前記第１のカウンタ制御部は、前記第１の設定値を格納する第１のレジスタと、前記第１の設定値と前記第１のカウント値との比較一致結果を前記第１のカウンタへのリセット信号として出力する第１のコンパレータとを有し、
   前記前縁制御信号生成部は、前記第２の設定値を格納する第２のレジスタと、前記第２の設定値と前記第１のカウント値との比較一致結果を前記前縁制御信号として出力する第２のコンパレータとを有し、
   前記第２のカウンタ制御部は、前記第３の設定値を格納する第３のレジスタと、前記第３の設定値と前記第１のカウント値との比較一致結果を前記調整用クロック生成部へのリセット信号として出力する第３のコンパレータと、
   前記後縁制御信号生成部は、前記第４の設定値を格納する第４レジスタと、前記第４の設定値と前記第２のカウント値との比較一致結果を前記後縁制御信号として出力する第４のコンパレータとを有する
   請求項１に記載のＰＷＭ制御装置。
7. 前記ＰＷＭ制御装置は、さらに、
   前記第１のカウント値及び第５の設定値に基づき前記前縁制御信号生成部が出力する前記前縁制御信号の出力位置よりも前の位置でオフスイッチ用前縁制御信号を出力する第２のオフスイッチ用前縁制御信号生成部と、
   前記第２のカウント値及び第６の設定値に基づき前記後縁制御信号生成部が出力する前記後縁制御信号の出力位置よりも後の位置でオフスイッチ用後縁制御信号を出力するオフスイッチ用後縁制御信号生成部と、
   前記オフスイッチ用前縁制御信号及び前記オフスイッチ用後縁制御信号を合成してオフスイッチ用パルス幅変調信号を生成するオフスイッチ用ＰＷＭパルス生成部と、
   を有する請求項１乃至６のいずれか１項に記載のＰＷＭ制御装置。
8. 前記後縁制御信号の出力に応じて、前記調整用クロック生成部に前記調整用クロック信号の停止を指示するクロック停止信号を出力するクロック制御回路を有する請求項１乃至７のいずれか１項に記載のＰＷＭ制御装置。
9. 基準クロック信号と、前記基準クロック信号とは異なる周期を有する調整用クロック信号と、に基づきパルス幅変調信号の周期及びパルス幅を制御するＰＷＭ制御装置におけるパルス波形制御方法であって、
   基準クロック信号をカウントした第１のカウント値が第１の設定値に達したことを検知して前記第１のカウント値をリセットし、
   前記リセット後に入力される前記基準クロック信号をカウントして第１のカウント値を生成し、
   前記第１のカウント値が第２の設定値に達したことを検知してパルス幅変調信号の前縁位置を指定する前縁制御信号を生成し、
   前記第１のカウント値が第３の設定値に達したことを検知して調整用クロック信号の出力を開始し、
   前記調整用クロック信号をカウントして第２のカウント値を生成し、
   前記第２のカウント値が第４の設定値に達したことを検知して前記パルス幅変調信号の後縁位置を指定する後縁制御信号を生成し、
   前記前縁制御信号と前記後縁制御信号とを合成して前記パルス幅変調信号を生成するＰＷＭ制御装置におけるパルス波形制御方法。
10. 基準クロック信号と、前記基準クロック信号とは異なる周期を有する調整用クロック信号と、に基づきパルス幅変調信号の周期及びパルス幅を制御するＰＷＭ制御装置におけるパルス波形制御方法であって、
    基準クロック信号のクロックサイクル数に基づき前記パルス幅変調信号の一周期の長さを設定し、
    前記パルス幅変調信号の一周期の開始位置から前記パルス幅変調信号の前縁位置までの間に含まれる基準クロック信号のクロックサイクル数に基づき前記パルス幅変調信号の前縁位置を設定し、
    前記第１のカウント値に基づき前記調整用クロックの出力を開始する位置を設定し、
    前記調整用クロックの出力開始位置から前記パルス幅変調信号の後縁位置までの期間に含まれる前記調整用クロックのクロックサイクル数に基づき前記パルス幅変調信号の後縁位置を設定するＰＷＭ制御装置におけるパルス波形制御方法。

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