JP2009277229A - キー操作検出回路 - Google Patents

Abstract

【課題】キーの状態を検出するキー操作検出回路を提供する。
【解決手段】キー操作検出回路は、キー（Ｋ１）が押される場合に放電する放電回路と、ＰＮＰトランジスタ（Ｔ２）及びＮＰＮトランジスタ（Ｔ３）の結合を有する電圧検出回路とを有する。放電回路が所定の期間放電するときに、ＰＮＰトランジスタ（Ｔ２）はオンし、ＮＰＮトランジスタ（Ｔ３）をオンさせて、第２の機能のための第２の信号を出力させる。
【選択図】図２

Description

本発明は、キー操作検出回路、特に、デュアルモード・キー操作検出回路に関する。

今日、１つのキーを用いて２つの機能を実行するアプリケーションが存在する。例えば、一部の携帯電話の電源キーは、電源のオン／オフ及び他の機能、例えば、“終了（exit）”機能の両方を実行することができる。携帯電話が電源オンモードにある場合に、ユーザが或る所定の時間閾値より短い期間電源キーを押すならば、キーは“終了”機能をトリガーする。そして、ユーザが所定の時間閾値よりも長い期間電源キーを押すならば、携帯電話はオフされる。

米国特許第５１４０１７８（Ａ）号明細書（特許文献１）には、二重機能キー、特に、マイクロコンピュータ用のリセット回路が記載されている。

米国特許第５１４０１７８（Ａ）号明細書 英国特許出願公開第２０９５０１５（Ａ）号明細書 米国特許第４６６８８７５（Ａ）号明細書 米国特許出願公開第２００２／０６０６１９（Ａ１）号明細書

旧来、このような複数の機能を１つのキーで実現する方法は、電源管理チップ又はマイクロコントローラ又はマイクロコンピュータを使用することである。しかし、このような旧来の回路は複雑且つ高価である。

本発明は、複数の機能を１つのキーで実現させる場合に実施される、ハードウェアに基づくキー操作検出回路を提供することを目的とする。

１つの態様で、キーの状態を検出するキー操作検出回路が記載される。キー操作検出回路は、キーが押される場合に放電する放電回路と、ＰＮＰトランジスタ及びＮＰＮトランジスタの結合を有する電圧検出回路とを有し、放電回路が所定の期間放電するとき、ＰＮＰトランジスタはオンして、ＮＰＮトランジスタをオンさせ、第１の機能のための第１の信号を出力させる。

更に、キー操作検出回路で、放電回路は抵抗−キャパシタ回路である。

詳細な実施形態で、前記所定の期間は、少なくとも、抵抗−キャパシタ回路の抵抗及びキャパシタによって決定される。

他の実施形態で、キー操作検出回路は、キーが放されるときに放電回路のキャパシタを充電する充電回路を有する。

更なる他の実施形態で、充電回路は、キーが放されるときにキャパシタを充電するようオンされる第３のトランジスタを有する。

一実施形態に従って、キーが押されるならば、第２の信号が第２の機能のために送出される。

他の実施形態に従って、第１の信号は、キー走査回路によって検出され得る。

本開示の実施形態によれば、複数の機能を１つのキーで実現させる場合に実施される、ハードウェアに基づくキー操作検出回路を提供することが可能である。

２つの機能を実行することができるキー回路の原理のブロック図を示す。 第１の実施例に従って２つの機能を実行することができるキー回路の回路図を示す。 ２つの機能を実行することができ且つマトリクスキー走査回路又はＩ／Ｏポートと協働することができるキー回路の原理のブロック図である。 第２の実施例に従って２機能キーがマトリクス走査回路と協働している回路図である。 第３の実施例に従って２機能キーがマトリクス走査回路と協働している回路図である。

図１を参照すると、２つの機能を実行することができるキー回路のブロック図が示されている。この回路は、主として、キーと、放電回路１と、電圧検出回路２と、急速充電回路３とを有する。第１の機能は通常のキー機能であり、第２の機能は、例えば、リセット機能である。

ここで図２を参照して、図１の原理が更に詳しく説明される。図２には、２つの機能を実行することができる２機能キーのキー操作検出回路を表す詳細な実施例が示されている。１つの機能は、通常のキー機能である。例えば、携帯電話では、通常のキー機能は、数字入力である。他の機能は、例えば、携帯電話のリセット機能である。この場合に、携帯電話は、単に、本原理を説明するために紹介されているにすぎず、如何なる限定としても解されるべきではない。本原理は、他の装置に、あるいは、２又はそれ以上の機能を実行するよう意図されているキーに使用されてよい。

図２の回路で、Ｋ１は２機能キーである。回路は、主として３つの部分、すなわち、放電部、電圧検出部、及び急速充電部を有する。放電部回路１は、抵抗Ｒ１及びキャパシタＣ１を有する。急速充電部回路３は、２つの抵抗Ｒ２及びＲ３並びにトランジスタＴ１を有する。そして、電圧検出部回路２は、トランジスタＴ２及びＴ３並びに抵抗Ｒ４、Ｒ５及びＲ６を有する。

２機能キーＫ１の第１の端子は接地されており、Ｋ１の第２の端子ＯＵＴＰＵＴ１は、抵抗Ｒ２を介して電源電圧Ｖｃｃへ接続され、且つ、キャパシタＣ１に直列に接続されている抵抗Ｒ１を介して接地されている。Ｋ１の第２の端子は、また、トランジスタＴ１のベースに接続されている。トランジスタＴ１のコレクタ端子は、抵抗Ｒ３を介して電源電圧Ｖｃｃに接続され、そのエミッタ端子は、キャパシタＣ１を通して接地されている。電源電圧Ｖｃｃと接地との間には、抵抗Ｒ５と直列に接続されているＰＮＰトランジスタＴ２が存在しており、Ｔ２のエミッタは電源電圧Ｖｃｃへ接続され、ＰＮＰトランジスタＴ２のコレクタは抵抗Ｒ５へ接続されている。そして、Ｔ２のベースは、抵抗Ｒ４を介してＴ１のエミッタへ結合されている。Ｔ２のコレクタは、また、トランジスタＴ３のベースへ接続されている。Ｔ３のコレクタは抵抗Ｒ６を介して電源電圧Ｖｃｃへ接続され、一方、そのエミッタは接地されている。

キーＫ１の第１の機能のための第１の信号は、直接的に、キーＫ１の第２の端子、すなわち、ＯＵＴＰＵＴ１から取り出される。そして、第２の機能のための第２の信号は、Ｔ３のコレクタから取り出される端子、すなわち、ＯＵＴＰＵＴ２を通じて出力される。キーＫ１が所定の時間期間よりも短い期間押される場合は、ＯＵＴＰＵＴ１を介して第１の信号が送出される。そして、キーＫ１が所定の時間期間よりも長い期間押される場合は、回路は、また、ＯＵＴＰＵＴ２を介して第２の信号を出力する。本実施例で、出力は、低電圧レベルにある場合、すなわち、実質的に接地Ｇに接続される場合に、アクティブであると考えられる。

この場合に、２機能回路の動作工程について以下に記載する。最初に、キャパシタＣ１は、抵抗Ｒ２及びＲ３を通して電源電圧Ｖｃｃによって十分に充電されている。キーＫ１が押されるとき、キャパシタＣ１は抵抗Ｒ１及びキーＫ１を通して接地へ放電する。キャパシタＣ１を放電し、続いて第２の機能をトリガーするまでの所定の時間閾値は、基本的に、抵抗Ｒ１の抵抗値と、キャパシタＣ１のキャパシタンス値とによって決定される。従って、放電回路１は、タイミング回路としても考えられ得る。所定の時間は、トランジスタＴ２の特性とともに、抵抗Ｒ１、キャパシタＣ１及び抵抗Ｒ４の各々の値に基づいて計算され得る。

所定の時間が長い場合は、トランジスタＴ２のエミッタと電源電圧Ｖｃｃとの間に抵抗が付加され得る。所定の時間を計算するときに、この付加された抵抗も考慮されるべきである。このことは、本明細書での教示を通じて当業者に理解され得るであろう。抵抗はトランジスタＴ２のエミッタの電圧を低下させ、このようにして、キャパシタＣ１の電圧は、Ｔ２をオンするよう更に放電する。これにより、所定の時間閾値は遅延しうる。そして、安全上の理由によりキャパシタＣ１を再充電する電流を制御するために、抵抗Ｒ３が使用される。なお、順方向電流がトランジスタＴ１の必要条件の範囲内である場合は、抵抗Ｒ３は省略され得る。

キーＫ１が所定の時間閾値よりも短い期間押される場合は、検出回路２は、ＯＵＴＰＵＴ２で低レベル信号を出力することはできず、従って、第２の機能はトリガーされない。この状態で、もともと充電されていたキャパシタＣ１の電圧は、ＰＮＰトランジスタＴ２をオンするほど十分には低くなく、一方、トランジスタＴ２がオフ状態にある場合に、トランジスタＴ３のベースでの電位は低電位（“Ｌｏｗ”）であり、トランジスタＴ３はオンせず、従って、トランジスタＴ３のコレクタでの電圧は、第２の機能信号をトリガーするほど十分には低くない。従って、通常のキーの状態のみがコントローラによってＯＵＴＰＵＴ１からモニタされ、第１の機能のみがアクティブにされる。ここで示されているコントローラは、あらゆる種類の環境で信号を処理するＣＰＵ、マイクロプロセッサ、又は他のプロセッサであってよい。

キーＫ１が所定の時間閾値より長い期間押される場合は、キャパシタＣ１は放電し、その電圧は、トランジスタＴ２をオンさせるほど十分に低くなりうる。後に、電流が抵抗Ｒ５を流れ、抵抗Ｒ５の電圧レベルは上昇する。これにより、トランジスタＴ３のベースでの電位は高電位（“Ｈｉｇｈ”）となり、トランジスタＴ３はオンされる。トランジスタＴ３がオンされると、第２の機能のための第２の信号、例えば、低レベルリセット信号がＯＵＴＰＵＴ２で生成される。

上記の記載から、第２の機能のための第２の信号は、ソフトウェアに依存せず、ハードウェアに基づいて生成されるということが結論づけられる。その利点は、ソフトウェアに何らかの不具合があり、コントローラが遮断される場合にも、依然として第２の機能が実行可能である点である。例えば、ＰＣコンピュータでは、プログラムが正常に動かなくなった場合でさえ、依然として、ハードウェアのリセットボタンによってシステム全体を手動で外的にリセットすることができる。

そして、次いで、キーＫ１が放されると、トランジスタＴ１のベースは高レベルになり、トランジスタＴ１はオンされる。電流が、抵抗Ｒ３及びトランジスタＴ１を流れて、キャパシタＣ１を再充電する。詳細な実施例で、抵抗Ｒ３の抵抗値は抵抗Ｒ１の抵抗値よりもずっと低いので、再充電時間は放電時間よりもずっと短い。このようにして、回路は、高速な再充電動作を確かにし、キーＫ１の次の押下動作が適切に作動することができることを確かにする。

キャパシタＣ１の電圧が再充電回路３を通して一定量まで増大した後、トランジスタＴ２のベース端子での電圧レベルはトランジスタＴ２をオフするほど十分に高くなる。トランジスタＴ２がオフされると、トランジスタＴ３もオフされる。ＯＵＴＰＵＴ２から取り出される第２の信号は高レベルであり、第２のリセット機能は非アクティブである。

キーＫ１が押されない場合は、回路内の全てのトランジスタがオフされている。従って、リセット回路全体は、実質的に電力を消費しない。回路で、抵抗Ｒ２〜Ｒ６はバイアス抵抗である。それらは、電流を制御し且つトランジスタを適切に動作させるために使用される。

第１の実施例の変形例で、キーＫ１の第２の出力しかない場合、すなわち、ＯＵＴＰＵＴ１がなく、ＯＵＴＰＵＴ２のみが存在する場合に、回路は、キーＫ１が所定の時間期間より長く押される場合に、依然として、第２の機能を実現することができる。

図３は、２つの機能を実行することができ且つマトリクス走査回路又はＩ／Ｏポートと協働することができるキー回路の原理のブロック図を示す。キー回路は、主として、キーと、放電回路１と、電圧検出回路２と、急速充電回路３と、キー走査回路４とを有する。第１の機能は、通常のキー機能であり、この機能は、走査出力によってマトリクスキー走査回路又はＩ／Ｏポートによって検出され得る。第２の機能は、例えば、リセット機能である。

他の実施例で、図４に示されるように、図３での原理の詳細な実施が表されている。図４に示されるように、２機能キーはキーマトリクス内にあり、マトリクスキー走査回路とともに作動している。キーマトリクスで、キーＫ１及びＫ２は、本原理を説明するための２つのキーであり、第１のキーＫ１は目下の２機能キーであり、第２のキーＫ２は旧来の単一機能キーである。ここで使用される第２のキーＫ２は、第１のキーＫ１が他のキーの性能に影響を及ぼすことなく２つの機能を適切に実行することができることを証明することを目的とする。ここで、キーＫ１及びＫ２は、キー走査回路の異なる列にあって同じ行に属するとする。キー走査マトリクス回路は、ＯＵＴＰＵＴ１’から第１のキーＫ１の第１の機能のための第１の信号を検出することができる。

キーマトリクスに複数のキーがある場合に、キー走査回路が使用され得る。２つのタイプのキードライバ回路、すなわち、マトリクスキー走査と、直接に入力されるＩ／Ｏポートとがある。

マトリクスキー走査は、ポートリソースを節約するようキーマトリクス出力によるコントローラの入力／出力ポートの共有が行われる方法である。ここで、コントローラは、キーの状態を検出／処理して、それらを処理することができるＣＰＵ、マイクロコンピュータ、又は他の処理手段であってよい。マトリクスキー走査コントローラは、全ての行を走査して、本回路へ信号を入力するために操作入力ピンで夫々を１つずつアクティブにする。或る行がアクティブにされる場合に、コントローラは、どの列がアクティブであるかを各走査出力ピンから検出する。行及び列の記号表示は交換されてよい。

Ｉ／Ｏポート方法は、キーの状態をモニタする簡単且つ直接的な方法である。それは、夫々のキーについてＩ／Ｏポートを使用して、夫々のキーの状態を取得するために夫々のポートから入力を検出することを伴う。

図４の放電回路１、電圧検出回路２、及び再充電回路３は、図２に示されているものと同じであるから、これらの部分の素子については、図２の同じ符号を用いることによって指示され、明りょうさのために詳述しない。更に、マトリクスキー走査機能を実行するよう、第４のトランジスタＴ４、２つの抵抗Ｒ７及びＲ８、並びにキャパシタＣ２が第１のキーＫ１に対して使用され、第５のトランジスタＴ５が第２のキーＫ２に対して使用されている。図４から明らかなように、トランジスタＴ４のエミッタは、第１のキーＫ１の第２の端子、すなわち、ＯＵＴＰＵＴ１’に接続され、トランジスタＴ４のベースは、抵抗Ｒ７を通してＳＣＡＮ−ＩＮ１に結合され、トランジスタＴ４のコレクタは、キャパシタＣ２によって平滑化された検出電圧を有するＳＣＡＮ−ＯＵＴ１に結合されている。この場合に、トランジスタＴ４のコレクタは、抵抗Ｒ８を通して電源電圧Ｖｃｃに接続され、キャパシタＣ２を通して接地Ｇに接続されている。

図４で、ＳＣＡＮ−ＩＮ１は、コントローラから本回路へ信号を入力する行走査入力ポートであり、ＳＣＡＮ−ＯＵＴ１及びＳＣＡＮ−ＯＵＴ２は、本回路からコントローラへキー操作信号を出力する列走査出力ポートである。コントローラは、行走査入力ポートＳＣＡＮ−ＩＮ１をアクティブにし、高レベル電圧を入力する。このようにして、トランジスタＴ４及びＴ５はオンされる。次いで、コントローラは、ＳＣＡＮ−ＯＵＴ１及びＳＣＡＮ−ＯＵＴ２からその列入力ポートを確認する。キーＫ１及びＫ２のいずれも押されない場合は、行ＳＣＡＮ−ＯＵＴ１及びＳＣＡＮ−ＯＵＴ２のいずれもアクティブにされず、高レベルに保たれる。第１のキーＫ１が押される場合は、ＳＣＡＮ−ＯＵＴ１は低レベルにプルダウンされ、ＳＣＡＮ−ＯＵＴ２は高レベルに留まる。このようにして、コントローラは、どのキーが押されたかを検出することができる。トランジスタＴ４及びＴ５の目的は、マトリクス内の出力ポートの負荷容量を改善することであり、これは、トランジスタＴ４及びＴ５が増幅器として使用されることを意味する。これにより、コントローラは、同時により多くのキー回路を駆動することができる。ＣＰＵのＩ／Ｏポートの負荷容量が十分である場合は、これらのトランジスタは省略されてよい。

第１のキーＫ１が押されると、キャパシタＣ１は抵抗Ｒ１及びキーＫ１を通して接地へ放電する。抵抗Ｒ１及びキャパシタＣ１の値は放電時間を決定する。第１のキーＫ１が所定の時間閾値より長い期間押される場合は、キャパシタＣ１の電圧は十分に低くなり、トランジスタＴ２はオンされる。このようにして、電流は抵抗Ｒ５を流れ、抵抗Ｒ５の電圧は上昇する。これにより、トランジスタＴ３はオンされる。最後に、低レベルリセット信号が、トランジスタＴ３のコレクタ、すなわち、ＯＵＴＰＵＴ２’でトリガーされる。

第１のキーＫ１が放されると、トランジスタＴ１のベースは再び高レベルに戻る。従って、トランジスタＴ１はオンされ、電流は抵抗Ｒ３及びトランジスタＴ１を通ってキャパシタＣ１を充電する。抵抗Ｒ３が抵抗Ｒ１よりずっと小さい抵抗値を有するように選択されるならば、充電時間は放電時間よりもずっと短い。このようにして、回路は、第１のキーＫ１が短い時間期間内に再び押される場合にも、同じ放電時間を確保する。キャパシタＣ１の電圧が一定量まで増大した後、トランジスタＴ２及びＴ３はオフされる。リセット信号がトリガーされるトランジスタＴ３のコレクタは高レベルになり、リセット信号は非アクティブとなる。第１のキーＫ１が再び押される前は、全てのトランジスタはオフされたままである。従って、リセット回路全体は電力を消費しない。抵抗Ｒ２乃至Ｒ８は、トランジスタ用のバイアス抵抗である。それらは、電流を制御し且つトランジスタを適切に作動させるために使用される。キャパシタＣ２は、電圧をフィルタリングするために使用され、電圧を抑制して、オーバーシュートやフリッカの発生を防ぐことができる。

図５は、キーＫ１及びＫ２が両方とも、例えばリセット機能等の第２の機能を有し且つキーマトリクス内にあって、マトリクス走査回路と協働する第３の実施例を与える。図５は、図２及び図４と同じ要素については同じ符号を使用する。図５で、キーＫ１及びＫ２は、放電回路１、電圧検出回路２、及び再充電回路３を共有し、コントローラへ信号を送るＳＣＡＮ−ＯＵＴ１を共有する。キーＫ１及びＫ２は、ＳＣＡＮ−ＩＮ１及びＳＣＡＮ−ＩＮ２の夫々から、マトリクス走査回路からの信号を独立して受信する。

キーＫ１及びＫ２の適切な性能を確かにするよう、第１のキーＫ１の第２の端子にあるＯＵＴＰＵＴ１１と抵抗Ｒ１との間には、ダイオードＤ１が接続されており、それは、抵抗Ｒ１から第１のキーＫ１の方向で導通する。同様に、第２のダイオードＤ２は、第２のキーＫ２の第２の端子にあるＯＵＴＰＵＴ１２と抵抗Ｒ１との間に接続されており、それは、抵抗Ｒ１から第２のキーＫ２の方向で導通する。図４とは異なり、図５では、トランジスタＴ５のコレクタは、ＳＣＡＮ−ＯＵＴ１を共有するようトランジスタＴ４のコレクタに接続されている。第１のキーＫ１と同様に、第２のキーＫ２に関して、抵抗Ｒ９がトランジスタＴ５のベースとＳＣＡＮ−ＩＮ２との間に接続されている。

図５で、キーＫ１及びＫ２は異なる行にあって同じ列に属するとする。ＳＣＡＮ−ＩＮ１及びＳＣＡＮ−ＩＮ２の信号は、交互にアクティブになる。ＳＣＡＮ−ＩＮ１が高レベル走査信号を入力すると、トランジスタＴ４はオンする。ＳＣＡＮ−ＩＮ２は低レベルであるから、トランジスタＴ５はオフのままである。ＳＣＡＮ−ＯＵＴ１は、第１のキーＫ１が押されない場合は、第２のキーＫ２がこの時点で押されているとしても、高レベルを示す。第１のキーＫ１が押下されると、低レベルアクティブ信号がＳＣＡＮ−ＯＵＴ１でモニタされる。同じ原理は第２のキーＫ２についても使用される。キーＫ１及びＫ２は相互作用を有さない。トランジスタＴ４及びＴ５は、プロセッサのＩ／Ｏポートが十分な電流をサポートすることができない場合に負荷容量を改善するために使用される。

第１のキーＫ１が押されると、キャパシタＣ１は放電され、第１のキーＫ１の第２の機能のタイミングを開始する。キャパシタＣ１にかかる電圧が下がりつつあるとしても、そのことは、ダイオードＤ２によって与えられる分離により第２のキーＫ２の状態のモニタリングに影響を及ぼさない。例えば、第１のキーＫ１が押され、第２のキーＫ２が押されない場合に、ダイオードＤ１のカソードはＤ１のアノードに従い、低レベルとなる。しかし、ダイオードＤ２のカソードは、ダイオードの一方向導通のために、依然として高レベルである。このようにして、コントローラは、高レベル信号出力により、第２のキーＫ２が押されていないことを検出することができる。第２のキーＫ２も押される場合は、アクティブ低レベル信号がコントローラへ出力される。従って、キーＫ１及びＫ２は相互作用を有さない。全てのキーはタイミング回路を共有することができる。幾つかのキーは、キーが押下されると接地されると考えられ得、且つ、ダイオードはＣ１の放電にほとんど影響を及ぼさないので、第２の機能をトリガーするのに必要とされる時間に実質的に影響を及ぼすことなく同時に押下され得る。また、タイミング機能は、キー動作機能に影響を与えない。

上記の実施例では、第２の機能は、回路がＯＵＴＰＵＴ２（図２参照）又はＯＵＴＰＵＴ２’（図４参照）又はＯＵＴＰＵＴ２２（図５参照）で低レベルを出力する場合にアクティブにされ、回路がＯＵＴＰＵＴ２又はＯＵＴＰＵＴ２’又はＯＵＴＰＵＴ２２で高レベルを出力する場合に非アクティブにされる。しかし、当業者には当然のことながら、第２の機能が反対の条件下でアクティブ及び非アクティブにされ得る。

上記の実施例では、トランジスタＴ３及びＴ４の間の接続も反対にされ得る。すなわち、最初にＮＰＮトランジスタＴ４がオンされ、次いでＰＮＰトランジスタＴ３がオンされる。この条件で、他の関連する回路は然るべく変更されるべきである。

全ての記載されている実施形態で、これらの実施形態におけるＰＮＰトランジスタ及びＮＰＮトランジスタは、ＰＭＯＳ及びＮＭＯＳによっても置換され得る。更に、上記の実施例でトランジスタＴ３はＮＰＮトランジスタであるが、それはＰＮＰトランジスタであってもよい。その場合に、トランジスタＴ３のベースはトランジスタＴ２のエミッタへ接続されるべきであり、第２の信号はトランジスタＴ３のエミッタから取り出される。

有利に、トランジスタは、キーが開いている場合にオフされるので、ほとんど電力消費はない。

リセット機能に加えて、キー走査及びタイミング機能を備える複数キー回路は、ある時点でキーのいずれか１つを押した後に信号をトリガーすることを要求する全ての場合で使用され得る。例えば、これは、キーのいずれか１つがあまりに長く押されている場合にオンされるべき警報ライトへ適用され得る。

１ 放電回路
２ 電圧検出回路
３ 急速充電回路
４ キー走査回路
Ｃ１ キャパシタ
Ｇ 接地
Ｋ１，Ｋ２ キー
Ｒ１〜Ｒ９ 抵抗
Ｔ１〜Ｔ５ トランジスタ
Ｖｃｃ 電源電圧
ＯＵＴＰＵＴ１，ＯＵＴＰＵＴ１’，ＯＵＴＰＵＴ１１ 第１の機能の信号出力端子
ＯＵＴＰＵＴ２，ＯＵＴＰＵＴ２’，ＯＵＴＰＵＴ２２ 第２の機能の信号出力端子
ＳＣＡＮ−ＩＮ１，ＳＣＡＮ−ＩＮ２ 走査入力ポート
ＳＣＡＮ−ＯＵＴ１，ＳＣＡＮ−ＯＵＴ２ 走査出力ポート

Claims (15)

1. キーの状態を検出するキー操作検出回路であって、
   抵抗−キャパシタ回路を有し、前記キーへ接続され、該キーが押される場合に放電する放電回路と、
   前記放電回路へ接続され、第１のトランジスタ及び第２のトランジスタの結合を有する電圧検出回路と
   を有し、
   前記放電回路が所定の期間放電するとき、前記第１のトランジスタはオンし、前記第２のトランジスタが第２の機能のための第２の信号を出力するよう該第２のトランジスタをオンする電圧を出力する、キー操作検出回路。
2. 前記所定の期間は、少なくとも前記抵抗及び前記キャパシタによって決定される、請求項１記載のキー操作検出回路。
3. 前記キーの第１の端部は接地され、前記キーの第２の端部は前記抵抗−キャパシタ回路と接続される、請求項１又は２記載のキー操作検出回路。
4. 前記キーが放されるときに前記放電回路の前記キャパシタを充電する充電回路を更に有する、請求項３記載のキー操作検出回路。
5. 前記充電回路は、前記キーが放されるときに前記キャパシタを充電するようオンされるトランジスタを有する、請求項４記載のキー操作検出回路。
6. 前記第１のトランジスタ及び前記第２のトランジスタは、前記キャパシタの電圧が前記第１のトランジスタの閾値より高いレベルに充電される場合にオフされる、請求項５記載のキー操作検出回路。
7. 前記第１のトランジスタは、ＰＮＰトランジスタ又はＰＭＯＳである、請求項１乃至６のうちいずれか一項記載のキー操作検出回路。
8. 前記第２のトランジスタは、ＰＮＰトランジスタ若しくはＰＭＯＳトランジスタ、又はＮＰＮトランジスタ若しくはＮＭＯＳトランジスタである、請求項７記載のキー操作検出回路。
9. 前記第１のトランジスタ及び前記第２のトランジスタが両方ともＰＮＰトランジスタである場合に、前記結合は、前記第２のＰＮＰトランジスタのベースを前記第１のＰＮＰトランジスタのエミッタに接続することによって形成される、請求項８記載のキー操作検出回路。
10. 前記第２の信号は、前記第２のＰＮＰトランジスタのエミッタから生成される、請求項９記載のキー操作検出回路。
11. 前記第１のトランジスタがＰＮＰトランジスタであって、前記第２のトランジスタがＮＰＮトランジスタである場合に、前記結合は、前記ＮＰＮトランジスタのベースを前記ＰＮＰトランジスタのコレクタへ接続することによって形成される、請求項８記載のキー操作検出回路。
12. 前記第２の信号は、前記ＮＰＮトランジスタのコレクタから生成される、請求項１１記載のキー操作検出回路。
13. 前記キーが前記所定の期間より短い期間の間押されるとき、第１の信号が前記キーの第２の端子から送出される、請求項３、１０及び１２のうちいずれか一項記載のキー操作検出回路。
14. 前記第１の信号はキーマトリクス走査回路へその入力として出力される、請求項１３記載のキー操作検出回路。
15. 前記放電回路、前記電圧検出回路及び前記充電回路を共有するよう並列に前記キーと接続される第２のキーがある、請求項１４記載のキー操作検出回路。

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