[go: up one dir, main page]

JP2009271985A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009271985A
JP2009271985A JP2008120466A JP2008120466A JP2009271985A JP 2009271985 A JP2009271985 A JP 2009271985A JP 2008120466 A JP2008120466 A JP 2008120466A JP 2008120466 A JP2008120466 A JP 2008120466A JP 2009271985 A JP2009271985 A JP 2009271985A
Authority
JP
Japan
Prior art keywords
line selection
bit line
selection switch
local
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008120466A
Other languages
English (en)
Other versions
JP5222619B2 (ja
Inventor
Kazuo Ono
和夫 小埜
Riichiro Takemura
理一郎 竹村
Tomonori Sekiguchi
知紀 関口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2008120466A priority Critical patent/JP5222619B2/ja
Priority to US12/430,067 priority patent/US8102695B2/en
Priority to KR1020090036657A priority patent/KR101049018B1/ko
Publication of JP2009271985A publication Critical patent/JP2009271985A/ja
Priority to US13/330,362 priority patent/US20120092921A1/en
Application granted granted Critical
Publication of JP5222619B2 publication Critical patent/JP5222619B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減する技術を提供する。
【解決手段】抵抗変化型メモリにおいて、ビット線を階層化し、ローカルビット線ＬＢＬの両端にグローバルビット線ＧＢＬに接続するためのビット線選択スイッチＢＬＳＷを設け、書き込み時と読み出し時でビット線選択スイッチＢＬＳＷの制御方法を切り替え、それぞれに最適なアレイ構成を実現する。具体的には、書き込みおよび読み出し時に、ビット線選択スイッチＢＬＳＷを同時にＯＮさせることで並列に２つの電流パスを設ける。
【選択図】図１

Description

本発明は、抵抗変化型メモリセルを有する半導体装置に関し、寄生抵抗成分の大きさとアレイ（以下、メモリアレイ、メモリセルアレイとも記述する）内ばらつきを抑制し、信頼性の高い読み出しおよび書き込みを実現する技術に関する。
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は高集積化するために製造ルールの微細化が進んでいるが、十分な信号量を確保するキャパシタの製造が困難となってきている。キャパシタに代わり、抵抗変化素子を用いてメモリセルを構成し、抵抗値の大小を論理情報“１”、“０”に対応させる抵抗変化型メモリが考案されている。
抵抗変化型メモリの例として、相変化メモリ、マグネティックＲＡＭ（ＭＲＡＭ）、Ｒｅｓｉｓｔｉｖｅ ＲＡＭ（ＲｅＲＡＭ）、固体電解質メモリが考案されている。たとえば、相変化メモリについては非特許文献１に、ＭＲＡＭについては特許文献１や非特許文献２に、ＲｅＲＡＭについては非特許文献３に、固体電解質メモリについては非特許文献４に、それぞれ記載されている。
特開２００３−７７２６７号公報 Ｐｒｏｃ．ＩＲＰＳ ２００７，ｐｐ５４２−５４６，"Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ａｒｒａｙｓ" Ｐｒｏｃ．ＩＥＤＭ ２００３，ｐｐ３４．６．１−３４．６．３，"Ａ ０．１８ ／ｓｐｌ ｍｕ／ｍ ４Ｍｂ ｔｏｇｇｌｉｎｇ ＭＲＡＭ" Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，２００７ ２２ｎｄ ＩＥＥＥ ２６−３０ Ａｕｇ．２００７，ｐｐ６８−７０，"Ｎａｎｏｓｃａｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｕｓｉｎｇ ＳｒＴｉ０３ Ｆｉｌｍｓ" Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４２，Ｎｏ．６，ｐｐ１３８３−１３９１，Ｊｕｎｅ ２００７．"Ａｎ Ｅｍｂｅｄｄａｂｌｅ Ｍｕｌｔｉｌｅｖｅｌ−Ｃｅｌｌ Ｓｏｌｉｄ Ｅｌｅｃｔｒｏｌｙｔｅ Ｍｅｍｏｒｙ Ａｒｒａｙ"
ところで、前記特許文献１や非特許文献１〜４に記載の抵抗変化型メモリに関して、本発明者が検討した結果、以下のようなことが明らかとなった。
図２（ａ）に示すように、相変化メモリは上部電極ＵＬと下部電極ＬＬの間にカルコゲナイド膜を挟み込んだ構造を持つ。ＬＬから伝わる熱によりカルコゲナイド膜を非晶質状態や結晶状態に制御する。ＬＬの面積を小さくすることで、発熱効率を向上することができる。ＬＬ直上のカルコゲナイド膜が非晶質状態の場合にはＵＬとＬＬ間の抵抗が大きく、結晶状態の場合はＵＬとＬＬ間の抵抗が小さい。図２（ｂ）には横軸にＵＬとＬＬ間の電位差Ｖ１、縦軸にＬＬからＵＬへ流れる電流Ｉ１をとり、相変化メモリの電流電圧特性を示す。低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）に書き換える場合と、ＯＦＦ状態からＯＮ状態に書き換える場合とでＶ１の向きは同じであり、大きさは異なる。ＯＮ状態からＯＦＦ状態に変化させるためには大きな電流が必要となる。
図３にはＭＲＡＭとＲｅＲＡＭ、図４には２種類の固体電解質メモリについて示す。図３と図４に示した全てのメモリの電流電圧特性を図５に示す。図５において、グラフの横軸はＵＬとＬＬ間の電圧Ｖ１、縦軸はＵＬからＬＬへ流れる電流Ｉ１である。ＯＦＦ状態からＯＮ状態に書き換える場合と、ＯＮ状態からＯＦＦ状態に書き換える場合とで電圧印加方向が異なる。例えば、ＵＬからＬＬに電流を流した場合にＯＮ状態になり、ＬＬからＵＬに電流を流した場合にはＯＦＦする。
図３（ａ）に示すように、ＭＲＡＭは磁性膜、トンネル膜、磁性膜をＵＬとＬＬで挟み込んだ構造を持ち、ＵＬとＬＬ間に流れるトンネル電流の大小を記録に用いるメモリである。トンネル膜を挟む２つの磁性膜の磁化方向が平行の場合はＯＮ状態、反平行の場合はＯＦＦ状態となる。書き換え時にはＭＲＡＭ素子付近で磁界を発生させ、磁性膜中の磁化を反転させる。磁界を発生させるために必要な電流が大きいため、書き換えに必要な電力が大きくなってしまうという特徴がある。図３（ｂ）に示すように、ＲｅＲＡＭは、たとえばペロブスカイト型マンガン酸化物などをＵＬとＬＬで挟み込んだ構造を持つ。たとえば前記材料中の欠陥順位の状態が変化することに対応して抵抗値が変化することを記録に用いる。欠陥順位に電子が捕獲されていない場合はＯＦＦ状態、捕獲されている場合はＯＮ状態となる。書き換え電流が大きく、書き換え電流の大きさにより、ＯＮおよびＯＦＦ状態が変化する。
図４（ａ）に示すように、固体電解質メモリは酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の化合物である固体電解質膜ＥＬをＵＬとＬＬにより挟んだ構造を持つ。固体電解質中にＵＬからＬＬ方向の電界によって金属の導電パスを形成し、ＯＮする。ＬＬからＵＬ方向の電解により、前記導電パスを消失させ、ＯＦＦする。ＵＬとＬＬ間の抵抗値の大小を用いて情報を記録する。図４（ｂ）には固体電解質メモリの第２の形態を示す。図４（ａ）に示す固体電解質メモリと異なり、ＵＬとＬＬの間に２層以上の固体電解質膜ＥＬ１とＥＬ２を挟み込んだ構造を持つ。図４（ｂ）では一例として２層からなる形態を示した。ＵＬからＬＬ方向の電界により、固体電解質膜ＥＬ１から固体電解質膜ＥＬ２に金属イオンが供給されてＯＮし、ＬＬからＵＬ方向の電解により、ＥＬ２からＥＬ１に金属イオンが戻ることでＯＦＦする。この構造は図４（ａ）の構造と比較して金属イオンの制御性が良い。図４（ａ），（ｂ）共に動作が原子レベルで小さい領域で行われており、スケーリングに優れるという特徴を持つ。ＯＮ状態の抵抗値が低いため、ＯＦＦ状態にする場合、大電流が必要となる。また、書き換え電流の大きさによってＯＮおよびＯＦＦ状態が変化する。
このように、電流を流すことにより書き換えを行う抵抗変化型メモリはさまざまな種類が考案されているが、書き込み時に大きな電流を必要とするもの、書き換え電流の大きさによってＯＮ、もしくはＯＦＦの状態が変化してしまうものが多い。
図６には本発明が解決しようとする第１の課題を示す。図６（ａ）は抵抗変化メモリセルＭＣを書き換える場合の回路と電流方向を示している。ドライバＶ１、寄生負荷ＲＳ１、ＭＣ、寄生負荷ＲＳ２、ドライバＶ２は直列に接続され、書き換えはＶ１からＶ２へ電流Ｉを流して行われる。ドライバＶ１とドライバＶ２間の寄生負荷ＲＰはＲＳ１＋ＲＳ２となる。図６（ｂ）はＲＰ（横軸）に対して書き換え電流Ｉ（縦軸）を示している。ＩＣはＭＣを動作させるために必要な最低電流である。ＭＣを動作させるためにはＩＣ以上の電流Ｉが必要となるが、そのためにはＲＰをターゲットと示した領域内まで小さくしなくてはならない。ＲＰを小さくするためにはＲＳ１およびＲＳ２を小さくする必要がある。特にＭＣがＯＮ状態の場合、メモリセルの抵抗ＲＭは小さいため、Ｖ１からＶ２に至る電流パス内での全抵抗成分におけるＲＳ１＋ＲＳ２の割合が増大する。よって、特にＯＮ状態からＯＦＦ状態に書き換える場合、ＲＳ１＋ＲＳ２を小さくすることは重要である。大規模メモリアレイになると、ドライバからメモリセルへの電流経路には長距離配線が必要となる。しかし、集積度が上がるのに伴い配線の幅は縮小されており、配線抵抗は増大している。書き込みに必要な電流を得るために動作電圧を大きくすることもできるが、消費電力が増大し、発熱によりメモリチップの信頼性が低下する可能性もある。材料だけでなく、アレイ構成や回路構成によって電流パスにおける寄生負荷を減らすことが重要である。
図７には本発明が解決しようとする第２の課題を示す。図７（ａ）はメモリセルＭＣ１とＭＣ２を低抵抗状態（ＯＮ状態）に書き換える場合の回路である。ドライバＶ１と直列負荷（寄生負荷）ＲＳ１とＭＣ１と直列負荷ＲＳ４とドライバＶ２が直列に接続される。さらに、ＭＣ１に並列に、直列負荷ＲＳ２とＭＣ２と直列負荷ＲＳ３が直列に接続される。寄生負荷ＲＰ１はＲＳ１＋ＲＳ４で表され、また寄生負荷ＲＰ２はＲＳ１＋ＲＳ２＋ＲＳ３＋ＲＳ４で表される。Ｖ１からＶ２に電流を流し、ＭＣ１を書き換えるときの電流をＩＷ１、ＭＣ１の抵抗をＲＭ１とし、またＭＣ２を書き換えるときの電流をＩＷ２、ＭＣ２の抵抗をＲＭ２とする。図７（ｂ）はＩＷ（横軸）とＲＰ（縦軸）およびＲＭ（縦軸）の関係を示している。書き換え電圧Ｖが一定の場合、寄生抵抗の大きさによりＩＷは変化する。寄生抵抗の大きさがＲＰ１のときのＭＣのＯＮ電流はＩＯＮ１、寄生抵抗の大きさがＲＰ２のときのＭＣのＯＮ電流はＩＯＮ２である。Ｖ＝Ｖ１−Ｖ２とすると、ＩＷ＝Ｖ／（ＲＰ＋ＲＭ）であるため、ＩＯＮ＝Ｖ／（ＲＰ＋ＲＯＮ）となり、ＩＯＮはＲＰの関数となる。抵抗変化メモリはＩＯＮによってＯＮ抵抗ＲＯＮが変化するという特徴を持つものが多い。たとえば、固体電解質メモリは上記特徴を持つと報告されている（非特許文献４）。つまり、高抵抗状態（ＯＦＦ状態）からＯＮ状態に書き換え後のＯＮ抵抗は、寄生抵抗成分（寄生負荷）ＲＰの大きさに依存して変化してしまう。
メモリアレイを作製した場合、大規模アレイになればなるほど、寄生抵抗のアレイ内場所依存性は大きくなることが予測される。すなわち、ドライバから近い距離に配置されたメモリセルは寄生抵抗が小さく、ドライバから離れた距離に配置されたメモリセルは寄生抵抗が大きくなる。この結果、同じＯＮ状態でも、その抵抗値はアレイ内のメモリセルの位置に依存して変化してしまうという問題が発生する。これは誤読み出しや、読み出しマージンの低下につながる。上記問題をセンスアンプの工夫で解決することを考えた場合、たとえば複数のリファレンスを配置し、アドレスによって使い分けるといった方法が考えられる。しかし、センスアンプが複雑化し、メモリの集積度が下がってしまう。
このように、抵抗変化型メモリで大規模メモリアレイを作製する場合、書き込みに必要な電流を得るための寄生抵抗成分の低減と、アレイ内での寄生抵抗成分の場所依存性の低減が課題である。
そこで、本発明の代表的な目的は、メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、代表的なものの概要は、抵抗変化型メモリにおいて、ビット線を階層化し、ローカルビット線の両端にグローバルビット線に接続するためのスイッチを設けることを特徴とする。また、書き込み時と読み出し時で上記スイッチの制御方法を切り替え、それぞれに最適なアレイ構成を実現することを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、代表的なものによって得られる効果は、メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
＜第１の実施の形態＞
本発明の第１の実施の形態の半導体装置を、図１、図８〜図２２を用いて説明する。
図１は、第１の実施の形態の半導体装置において、メモリセルアレイの構成の一例を示す。
メモリセルアレイは、複数のビット線選択スイッチＢＬＳＷからなる上側および下側のビット線選択スイッチアレイＢＬＳＡと、上側および下側のビット線選択スイッチアレイＢＬＳＡの間に隣接して配置され、複数のローカルビット線ＬＢＬ（０〜ｎ）と、複数のワード線ＷＬ（０〜ｍ）と、複数のワード線ＷＬと複数のローカルビット線ＬＢＬの交点に配置される複数のメモリセルＭＣからなるサブメモリセルアレイＳＭＣＡを有するサブメモリブロックをアレイ状に配置して構成される。
ローカルビット線ＬＢＬは、上側および下側のビット線選択スイッチアレイＢＬＳＡにおいてグローバルビット線ＧＢＬ（０〜ｋ）に接続され、書き込み時に同じ向きに電流が流れる。上側および下側のビット線選択スイッチアレイＢＬＳＡのビット線選択スイッチＢＬＳＷは、ビット線選択線ＢＬＳ（０〜ｎ）により制御される。
メモリセルＭＣは、例えばＭＯＳトランジスタからなる選択素子と、抵抗変化素子から構成される。選択素子は、一方の端子が他のメモリセルと共有するプレートＰＬに接続され、他方の端子が抵抗変化素子に接続される。抵抗変化素子は、ローカルビット線ＬＢＬと選択素子の間に直列に接続される。このメモリセルＭＣは、抵抗変化により情報が記録され、電流を流して情報が書き込まれる。
なお、以下においては、各線を各信号と記述したり、各信号を各線と記述することもあり、たとえばＢＬＳはビット線選択線やビット線選択信号と記述する場合がある。
図８は、第１の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図８の太線はワード線ＷＬ０とローカルビット線ＬＢＬ１の交点に配置されたメモリセルＭＣの情報を、例えば論理値“０”（高抵抗状態）から“１”（低抵抗状態）に書き換える場合（書き込み）の、アレイに流れる電流経路を示している。ＭＣの抵抗変化素子の接続向きは反対にすることもでき、その場合には図８中に示す書き換え電流と同じ向きで論理値“１”から“０”に書き換わることとなる。ＭＣに用いる材料（例として図２から図４に示した）によって、書込みと論理値“１”から“０”に書き換える（消去）場合とで流す電流の向きが異なる場合と書込みと消去で同じ向きの場合とがある。ＭＣの選択素子は例えば１個のＭＯＳトランジスタから構成され、ソース側がプレートＰＬ、ドレインが抵抗変化素子に接続されることにより、抵抗変化素子はローカルビット線ＬＢＬ１とプレートＰＬの間に直列に接続されることになる。このため、後述するグローバルビット線ＧＢＬ０からプレートＰＬへの経路を２つ取ることが可能となる。グローバルビット線ＧＢＬ０は、ドライバ回路によってプレートＰＬよりも高い書き換え電位に充電される。マット選択信号と書き換えイネーブル信号のＡＮＤ論理をとり、ビット線選択線ＢＬＳ１が選択される。この結果、ローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチがＯＮする。書き換え電流はローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチを通って、グローバルビット線ＧＢＬ０から並列にローカルビット線ＬＢＬ１に流れ、メモリセルＭＣを通ってプレートＰＬに流れる。ＧＢＬ０からＬＢＬ１への電流経路が並列に２つあるため、ＭＣに至るまでの寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をＭＣに流すことができる。
読み出しはＧＢＬ０をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線ＢＬＳ１を選択する。グローバルビット線ＧＢＬ０からローカルビット線ＬＢＬ１に並列に２つのパスで読み出し電流をＭＣに流す。ローカルビット線ＬＢＬ１の両端から読み出し電流を流すことで、片方のみから流す場合に比べて、アレイ内のメモリセルＭＣの、位置による寄生抵抗成分の大きさの差が半減する。すなわち、ローカルビット線の片側から読み出し電流を流す場合、スイッチのあるＬＢＬ１端付近に位置するメモリセルと、スイッチのないＬＢＬ１端付近に位置するメモリセルの寄生抵抗の差が最も大きく、その差はローカルビット線１本分である。一方でローカルビット線ＬＢＬ１の両端から読み出し電流を流す場合、ＬＢＬ１の中心に位置するメモリセルと端に位置するメモリセルの寄生抵抗の差が最も大きく、ＬＢＬ１の半分に相当する。よって、片側のみから読み出し電流を流す場合に比べて寄生抵抗の大きさの差が半減する。この結果、本発明におけるアレイでは、読み出し時のマージンを大きくすることができる。
書き込みと読み出しのどちらの場合も、ローカルビット線ＬＢＬ１をグローバルビット線ＧＢＬ０に接続するための２つのスイッチは、どちらも同一の選択線ＢＬＳ１により選択されている。このため、２つのスイッチをそれぞれ別個の選択線で選択する場合と比較して、回路設計や制御が容易となる。
また、本レイアウトでは、全てのメモリセルにおいて、電流はグローバルビット線ＧＢＬ０からプレートＰＬへの向きに流れる。そのため、書き換え電流の向きが異なる複数のメモリセルを有する場合と比較して、スイッチ等の回路構成が容易となり、回路面積も低減できる。
図９は、第１の実施の形態の半導体装置において、メモリチップの構成の一例（ａ）、（ａ）におけるメモリバンクの構成の一例（ｂ）を示す。
図９に示す半導体装置は固体電解質メモリとなっている。そのメモリチップＣＨＩＰの全体の構成は、例えば図９（ａ）に示すように、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリバンクＢＡＮＫに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
メモリバンクＢＡＮＫには、例えば図９（ｂ）に示すように、複数のアレイ状に配置されたメモリセルアレイＭＣＡが配置され、その周囲にはサブワードドライバ列ＳＷＤＡ、センスアンプ列ＳＡＡ、行制御回路ＸＰが配置される。また、メモリバンクＢＡＮＫの外周には、センスアンプ列ＳＡＡと平行にＹ（列）デコーダＹＤＥＣおよびメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行にＸ（行）デコーダＸＤＥＣ並びにアレイ制御回路ＡＣＣが配置される。
図１０は、制御回路ＣＮＴＬの一部として、電圧発生回路における各電圧の一例、タイミングコントロール信号発生回路における各信号の一例を示す。
例えば、電圧発生回路ＶＧにおいて、メモリセル書き込み電圧ＶＢＨ、制御回路電圧ＶＤＤ、接地電圧ＶＳＳ、ワード線昇圧電圧ＶＰＰ、負電圧ＶＫＫを生成する。例えば、タイミングコントロール信号発生回路ＴＣＧでは、カラムイネーブル信号ＹＳＥ、センスアンプイネーブル元信号ＳＡＥ０、読み出しイネーブル信号ＲＥ、書き込みイネーブル信号ＷＥ、ワード線イネーブル元信号ＷＬＥ０が生成される。
図１１は、メモリセルアレイＭＣＡとその周辺回路の構成の一例を示す。
メモリセルアレイＭＣＡの上下に隣接して複数のセンスアンプを含むセンスアンプ列ＳＡＡが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列ＳＷＤＡが配置される。ＳＡＡとＳＷＤＡは上下および左右のメモリセルアレイＭＣＡによって共有することでチップ面積を低減することができる。ＳＡＡおよびＳＷＤＡに囲まれる部分に行制御回路ＸＰが配置され、これも上下のＭＣＡで共有することでチップ面積の低減が可能である。ＭＣＡは、複数のグローバルビット線ＧＢＬと複数のビット線選択信号ＢＬＳとの所望の交点に配置されるサブメモリブロックＳＭＢで構成される。サブメモリブロックＳＭＢは、サブメモリセルアレイＳＭＣＡとその上下に隣接するビット線選択スイッチアレイＢＬＳＡから構成される。行方向に並ぶＳＭＢは共通のワード線ＷＬとビット線選択信号ＢＬＳにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線ＧＢＬ１本に対して、センスアンプＳＡ１個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で１つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図１２は、サブメモリブロックＳＭＢの構成の一例を示す。
サブメモリセルアレイＳＭＣＡは、ｍ本のワード線ＷＬと、ｎ本のローカルビット線ＬＢＬと、プレートＰＬと、ＷＬとＬＢＬの所望の交点に配置されるメモリセルＭＣから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“１”状態に変化させるために流す電流の向きを示している。上記メモリセルＭＣは図２（ｂ）や図５に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図２（ｂ）に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線ＬＢＬからプレートＰＬに電流を流し、ＬＢＬとＰＬの電位差が低抵抗化（ＯＮ）しきい電圧を超えた場合にＯＮし、ＬＢＬからＰＬに電流を流し、ＬＢＬとＰＬの電位差が高抵抗化（ＯＦＦ）しきい電圧を超えた場合にＯＦＦすることを特徴とする。図５に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ＬＢＬからＰＬに電流を流し、ＯＮしきい電圧を超えた場合にＯＮし、ＰＬからＬＢＬに電流を流し、ＰＬとＬＢＬの電位差がＯＦＦしきい電圧を超えた場合にＯＦＦすることを特徴とする。また、上記メモリセルは図７（ｂ）に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ビット線選択スイッチアレイＢＬＳＡはサブメモリセルアレイＳＭＣＡのローカルビット線ＬＢＬ方向の上下に隣接して配置され、ＳＭＣＡのｎ本のローカルビット線ＬＢＬをグローバルビット線ＧＢＬ０に接続する。ＢＬＳＡは、例えばｎ個のビット線選択スイッチＢＬＳＷから構成される。ＢＬＳＷは例えば１つのＭＯＳトランジスタで構成される。上記ＭＯＳトランジスタは、例えばドレインがグローバルビット線ＧＢＬに、ソースがＬＢＬに接続され、ゲートがビット線選択線ＢＬＳによって制御される。
図１３は、メモリセルＭＣの構成の一例（（ａ），（ｂ），（ｃ），（ｄ））を示す。
トランジスタのゲートをＧ、ソースをＳ、ドレインをＤとする。（ａ）のＭＣは、ゲートがＷＬ、ドレインがＢＬ、ソースが抵抗変化素子にそれぞれ接続され、抵抗変化素子はＢＬからＳＬに電流が流れると低抵抗化するように配置される。（ｂ）のＭＣは、ゲートがＷＬ、ソースがＳＬ、ドレインが抵抗変化素子に接続され、抵抗変化素子はＢＬからＳＬに電流が流れると低抵抗化するように配置される。（ｃ）のＭＣは、ゲートがＷＬ、ソースが抵抗変化素子、ドレインがＢＬに接続され、抵抗変化素子はＳＬからＢＬに電流を流すと低抵抗化するように配置される。（ｄ）のＭＣは、ゲートがＷＬ、ソースがＳＬ、ドレインが抵抗変化素子に接続され、抵抗変化素子はＳＬからＢＬに電流が流れると低抵抗化するように配置されている。
図１４は、センスアンプＳＡの構成の一例を示す。
センスアンプＳＡは、読み出し部ＲＡＭＰと、書き込み部ＷＡＭＰと、ローカル入出力線スイッチＩＯＧから構成される。ＲＡＭＰとＩＯＧはセンスアンプの上側のグローバルビット線ＧＢＬ０を駆動する書き込み部ＷＡＭＰ０とセンスアンプ下部のグローバルビット線ＧＢＬ１を駆動する書き込み部ＷＡＭＰ１とで共有される。これはセンスアンプ回路の面積低減に役立つ。ＷＡＭＰとＲＡＭＰはアクティブハイのセンスアンプアウト信号線ＳＡＯｔとグローバルビット線ＧＢＬで接続される。ＩＯＧとＲＡＭＰはＳＡＯｔと反転センスアンプアウト信号線ＳＡＯｂで接続される。ＩＯＧとＷＡＭＰはＳＡＯｔで接続される。
読み出し部ＲＡＭＰは、例えば、リードスイッチＲＳＷ、２つのリードドライバＲＤ、クロスカップルＣＣ、プリチャージ回路ＰＣＣ、読み出しリファレンス回路ＲＲＣから構成される。ＲＲＣは、例えば２個のＭＯＳトランジスタとリファレンス負荷ＲＥＦから構成され、リードイネーブル信号ＲＥＴ、ワード線イネーブル信号ＷＬＥで制御される。ＲＳＷ０は上部メモリセルリードイネーブル信号ＲＥＴ０で制御される。ＲＳＷ１は下部メモリセルリードイネーブル信号ＲＥＴ１で制御される。ＣＣはセンスアンプイネーブル信号ＳＡＥで制御される。ＲＤは読み出し電流制御信号ＳＡＰＧで制御される。ＰＣＣはセンスアンプイコライズ信号ＳＡＥＱによって制御される。ＰＣＣはスタンバイ時にＳＡＯｔおよびＳＡＯｂをＶＢＨに充電するためのプリチャージ回路であり、ＳＡＥＱによって制御される。
以下に、読み出し時のＲＡＭＰの動作について説明する。まず、センスアンプイコライズ信号ＳＡＥＱがロウからハイになりプリチャージが終了する。次に、読み出し電流をメモリセルに流す。読み出し電流はＶＤＤとＳＡＰＧによりゲート電位を制御されるＰＭＯＳ負荷によって決定される。ＳＡ上部のメモリセルを読み出す場合、ＲＥＴ０が選択され、ＳＡ下部のメモリセルを読み出す場合、ＲＥＴ１が選択される。読み出し電流はＶＤＤから負荷ＰＭＯＳを経由し、センスノードＳＮを通って、ＲＥＴ０もしくはＲＥＴ１によって選択されたグローバルビット線に流れる。リファレンス用の電流はＶＤＤから負荷ＰＭＯＳを経由し、リファレンスセンスノードＳＮＲＥＦを通って、メモリセルへの電流経路を模擬したリファレンス負荷ＲＥＦを通って接地電位に流れる。読み出すメモリセルの抵抗値が高い場合、すなわち論理値“０”の場合、ＳＮの電位はＳＮＲＥＦの電位より高くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも大きいためである。ＳＮとＳＮＲＥＦの電位差は、センスアンプイネーブル信号ＳＡＥによって活性化されるクロスラッチによってＳＡＯｔが電圧ＶＢＨに、ＳＡＯｂが接地電位に増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち論理値“１”の場合、ＳＮの電位はＳＮＲＥＦの電位よりも低くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも小さいためである。ＳＮとＳＮＲＥＦの電位差は、前記クロスカップルにおいてＳＡＯｔが接地電位、ＳＡＯｂが電圧ＶＢＨに増幅される。カラム選択線ＹＳによってＳＡＯｔおよびＳＡＯｂに読み出されたメモリ情報はローカル入出力線ＬＩＯｔおよび反転ローカル入出力線ＬＩＯｂに読み出される。
以下に、書き込み部ＷＡＭＰの動作について説明する。メモリセルを高抵抗状態にする場合、すなわち論理値“０”に書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔが接地電位に向かって充電され、ＬＩＯｂによってＳＡＯｂがＶＢＨに向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔが接地電位に、ＳＡＯｂがＶＢＨに充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号ＷＥＢがアクティベートされると、ＳＡＯｔがロウなのでＷＡＭＰによりＧＢＬが接地電位に充電される。プレートＰＬの電位を例えばＶＢＨ／２に設定すると、ＰＬからＧＢＬに電流が流れる。この結果、メモリセルに論理値“０”が書き込まれる。メモリセルを低抵抗状態にする場合、すなわち論理値“１”に書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔがＶＢＨに向かって充電され、ＬＩＯｂによってＳＡＯｂが接地電位に向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔがＶＢＨに、ＳＡＯｂが接地電位に充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号ＷＥＢがアクティベートされると、ＳＡＯｔがハイなのでＷＡＭＰによりＧＢＬがＶＢＨに充電される。プレートＰＬの電位を例えばＶＢＨ／２に設定すると、ＧＢＬからＰＬに電流が流れる。これによってメモリセルに論理値“１”が書き込まれる。
図１５は、サブワードドライバ列ＳＷＤＡの構成の一例を示す。
図９（ｂ）に示すように、サブワードドライバ列ＳＷＤＡはメモリセルアレイＭＣＡの周辺に配置され、メモリセルアレイＭＣＡのワード線ＷＬを左右のいずれかのサブワードドライバ列ＳＷＤＡから駆動するため、片方のサブワードドライバ列ＳＷＤＡに含まれるサブワードドライバＳＷＤの数は、メモリセルアレイＭＣＡに含まれるワード線ＷＬの数の半数でよい。サブワードドライバＳＷＤは１つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタから構成される。上記ＰＭＯＳトランジスタは、ゲートが反転メインワード線ＭＷＬＢに接続され、ソースがサブワードドライバ選択線ＦＸに接続され、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳトランジスタのうち一方は、ゲートがＭＷＬＢ、ソースがＶＳＳと等しいかそれより低い負電圧ＶＫＫ、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳトランジスタのもう一方は、ゲートが反転サブワードドライバ選択線ＦＸＢ、ソースがＶＫＫ、ドレインがワード線ＷＬに接続される。
図１６は、行制御回路ＸＰの構成の一例を示す。
行制御回路ＸＰは、ローカル入出力線ＬＩＯｔおよび反転ローカル入出力線ＬＩＯｂをプリチャージするローカル入出力線イコライズ回路ＲＥＱ、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続するメイン入出力ゲートＲＧＣ、ビット線選択信号ドライバＢＬＳＤ、列選択線ドライバＹＳＤ、サブワードドライバ選択線ドライバＦＸＤから構成される。ＲＥＱは、例えば３個のＰＭＯＳトランジスタで構成され、センスアンプイコライズ信号ＳＡＥＱがＯＦＦするとＬＩＯｔおよびＬＩＯｂをＶＢＨに充電する。ＲＧＣは、例えば２個のＮＭＯＳトランジスタから構成され、ＳＡＥＱがＯＮするとＬＩＯｔとＭＩＯｔ、ＬＩＯｂとＭＩＯｂを接続する。ＢＬＳＤでは、リードイネーブル信号ＲＥＴとライトイネーブル信号ＷＥＴとマット選択信号ＭＳによってビット線選択信号ＢＬＳを生成する。例えばＲＥＴとＷＥＴのＯＲ論理とＭＳのＡＮＤ論理をとってＢＬＳを生成する回路構成が考えられる。ＹＳＤでは、列選択イネーブル信号ＹＳＥとカラムプリデコード信号ＣＦからＹＳを選択する。例えばＹＳＥとＣＦのＡＮＤ論理をとってＹＳを出力する回路構成が考えられる。ＦＸＤでは、反転サブワードドライバ選択信号ＦＸＢからサブワードドライバ選択信号ＦＸを生成する。例えば、ＦＸＢと同じ数のＮＯＴ論理から構成される。
図１７は、アレイ制御回路ＡＣＣの構成の一例を示す。
アレイ制御回路ＡＣＣでは、図９（ａ）に示したＣＮＴＬで生成されたタイミング信号からセンスアンプを制御する信号群を生成する。マット選択反転信号ＭＳＢからセンスアンプイコライズ信号ＳＡＥＱ、ＭＳＢとセンスアンプイネーブル元信号ＳＡＥ０からセンスアンプイネーブル信号ＳＡＥ、リードイネーブル信号ＲＥからセンスアンプ制御用のリードイネーブル信号ＲＥＴ、ワード線イネーブル元信号ＷＬＥ０からワード線イネーブル信号ＷＬＥ、ライトイネーブル信号ＷＥからセンスアンプ制御用のライトイネーブル信号ＷＥＴを生成する。例えばＳＡＥＱはＭＳＢを反転した信号が出力される。ＳＡＥはＭＳＢの反転信号とＳＡＥ０のＡＮＤ論理をとって作られる。ＲＥＴはＭＳＢの反転信号とＲＥのＡＮＤ論理をとって作られる。ＷＬＥはＭＳＢの反転信号とＷＬＥ０のＡＮＤ論理をとって作られる。ＷＥＴはＭＳＢの反転信号とＷＥのＡＮＤ論理をとって作られる。
図１８は、図１２および図１４に示す回路において、メモリセルに記憶されている情報を読み出す場合の動作波形の一例を示す。
まず、スタンバイ状態について説明する。スタンバイ状態ではセンスノードＳＮとリファレンスセンスノードＳＮＲＥＦはＶＤＤに充電されている。センスアンプアウト信号ＳＡＯとローカル入出力信号ＬＩＯはＶＢＨに充電されている。クロックと同期してＡＣＴコマンドが入力されると、図１７に示すＡＣＣで作られるＳＡＥＱとＲＥＴが０からＶＤＤに充電される。ＲＥＴとワード線イネーブル信号ＷＬＥを同期したタイミングでワード線ＷＬとビット線選択線ＢＬＳが接地電位よりも低い電位ＶＫＫから昇圧電位ＶＰＰに充電される。その結果、入力アドレスによって指定されたメモリセルが選択され、読み出し電流が流れる。ＷＬＥがＶＫＫからＶＰＰに充電されると、リファレンスノードＳＮＲＥＦがＶＤＤからリファレンス負荷によって設定されたリファレンス電位に向かって下がっていく。リファレンス電位は例えばＶＤＤ／２となるように設定すると読み出しマージンを大きく設定することができる。読み出し電流が流れると、センスノードＳＮがメモリセルの抵抗状態に応じて変化する。メモリセルが低抵抗状態、すなわちＯＮ状態の場合、接地電位に近い電位になり、メモリセルが高抵抗状態、すなわちＯＦＦ状態の場合、ＶＤＤからあまり下がらない電位になる。このとき、ＳＮとＳＮＲＥＦの電位に応じてセンスアンプアウト信号ＳＡＯｔとＳＡＯｂの電位が、メモリセルがＯＮ状態の場合ＶＢＨからあまり下がらず、メモリセルがＯＦＦ状態の場合、接地電位に向かって下がっていく。ＳＮの状態が定常状態になるタイミングでセンスアンプイネーブル信号ＳＡＥがＯＮする。すると、センスアンプアウト信号ＳＡＯｔの状態がメモリセルの状態に応じてＯＮならＶＢＨに、ＯＦＦなら接地電位に充電される。メモリセルの状態がセンスアンプの読み出し部でラッチされた状態で、ＲＥＡＤコマンドが入力されると、列選択信号ＹＳがＶＫＫからＶＰＰに充電され、ローカル入出力線ＬＩＯにメモリ情報が出力される。その後、ＰＲＥコマンドが入力されると、ＷＬとＢＬＳがＶＰＰからＶＫＫになり、その後ＳＡＥがＶＤＤから接地電位に下がり、ＳＡＥＱ、ＲＥＴがＶＤＤから接地電位に、ＷＬＥがＶＰＰからＶＫＫに下がる。その結果、ＳＮとＳＮＲＥＦがＶＤＤになり、ＳＡＯｔとＳＡＯｂがＶＢＨにプリチャージされ、スタンバイ状態に戻り、読み出し動作が終了する。
図１９は、図１２および図１４に示す回路において、メモリセルに情報を書き込む場合の動作波形の一例を示す。
スタンバイ状態は図１８で説明した状態と同じである。クロックＣＬＫと同期してＡＣＴコマンドが入力されると、図９（ａ）に記載のＣＮＴＬで発生されたタイミングに同期してセンスアンプイコライズ信号ＳＡＥＱが接地電位からＶＤＤになり、センスアンプのイコライズが終了する。ワード線ＷＬが接地電位より低い電位ＶＫＫから昇圧電位ＶＰＰに上がるとメモリセルに情報を書き込む準備が整う。カラム選択線ＹＳが選択されると、書き込みを行うセンスアンプが決定し、書き込みを行う情報に応じて充電されたＬＩＯによりセンスアンプアウト信号ＳＡＯが所望のレベルに充電され始める。センスアンプイネーブル信号が接地電位からＶＤＤになると、センスアンプのラッチ部分がＯＮし、書き込み情報がラッチされ、ＳＡＯがＯＮを書く場合にはＶＢＨに、ＯＦＦを書く場合には接地電位に確定される。ライトイネーブル信号ＷＥＴが接地電位からＶＤＤになると、センスアンプの書き込み部がＯＮし、グローバルビット線ＧＢＬにＯＮを書き込む場合にはＶＢＨを、ＯＦＦを書き込む場合には接地電位を出力する。これによりメモリセルには所望のデジタル情報が書き込まれる。ＰＲＥコマンドがクロックと同期して入力されると、ワード線ＷＬがＶＰＰからＶＫＫになり、これを受けてＳＡＥがＶＤＤから接地電位になる。その後、ＳＡＥＱがＶＤＤから接地電位になり、これと同時にＳＡＯがＶＢＨにプリチャージされる。こうしてスタンバイ状態に戻り、書き込み動作が終了する。
図２０は、サブメモリセルアレイＳＭＣＡの下側に隣接するビット線選択スイッチアレイＢＬＳＡとＳＭＣＡの上側に隣接するＢＬＳＡのレイアウトの一例を示す。図２０は、図１２に示すサブメモリブロックＳＭＢにおいて、ＳＭＣＡ下端と下側のＢＬＳＡ、ＳＭＣＡ上端と上側のＢＬＳＡを行方向に２つ並べた場合の回路図に相当する。
メモリセルはワード線ＷＬ２本ごとにダミーワード線ＤＷＬを設ける。これにより拡散層Ｎ＋のマスクを簡略にすることが可能である。プレートコンタクトＰＬＣはワード線ＷＬとダミーワード線ＤＷＬを共有しない隣接メモリセルと共有する。ローカルビット線ＬＢＬとプレートＰＬは、配線層の高さが異なる。点線の四角で囲まれた部分は１ビットのメモリセルＭＣを表しており、その面積はプロセスノードをＦとすると６Ｆ２となる。最新のＤＲＡＭでも、セル面積は６Ｆ２で、同等である。しかし、抵抗変化素子はＤＲＡＭのキャパシタに比べて製造が容易であり、１Ｔ１Ｃ型ＤＲＡＭが製造困難な微細プロセスにおいても１Ｔ１Ｒ型メモリは製造が可能である。
ビット線選択スイッチは、この場合１本のグローバルビット線ＧＢＬに対して４本のローカルビット線ＬＢＬからなるため、例えば４個のＭＯＳトランジスタで構成される。トランジスタのゲートはビット線選択線ＢＬＳに相当し、これはメモリセルＭＣのワード線ＷＬと同じピッチで配置される。ビット線選択スイッチは２個のＭＯＳトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層Ｎ＋の面積は２個のＭＯＳトランジスタで３５Ｆ２である。ゲート幅を大きく取ることができ、ビット線選択スイッチのＯＮ抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線ＤＷＬで分離される。この結果、メモリセルアレイのＷＬとＤＷＬの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のＳＭＣＡから来るローカルビット線と下側のＳＭＣＡから来るローカルビット線の合計８本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトＧＢＬＣを介して、グローバルビット線ＧＢＬに接続される。
図２１は、サブメモリセルアレイＳＭＣＡの断面の一例を示す。図２０におけるＡからＡ’に沿って切断したときのＳＭＣＡの部分の断面図を示したものである。
（ａ）から（ｃ）のすべてで、プレートＰＬがローカルビット線ＬＢＬの上に位置する。これにより、ＰＬの面積を大きくできるとともに、ＰＬに穴を開ける回数を少なくできるという利点がある。（ａ）はメモリデバイスＭＤがローカルビット線と拡散層コンタクトＣＯＮＴの間に位置しており、（ｂ）はＭＤがプレートＰＬとＣＯＮＴの間にあり、なおかつローカルビット線のある層よりも上側にＭＤが作られる。（ｃ）はＭＤがプレートＰＬとＣＯＮＴの間にあり、なおかつローカルビット線のある層よりも下側にＭＤが作られる。（ｂ）に示す構造はメモリデバイスＭＤよりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。
図２２は、ビット線選択スイッチアレイＢＬＳＡの断面の一例を示す。図２０におけるＡからＡ’に沿った断面図である。
ビット線選択スイッチのＭＯＳトランジスタのゲートはメモリセルアレイにおけるワード線ＷＬと同じパターンで作成されるため、ＷＬと記した。配線層１層目でローカルビット線ＬＢＬが束ねられている。束ねられたノードからグローバルビット線コンタクトＧＢＬＣで配線層３層目のグローバルビット線ＧＢＬに接続される。ＧＢＬＣが通る部分にはプレートＰＬに穴が開けられる。穴の部分はできるだけ小さくすることでプレートＰＬの容量が増大し、駆動力を大きくすることができる。
以上説明したように、第１の実施の形態の半導体装置によれば、複数のビット線選択スイッチＢＬＳＷからなる上側および下側のビット線選択スイッチアレイＢＬＳＡと、上側および下側のビット線選択スイッチアレイＢＬＳＡの間に隣接して配置され、複数のローカルビット線ＬＢＬ、複数のワード線ＷＬ、複数のワード線ＷＬと複数のローカルビット線ＬＢＬの交点に配置される複数のメモリセルＭＣからなるサブメモリセルアレイＳＭＣＡとを有し、ローカルビット線ＬＢＬは上側および下側のビット線選択スイッチアレイＢＬＳＡにおいてグローバルビット線ＧＢＬに接続されることにより、書き込み時および読み出し時に、ビット線選択スイッチＢＬＳＷを同時にＯＮさせることで並列に２つの電流パスを設けることができるので、配線による寄生抵抗成分を低減し、メモリセルを書き換えるのに十分な書き換え電流を得ることができると共に、メモリセルアレイ内での寄生抵抗の場所依存性を小さくすることができる。すなわち、ビット線選択スイッチＢＬＳＷの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
＜第２の実施の形態＞
本発明の第２の実施の形態の半導体装置を、図２３〜図２９を用いて説明する。
図２３は、第２の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図２３の太線はワード線ＷＬ０とローカルビット線ＬＢＬ１の交点に配置されたメモリセルＭＣの情報を、例えば論理値“０”から“１”に書き換える場合（書き込み）の、アレイに流れる電流経路を示している。抵抗変化素子の接続向きが反対であった場合、図２３中に示す書き換え電流と同じ向きで論理値“１”から“０”に書き換えることも可能である。ＭＣの選択素子は例えば１個のＭＯＳトランジスタから構成され、ソース側がローカルソース線ＬＳＬ１、ドレインが抵抗変化素子に接続される。本実施の形態は、実施の形態１と比較して、ローカルソース線ＬＳＬ１が設けられ、ローカルソース線が２つのスイッチＳＬＳＷによってグローバルソース線に接続されている点に特徴がある。グローバルビット線ＧＢＬ０は、ドライバ回路によってグローバルソース線ＧＳＬよりも高い書き換え電位に充電されている。ＧＳＬは例えば接地電位に充電される。マット選択信号と書き換えイネーブル信号のＡＮＤ論理をとり、ビット線選択線ＢＬＳ１が選択される。この結果、ローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチＢＬＳＷとローカルソース線ＬＳＬ１の両端に接続されたソース線選択スイッチＳＬＳＷがＯＮする。書き換え電流はローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチＢＬＳＷを通って、グローバルビット線ＧＢＬ０から並列にローカルビット線ＬＢＬ１に流れ、メモリセルＭＣを通ってローカルソース線ＬＳＬ１に流れ、ＬＳＬ１の両端に接続されたソース線選択スイッチＳＬＳＷからグローバルソース線ＧＳＬ０に流れる。ＧＢＬ０からＬＢＬ１への電流経路が並列に２つあり、ＬＳＬ１からＧＳＬ０への電流経路も並列に２つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をＭＣに流すことができる。また、書き込み時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。このやり方の場合、ビット線選択スイッチおよびソース線選択スイッチの制御線を分離する必要がある。つまりＢＬＳＷとＳＬＳＷを同時にＢＬＳで制御するのではなく、それぞれ独立した制御線を用意して、独立に制御することとなる。これは制御線の本数が増加するが読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。
読み出しはＧＢＬ０をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線ＢＬＳ１を選択する。読み出し電流はグローバルビット線ＧＢＬ０からローカルビット線ＬＢＬ１に並列に２つのパスでＭＣに到達し、ローカルソース線ＬＳＬ１から並列に２つのパスでグローバルソース線ＧＳＬ０に流れる。また、読み出し時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。このやり方の場合、ビット線選択スイッチおよびソース線選択スイッチの制御線を分離する必要がある。つまりＢＬＳＷとＳＬＳＷを同時にＢＬＳで制御するのではなく、それぞれ独立した制御線を用意して制御することとなる。これは制御線の本数が増加するが読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。
図２４は、メモリセルアレイＭＣＡとその周辺回路の構成の一例を示す。
メモリセルアレイＭＣＡの上下に隣接して複数のセンスアンプを含むセンスアンプ列ＳＡＡが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列ＳＷＤＡが配置される。ＳＡＡとＳＷＤＡは上下および左右のメモリセルアレイＭＣＡによって共有することでチップ面積を低減することができる。ＳＡＡおよびＳＷＤＡに囲まれる部分に行制御回路ＸＰが配置され、これも上下のＭＣＡで共有することでチップ面積の低減が可能である。ＭＣＡは、複数のグローバルビット線ＧＢＬと複数のグローバルソース線ＧＳＬと、複数のビット線選択信号ＢＬＳとの所望の交点に配置されるサブメモリブロックＳＭＢで構成される。サブメモリブロックＳＭＢは、サブメモリセルアレイＳＭＣＡとその上下に隣接するビット線ソース線選択スイッチアレイＢＬＳＬＳＡから構成される。行方向に並ぶＳＭＢは共通のワード線ＷＬとビット線選択信号ＢＬＳにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線ＧＢＬ１本およびグローバルソース線ＧＳＬ１本に対して、センスアンプＳＡ１個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で１つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図２５は、サブメモリブロックＳＭＢの構成の一例を示す。
サブメモリセルアレイＳＭＣＡは、ｍ本のワード線ＷＬと、ｎ本のローカルビット線ＬＢＬと、ｎ本のローカルソース線ＬＳＬと、ＷＬとＬＢＬとＬＳＬの所望の交点に配置されるメモリセルＭＣから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“１”状態に変化させるために流す電流の向きを示している。上記メモリセルＭＣは図２（ｂ）や図５に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図２（ｂ）に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線ＬＢＬからローカルソース線ＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が低抵抗化（ＯＮ）しきい電圧を超えた場合にＯＮし、ＬＢＬからＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が高抵抗化（ＯＦＦ）しきい電圧を超えた場合にＯＦＦすることを特徴とする。図５に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ＬＢＬからＬＳＬに電流を流し、ＯＮしきい電圧を超えた場合にＯＮし、ＬＳＬからＬＢＬに電流を流し、ＬＳＬとＬＢＬの電位差がＯＦＦしきい電圧を超えた場合にＯＦＦすることを特徴とする。また、上記メモリセルは図７（ｂ）に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ビット線ソース線選択スイッチアレイＢＬＳＬＳＡはサブメモリセルアレイＳＭＣＡのローカルビット線ＬＢＬ方向の上下に隣接して配置され、ＳＭＣＡのｎ本のローカルビット線ＬＢＬをグローバルビット線ＧＢＬ０に接続し、ｎ本のローカルソース線をグローバルソース線ＧＳＬ０に接続する。ＢＬＳＬＳＡは、例えばｎ個のビット線選択スイッチＢＬＳＷとｎ個のソース線選択スイッチＳＬＳＷから構成される。ＢＬＳＷは、例えば１つのＭＯＳトランジスタで構成される。上記ＭＯＳトランジスタは、例えばドレインがグローバルビット線ＧＢＬに、ソースがＬＢＬに接続され、ゲートがビット線選択信号ＢＬＳによって制御される。ＳＬＳＷは、例えば１つのＭＯＳトランジスタで構成される。上記ＭＯＳトランジスタは、例えばドレインがグローバルソース線ＧＳＬに、ソースがＬＳＬに接続され、ゲートがビット線選択信号ＢＬＳによって制御される。
図２６は、センスアンプＳＡの構成の一例を示す。
センスアンプＳＡは、読み出し部ＲＡＭＰと、書き込み部ＷＡＭＰと、ローカル入出力線スイッチＩＯＧから構成される。ＲＡＭＰとＩＯＧはセンスアンプの上側のグローバルビット線ＧＢＬ０を駆動する書き込み部ＷＡＭＰ０とセンスアンプ下部のグローバルビット線ＧＢＬ１を駆動する書き込み部ＷＡＭＰ１とで共有される。これはセンスアンプ回路の面積低減に役立つ。ＷＡＭＰとＲＡＭＰはアクティブハイのセンスアンプアウト信号線ＳＡＯｔとグローバルビット線ＧＢＬで接続される。ＩＯＧとＲＡＭＰはＳＡＯｔとＳＡＯｂで接続される。ＩＯＧとＷＡＭＰはＳＡＯｔで接続される。
読み出し部ＲＡＭＰは、例えば、リードスイッチＲＳＷ、２つのリードドライバＲＤ、クロスカップルＣＣ、プリチャージ回路ＰＣＣ、読み出しリファレンス回路ＲＲＣから構成される。ＲＲＣは、例えば２個のＭＯＳトランジスタとリファレンス負荷ＲＥＦから構成され、リードイネーブル信号ＲＥＴ、ワード線イネーブル信号ＷＬＥで制御される。ＲＳＷ０は上部メモリセルリードイネーブル信号ＲＥＴ０で制御される。ＲＳＷ１は下部メモリセルリードイネーブル信号ＲＥＴ１で制御される。ＣＣはセンスアンプイネーブル信号ＳＡＥで制御される。ＲＤは読み出し電流制御信号ＳＡＰＧで制御される。ＰＣＣはセンスアンプイコライズ信号ＳＡＥＱによって制御される。ＰＣＣはスタンバイ時にＳＡＯｔおよびＳＡＯｂをＶＢＨに充電するためのプリチャージ回路であり、ＳＡＥＱによって制御される。
以下に、読み出し時のＲＡＭＰの動作について説明する。まず、センスアンプイコライズ信号ＳＡＥＱがロウからハイになりプリチャージが終了する。次に、読み出し電流をメモリセルに流す。読み出し電流はＶＤＤとＳＡＰＧによりゲート電位を制御されるＰＭＯＳ負荷によって決定される。ＳＡ上部のメモリセルを読み出す場合、ＲＥＴ０が選択され、ＳＡ下部のメモリセルを読み出す場合、ＲＥＴ１が選択される。読み出し電流はＶＤＤから負荷ＰＭＯＳを経由し、センスノードＳＮを通って、ＲＥＴ０もしくはＲＥＴ１によって選択されたグローバルビット線に流れる。リファレンス用の電流はＶＤＤから負荷ＰＭＯＳを経由し、リファレンスセンスノードＳＮＲＥＦを通って、メモリセルへの電流経路を模擬したリファレンス負荷ＲＥＦを通って接地電位に流れる。読み出すメモリセルの抵抗値が高い場合、すなわち論理値“０”の場合、ＳＮの電位はＳＮＲＥＦの電位より高くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも大きいためである。ＳＮとＳＮＲＥＦの電位差は、センスアンプイネーブル信号ＳＡＥによって活性化されるクロスラッチによってＳＡＯｔが電圧ＶＢＨに、ＳＡＯｂが接地電位に増幅される。読み出すメモリセルの抵抗値が低い場合、すなわち論理値“１”の場合、ＳＮの電位はＳＮＲＥＦの電位よりも低くなる。これはメモリセルでの電圧降下がＲＥＦでの電圧降下よりも小さいためである。ＳＮとＳＮＲＥＦの電位差は、前記クロスカップルにおいてＳＡＯｔが接地電位、ＳＡＯｂが電圧ＶＢＨに増幅される。カラム選択線ＹＳによってＳＡＯｔおよびＳＡＯｂに読み出されたメモリ情報はローカル入出力線ＬＩＯｔおよびＬＩＯｂに読み出される。
以下に、書き込み部ＷＡＭＰの動作について説明する。メモリセルを高抵抗状態にする場合、すなわち論理値“０”に書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔが接地電位に向かって充電され、ＬＩＯｂによってＳＡＯｂがＶＢＨに向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔが接地電位に、ＳＡＯｂがＶＢＨに充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号（反転）ＷＥＢがアクティベートされると、ＳＡＯｔがロウなのでＷＡＭＰによりＧＢＬが接地電位に、グローバルソース線ＧＳＬがＶＢＨに充電される。ＧＳＬからＧＢＬに電流が流れ、メモリセルに論理値“０”が書き込まれる。メモリセルを低抵抗状態にする場合、すなわち論理値“１”に書き込む場合、カラム選択線ＹＳが選択されると、ＬＩＯｔによってＳＡＯｔがＶＢＨに向かって充電され、ＬＩＯｂによってＳＡＯｂが接地電位に向かって充電される。ＲＥＴはロウであるので、ＳＮおよびＳＮＲＥＦはＶＤＤに近い電位に充電されており、ＳＡＥがＯＮするとクロスラッチによりＳＡＯｔがＶＢＨに、ＳＡＯｂが接地電位に充電される。アクティブハイのライトイネーブル信号ＷＥＴとアクティブロウのライトイネーブル信号ＷＥＢがアクティベートされると、ＳＡＯｔがハイなのでＷＡＭＰによりＧＢＬがＶＢＨに、ＧＳＬが接地電位に充電される。ＧＢＬからＧＳＬに電流が流れ、これによってメモリセルに論理値“１”が書き込まれる。
図２７は、サブメモリセルアレイＳＭＣＡの下側に隣接するビット線ソース線選択スイッチアレイＢＬＳＬＳＡとＳＭＣＡの上側に隣接するＢＬＳＬＳＡのレイアウトの一例を示す。図２７は、図２４に示すサブメモリブロックＳＭＢにおいて、ＳＭＣＡ下端と下側のＢＬＳＬＳＡ、ＳＭＣＡ上端と上側のＢＬＳＬＳＡを行方向に２つ並べた場合の回路図に相当する。
メモリセルは図２０に示すものと同じであり、説明を省略する。
ビット線選択スイッチは、この場合１本のＧＢＬに対して４本のＬＢＬからなるため、例えば４個のＭＯＳトランジスタで構成される。トランジスタのゲートはビット線選択線ＢＬＳに相当し、これはメモリセルＭＣのワード線ＷＬと同じピッチで配置される。ビット線選択スイッチは２個のＭＯＳトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層Ｎ＋の面積は２個のＭＯＳトランジスタで３５Ｆ２である。ゲート幅を大きく取ることができ、ビット線選択スイッチのＯＮ抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線ＤＷＬで分離される。この結果、メモリセルアレイのＷＬとＤＷＬの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のＳＭＣＡから来るローカルビット線と下側のＳＭＣＡから来るローカルビット線の合計８本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトＧＢＬＣを介して、グローバルビット線ＧＢＬに接続される。
ソース線選択スイッチは、この場合１本のＧＳＬに対して４本のＬＳＬからなるため、例えば４個のＭＯＳトランジスタで構成される。トランジスタのゲートはビット線選択線ＢＬＳに相当し、これはメモリセルＭＣのワード線ＷＬと同じピッチで配置される。ソース線選択スイッチは２個のＭＯＳトランジスタでグローバルソース線につなぐためのコンタクトを共有する。このため拡散層Ｎ＋の面積は２個のＭＯＳトランジスタで３５Ｆ２である。ゲート幅を大きく取ることができ、ソース線選択スイッチのＯＮ抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線ＤＷＬで分離される。この結果、メモリセルアレイのＷＬとＤＷＬの繰り返しパターンとまったく同じようにしてソース線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりソース線選択スイッチの作成が容易となる。上側のＳＭＣＡから来るローカルビット線と下側のＳＭＣＡから来るローカルビット線の合計８本は、ソース線選択スイッチにより同一のノードに束ねられる。このノードからグローバルソース線に接続するためのグローバルソース線コンタクトＧＳＬＣを介して、グローバルソース線ＧＳＬに接続される。
図２８は、サブメモリセルアレイＳＭＣＡの断面の一例を示す。図２７におけるＡからＡ’に沿って切断したときのＳＭＣＡの部分の断面図を示したものである。
（ａ）はローカルビット線ＬＢＬがローカルソース線ＬＳＬよりも上のレイヤーになっており、（ｂ）はローカルビット線ＬＢＬがローカルソース線ＬＳＬよりも下のレイヤーで、かつ抵抗変化素子がローカルビット線ＬＢＬよりも上のレイヤーに配置される例である。（ｃ）はローカルビット線ＬＢＬがローカルソース線ＬＳＬよりも下のレイヤーで、かつ抵抗変化素子がローカルビット線ＬＢＬよりも下のレイヤーに配置される例である。（ｂ）に示す構造は抵抗変化素子よりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。
図２９は、ビット線ソース線選択スイッチアレイＢＬＳＬＳＡの断面の一例を示す。図２７におけるＡからＡ’およびＢからＢ’に沿った断面図である。
ビット線選択スイッチおよびソース線選択スイッチのＭＯＳトランジスタのゲートはメモリセルアレイにおけるワード線ＷＬと同じパターンで作成されるため、ＷＬと記した。配線層１層目でローカルソース線ＬＳＬが束ねられている。束ねられたノードからグローバルソース線コンタクトＧＳＬＣで配線層３層目のグローバルソース線ＧＳＬに接続される。配線層２層目でローカルビット線ＬＢＬが束ねられている。束ねられたノードからグローバルビット線コンタクトＧＢＬＣで配線層３層目のグローバルビット線ＧＢＬに接続される。配線層１層目から配線層３層目にＧＳＬＣを通すため、例えば、２層目におけるＬＢＬを束ねる部分の配線は図２７のレイアウトにおいて斜めになるようにすると良い。ＧＢＬＣは抵抗値を下げるため、例えば２つ以上配置すると良い。
以上説明したように、第２の実施の形態の半導体装置によれば、複数のビット線選択スイッチＢＬＳＷと複数のソース線選択スイッチＳＬＳＷからなる第１および第２のビット線ソース線選択スイッチアレイＢＬＳＬＳＡと、第１および第２のビット線ソース線選択スイッチアレイＢＬＳＬＳＡの間に隣接して配置され、複数のローカルビット線ＬＢＬ、複数のローカルソース線ＬＳＬ、複数のワード線ＷＬ、複数のワード線ＷＬと複数のローカルビット線ＬＢＬおよび複数のローカルソース線ＬＳＬの交点に配置される複数のメモリセルＭＣから構成されるサブメモリセルアレイＳＭＣＡとを有し、ローカルビット線ＬＢＬは第１および第２のビット線ソース線選択スイッチアレイＢＬＳＬＳＡにおいてグローバルビット線ＧＢＬに接続され、ローカルソース線ＬＳＬは第１および第２のビット線ソース線選択スイッチアレイＢＬＳＬＳＡにおいてグローバルソース線ＧＳＬに接続されることにより、ビット線選択スイッチＢＬＳＷおよびソース線選択スイッチＳＬＳＷの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
＜第３の実施の形態＞
本発明の第３の実施の形態の半導体装置を、図３０〜図３５を用いて説明する。
図３０は、第３の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す。
図３０の太線はワード線ＷＬ５１１とローカルビット線ＬＢＬ１の交点に配置されたメモリセルＭＣの情報を、例えば論理値“０”から“１”に書き換える場合（書き込み）の、アレイに流れる電流経路を示している。抵抗変化素子の接続向きが反対であった場合、図３０中に示す書き換え電流と同じ向きで論理値“１”から“０”に書き換えることも可能である。ＭＣの選択素子は例えば１個のＭＯＳトランジスタから構成され、ソース側がローカルソース線ＬＳＬ、ドレインが抵抗変化素子に接続される。グローバルビット線ＧＢＬ０は、ドライバ回路によってグローバルソース線ＧＳＬよりも高い書き換え電位に充電されている。ＧＳＬは例えば接地電位に充電される。マット選択信号と書き換えイネーブル信号のＡＮＤ論理をとり、ビット線選択線ＢＬＳ１とソース線選択線ＳＬＳ１が選択される。この結果、ローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチＢＬＳＷとローカルソース線ＬＳＬ１の両端に接続されたソース線選択スイッチＳＬＳＷがＯＮする。
図３０のレイアウトにおいては、ローカルソース線ＬＳＬ１が、２つのスイッチＳＬＳＷを介してグローバルソース線ＧＳＬ０に接続されている。本実施の形態のレイアウトは、このように、ローカルソース線が、両端に設けられた２つのソース線スイッチを介してグローバルソース線に接続されている点に特徴がある。この特徴により、ローカルソース線からグローバルソース線への電流経路が並列に２つあるため、メモリセルからグローバルソース線に至るまでの寄生抵抗成分を小さく抑えることができる。この結果、前述のローカルビット線が２つのビット線選択スイッチを介してグローバルビット線に接続される場合と同様に、書き込み時には大電流を流すことが可能となり、読み出し時にはマージンを大きく確保することが可能となる。
また、実施の形態２と比較して、メモリセルＭＣに対し、ビット線選択スイッチアレイの配置とソース線選択スイッチアレイの配置とをずらしている点に特徴がある。例えば図３０では、５１２本のワード線毎にビット線選択スイッチアレイとソース線選択スイッチアレイを配置する構成の場合として、ビット線選択スイッチアレイとソース線選択スイッチアレイの並びをワード線２５６本分、つまり５１２本の半分だけずらした配置としている。このような構成にすることにより、それぞれのスイッチ間には５１２本のワード線があっても、実際に電流経路におけるＬＳＬおよびＬＢＬの長さをＷＬ２５６本分と５１２本から半減でき、寄生抵抗を低減できる。書き換え電流はローカルビット線ＬＢＬ１の両端に接続されたビット線選択スイッチを通って、グローバルビット線ＧＢＬ０から並列にローカルビット線ＬＢＬ１に流れ、メモリセルＭＣを通ってローカルソース線ＬＳＬ１に流れ、ＬＳＬ１の両端に接続されたソース線選択スイッチからグローバルソース線ＧＳＬ０に流れる。ＧＢＬ０からＬＢＬ１への電流経路が並列に２つあり、ＬＳＬ１からＧＳＬ０への電流経路も並列に２つあるため、電流経路における寄生抵抗成分を小さく抑えることができ、この結果、書き換えに必要な大電流をＭＣに流すことができる。また、書き込み時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。これは読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくでき、なおかつ寄生抵抗成分も小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。
読み出しはＧＢＬ０をドライバ回路によって読み出し電位に充電し、書き換えと同じ電流経路で電流を流す。その場合はマット選択信号とリードイネーブル信号からビット線選択線ＢＬＳ１を選択する。読み出し電流はグローバルビット線ＧＢＬ０からローカルビット線ＬＢＬ１に並列に２つのパスでＭＣに到達し、ローカルソース線ＬＳＬ１から並列に２つのパスでグローバルソース線ＧＳＬ０に流れる。また、読み出し時は、選択されたワード線に依存して、ＬＢＬ１の上端に位置するビット線選択スイッチと、ＬＳＬ１の下端に位置するソース線選択スイッチのみをＯＮするか、あるいはＬＢＬ１の下端に位置するビット線選択スイッチと、ＬＳＬ１の上端に位置するソース線選択スイッチのみをＯＮし、残りをＯＦＦするやり方もある。これは読み出し時のメモリセルＭＣの寄生抵抗成分のアレイ内場所依存性が小さくでき、なおかつ寄生抵抗成分も小さくできるという利点がある。すなわち、上記のようにビット線選択スイッチおよびソース線選択スイッチをＯＮさせた場合、メモリセルの行アドレスに依存せず、読み出し電流経路におけるＬＢＬとＬＳＬの長さを同じにすることができるからである。
図３１は、メモリセルアレイＭＣＡとその周辺回路の構成の一例を示す。
メモリセルアレイＭＣＡの上下に隣接して複数のセンスアンプを含むセンスアンプ列ＳＡＡが配置され、左右に隣接して複数のサブワードドライバを含むサブワードドライバ列ＳＷＤＡが配置される。ＳＡＡとＳＷＤＡは上下および左右のメモリセルアレイＭＣＡによって共有することでチップ面積を低減することができる。ＳＡＡおよびＳＷＤＡに囲まれる部分に行制御回路ＸＰが配置され、これも上下のＭＣＡで共有することでチップ面積の低減が可能である。ＭＣＡは、複数のグローバルビット線ＧＢＬと複数のグローバルソース線ＧＳＬと、複数のビット線選択信号ＢＬＳとの所望の交点に配置されるサブメモリブロックＳＭＢで構成される。サブメモリブロックＳＭＢは例えば２つのサブメモリセルアレイＳＭＣＡと、ＳＭＣＡに挟まれて隣接して配置される２個のビット線選択スイッチアレイＢＬＳＡと、上側のＳＭＣＡの上側と下側のＳＭＣＡの下側に隣接するソース線選択スイッチアレイＳＬＳＡから構成される。上記ＳＭＢの構成はＢＬＳＡとＳＬＳＡの配置を入れ替えた構成でも構わない。上記ＳＭＢを列方向に繰り返すと２つのＳＭＣＡに挟まれて隣接する２個のＢＬＳＡと２つのＳＭＣＡに挟まれて隣接する２個のＳＬＳＡが繰り返される構成となる。上記行方向に並ぶＳＭＢは共通のワード線ＷＬとビット線選択信号ＢＬＳにより選択される構成をとる。これは、消費電力の大きなワード線駆動を少なくして列方向のメモリセルを一度に同時に読み出すことができるという利点がある。グローバルビット線ＧＢＬ１本およびグローバルソース線ＧＳＬ１本に対して、センスアンプＳＡ１個という構成を例として示しているが、チップ面積を低減するため、複数のグローバルビット線で１つのセンスアンプを共有する構成も可能である。この場合にはグローバルビット線選択回路ブロックが必要となる。
図３２は、サブメモリブロックＳＭＢの構成の一例を示す。
２個のサブメモリセルアレイＳＭＣＡは、それぞれｍ／２本のワード線ＷＬと、ｎ本のローカルビット線ＬＢＬと、ｎ本のローカルソース線ＬＳＬと、ＷＬとＬＢＬとＬＳＬの所望の交点に配置されるメモリセルＭＣから構成される。抵抗変化素子に記した矢印はメモリセルを論理値“１”状態に変化させるために流す電流の向きを示している。上記メモリセルＭＣは図２（ｂ）や図５に示すような電流電圧特性を示す抵抗変化素子と選択素子を用いて構成される。図２（ｂ）に示す電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ローカルビット線ＬＢＬからローカルソース線ＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が低抵抗化（ＯＮ）しきい電圧を超えた場合にＯＮし、ＬＢＬからＬＳＬに電流を流し、ＬＢＬとＬＳＬの電位差が高抵抗化（ＯＦＦ）しきい電圧を超えた場合にＯＦＦすることを特徴とする。図５に示すような電流電圧特性を示す抵抗変化素子を用いたメモリセルでは、ＬＢＬからＬＳＬに電流を流し、ＯＮしきい電圧を超えた場合にＯＮし、ＬＳＬからＬＢＬに電流を流し、ＬＳＬとＬＢＬの電位差がＯＦＦしきい電圧を超えた場合にＯＦＦすることを特徴とする。また、上記メモリセルは図７（ｂ）に示したように書き換え電流の大きさに依存して書き換え後の抵抗値が変化するような特徴を持つものも含まれる。
ソース線選択スイッチアレイＳＬＳＡは上側のサブメモリセルアレイＳＭＣＡのローカルソース線ＬＳＬ方向の上側、下側のＳＭＣＡのローカルソース線ＬＳＬ方向の下側に隣接して配置され、ＳＭＣＡのｎ本のローカルソース線ＬＳＬをグローバルソース線ＧＳＬ０に接続する。２つのビット線選択スイッチアレイは２個のＳＭＣＡに挟まれて配置され、ｎ本のローカルビット線をグローバルビット線ＧＢＬ０に接続する。ＢＬＳＡおよびＳＬＳＡは、例えば、それぞれｎ個のビット線選択スイッチＢＬＳＷ、ｎ個のソース線選択スイッチＳＬＳＷから構成される。ＢＬＳＷは、例えば１つのＭＯＳトランジスタで構成される。上記ＭＯＳトランジスタは、例えばドレインがグローバルビット線ＧＢＬに、ソースがＬＢＬに接続され、ゲートがビット線選択信号ＢＬＳによって制御される。ＳＬＳＷは、例えば１つのＭＯＳトランジスタで構成される。上記ＭＯＳトランジスタは、例えばドレインがグローバルソース線ＧＳＬに、ソースがＬＳＬに接続され、ゲートがソース線選択信号ＳＬＳによって制御される。ソース線選択信号ＳＬＳは、ＳＬＳ０ｎと、対応するＳＬＳ１ｎとが、同一の選択線で選択される。
図３３は、図３２に示したソース線選択スイッチアレイＳＬＳＡを２つ並べたときのレイアウトの一例を示す。
メモリセルは図２０に示すものと同じであり、説明を省略する。
ソース線選択スイッチは、この場合１本のＧＳＬに対して４本のＬＳＬからなるため、例えば４個のＭＯＳトランジスタで構成される。トランジスタのゲートはソース線選択線ＳＬＳに相当し、これはメモリセルＭＣのワード線ＷＬと同じピッチで配置される。ソース線選択スイッチは２個のＭＯＳトランジスタでグローバルソース線につなぐためのコンタクトを共有する。このため拡散層Ｎ＋の面積は２個のＭＯＳトランジスタで３５Ｆ２である。ゲート幅を大きく取ることができ、ソース線選択スイッチのＯＮ抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線ＤＷＬで分離される。この結果、メモリセルアレイのＷＬとＤＷＬの繰り返しパターンとまったく同じようにしてソース線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりソース線選択スイッチの作成が容易となる。上側のＳＭＣＡから来るローカルソース線と下側のＳＭＣＡから来るローカルソース線の合計８本は、ソース線選択スイッチにより同一のノードに束ねられる。このノードからグローバルソース線に接続するためのグローバルソース線コンタクトＧＳＬＣを介して、グローバルソース線ＧＳＬに接続される。複数のＧＳＬＣを設けることで、寄生抵抗成分を低減できる。
図３４は、図３２に示したビット線選択スイッチアレイＢＬＳＡを２つ並べたときのレイアウトの一例を示す。
メモリセルは図２０に示すものと同じであり、説明を省略する。
ビット線選択スイッチは、この場合１本のＧＢＬに対して４本のＬＢＬからなるため、例えば４個のＭＯＳトランジスタで構成される。トランジスタのゲートはビット線選択線ＢＬＳに相当し、これはメモリセルＭＣのワード線ＷＬと同じピッチで配置される。ビットス線選択スイッチは２個のＭＯＳトランジスタでグローバルビット線につなぐためのコンタクトを共有する。このため拡散層Ｎ＋の面積は２個のＭＯＳトランジスタで３５Ｆ２である。ゲート幅を大きく取ることができ、ビット線選択スイッチのＯＮ抵抗を下げる効果がある。隣接する拡散層の間はダミーワード線ＤＷＬで分離される。この結果、メモリセルアレイのＷＬとＤＷＬの繰り返しパターンとまったく同じようにしてビット線選択スイッチ部分のゲートとダミーワード線を作成可能である。これによりビット線選択スイッチの作成が容易となる。上側のＳＭＣＡから来るローカルビット線と下側のＳＭＣＡから来るローカルビット線の合計８本は、ビット線選択スイッチにより同一のノードに束ねられる。このノードからグローバルビット線に接続するためのグローバルビット線コンタクトＧＢＬＣを介して、グローバルビット線ＧＳＬに接続される。複数のＧＢＬＣを設けることで、寄生抵抗成分を低減できる。
図３５は、図３３に示したソース線選択スイッチアレイのＡからＡ’に沿った断面図と、図３４に示したビット線選択スイッチアレイのＢからＢ’に沿った断面図を示す。
ビット線選択スイッチおよびソース線選択スイッチのＭＯＳトランジスタのゲートはメモリセルアレイにおけるワード線ＷＬと同じパターンで作成されるため、ＷＬと記した。ソース線選択スイッチアレイにおいては、配線層１層目でローカルソース線ＬＳＬが束ねられている。束ねられたノードからグローバルソース線コンタクトＧＳＬＣで配線層３層目のグローバルソース線ＧＳＬに接続される。ビット線選択スイッチアレイにおいては、配線層２層目でローカルビット線ＬＢＬが束ねられている。束ねられたノードからグローバルビット線コンタクトＧＢＬＣで配線層３層目のグローバルビット線ＧＢＬに接続される。ＧＢＬＣおよびＧＳＬＣは抵抗値を下げるため、例えば２つ以上配置すると良い。
以上説明したように、第３の実施の形態の半導体装置によれば、複数のビット線選択スイッチＢＬＳＷからなるビット線選択スイッチアレイＢＬＳＡと、複数のソース線選択スイッチＳＬＳＷからなるソース線選択スイッチアレイＳＬＳＡと、ビット線選択スイッチアレイＢＬＳＡとソース線選択スイッチアレイＳＬＳＡの間に隣接して配置され、複数のローカルビット線ＬＢＬ、複数のローカルソース線ＬＳＬ、複数のワード線ＷＬ、複数のワード線ＷＬと複数のローカルビット線ＬＢＬおよび複数のローカルソース線ＬＳＬの交点に配置される複数のメモリセルＭＣから構成されるサブメモリセルアレイとを有し、前記構成を１繰り返し単位としたとき、ローカルビット線ＬＢＬは一方の端がビット線選択スイッチＢＬＳＷにおいて、他方の端がローカルビット線方向に隣接する繰り返し単位に含まれるビット線選択スイッチＢＬＳＷにおいてグローバルビット線ＧＢＬに接続され、ローカルソース線ＬＳＬは一方の端がソース線選択スイッチＳＬＳＷにおいて、他方の端がローカルソース線方向に隣接する繰り返し単位に含まれるソース線選択スイッチＳＬＳＷにおいてグローバルソース線ＧＳＬに接続されることにより、ビット線選択スイッチＢＬＳＷおよびソース線選択スイッチＳＬＳＷの制御方法を書き込み時と読み出し時で切り替えることができるので、電源電圧を高くすることなく書き換え電流を増大することができ、同時に、書き換え後の抵抗状態のメモリセルアレイ内場所依存性を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置は、抵抗変化型メモリに適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。
本発明の第１の実施の形態の半導体装置において、メモリセルアレイの構成の一例を示す図である。 一般的な相変化メモリにおいて、（ａ）は高抵抗状態と低抵抗状態の断面の一例、（ｂ）は電流電圧特性の一例を示す図である。 （ａ）は一般的なＭＲＡＭにおいて、高抵抗状態と低抵抗状態の断面の一例、（ｂ）は一般的なＲｅＲＡＭにおいて、高抵抗状態と低抵抗状態の断面の一例を示す図である。 一般的な固体電解質メモリにおいて、（ａ）は高抵抗状態と低抵抗状態の断面の一例、（ｂ）は記憶層が２層構造の場合の高抵抗状態と低抵抗状態の断面の一例を示す図である。 図３のＭＲＡＭおよびＲｅＲＡＭ、図４の固体電解質メモリにおいて、電流方向を変化させた場合の電流電圧特性の一例を示す図である。 本発明が解決しようとする第１の課題の説明において、（ａ）はメモリセルを書き換える場合の回路の一例、（ｂ）は寄生負荷と書き換え電流の関係の一例を示す図である。 本発明が解決しようとする第２の課題の説明において、（ａ）はメモリセルを書き換える場合の回路の一例、（ｂ）は書き換え電流と寄生負荷およびメモリセル抵抗の関係の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、（ａ）はメモリチップの構成の一例、（ｂ）は（ａ）におけるメモリバンクの構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、制御回路の一部として、電圧発生回路における各電圧の一例、タイミングコントロール信号発生回路における各信号の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、メモリセルアレイとその周辺回路の構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、サブメモリブロックの構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、（ａ），（ｂ），（ｃ），（ｄ）はメモリセルの構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、センスアンプの構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、サブワードドライバ列の構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、行制御回路の構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、アレイ制御回路の構成の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、メモリセルに記憶されている情報を読み出す場合の動作波形の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、メモリセルに情報を書き込む場合の動作波形の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、サブメモリセルアレイとその下側と上側に隣接するビット線選択スイッチアレイのレイアウトの一例を示す図である。 本発明の第１の実施の形態の半導体装置において、（ａ），（ｂ），（ｃ）はサブメモリセルアレイの断面の一例を示す図である。 本発明の第１の実施の形態の半導体装置において、ビット線選択スイッチアレイの断面の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、メモリセルアレイとその周辺回路の構成の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、サブメモリブロックの構成の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、センスアンプの構成の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、サブメモリセルアレイとその下側と上側に隣接するビット線ソース線選択スイッチアレイのレイアウトの一例を示す図である。 本発明の第２の実施の形態の半導体装置において、（ａ），（ｂ），（ｃ）はサブメモリセルアレイの断面の一例を示す図である。 本発明の第２の実施の形態の半導体装置において、ビット線ソース線選択スイッチアレイの断面の一例を示す図である。 本発明の第３の実施の形態の半導体装置において、メモリセルアレイの動作の一例を示す図である。 本発明の第３の実施の形態の半導体装置において、メモリセルアレイとその周辺回路の構成の一例を示す図である。 本発明の第３の実施の形態の半導体装置において、サブメモリブロックの構成の一例を示す図である。 本発明の第３の実施の形態の半導体装置において、ソース線選択スイッチアレイを２つ並べたときのレイアウトの一例を示す図である。 本発明の第３の実施の形態の半導体装置において、ビット線選択スイッチアレイを２つ並べたときのレイアウトの一例を示す図である。 本発明の第３の実施の形態の半導体装置において、ソース線選択スイッチアレイとビット線選択スイッチアレイの断面の一例を示す図である。
符号の説明
ＵＬ 上部電極
ＬＬ 下部電極
ＥＬ 固体電解質膜
Ｍｅｔａｌ 金属イオン
ＣＨＩＰ メモリチップ
ＢＡＮＫ メモリバンク
ＣＮＴＬ 制御回路
ＤＱＣ 入出力回路
ＭＣＡ メモリセルアレイ
ＡＣＣ アレイ制御回路
ＸＰ 行制御回路
ＭＡＡ メインアンプ列
ＸＤＥＣ Ｘデコーダ
ＹＤＥＣ Ｙデコーダ
ＳＷＤＡ サブワードドライバ列
ＳＡＡ センスアンプ列
ＶＧ 電圧発生回路
ＶＢＨ メモリセル書き込み電圧
ＶＤＤ 制御回路電圧
ＶＳＳ 接地電圧
ＶＰＰ 昇圧電圧
ＶＫＫ 負電圧
ＴＣＧ タイミングコントロール信号発生回路
ＳＭＢ サブメモリブロック
ＢＬＳＡ ビット線選択スイッチアレイ
ＳＭＣＡ サブメモリセルアレイ
ＢＬＳＷ ビット線選択スイッチ
ＭＣ メモリセル
ＰＬ プレート
ＷＬ ワード線
ＬＢＬ ローカルビット線
ＧＢＬ グローバルビット線
ＢＬＳ ビット線選択線
ＳＡ センスアンプ
ＲＡＭＰ 読み出し部
ＷＡＭＰ 書き込み部
ＩＯＧ ローカル入出力線スイッチ
ＲＳＷ リードスイッチ
ＲＤ リードドライバ
ＣＣ クロスカップル
ＰＣＣ プリチャージ回路
ＲＲＣ 読み出しリファレンス回路
ＲＥＦ リファレンス負荷
ＳＮ センスノード
ＳＮＲＥＦ リファレンスセンスノード
ＳＡＯｔ センスアンプアウト信号線
ＳＡＯｂ 反転センスアンプアウト信号線
ＬＩＯｔ ローカル入出力線
ＬＩＯｂ 反転ローカル入出力線
ＹＳ カラム選択線
ＲＥＴ リードイネーブル信号
ＷＬＥ ワード線イネーブル信号
ＳＡＥ センスアンプイネーブル信号
ＳＡＰＧ 読み出し電流制御信号
ＳＡＥＱ センスアンプイコライズ信号
ＷＥＴ 書き込みイネーブル信号
ＷＥＢ 反転書き込みイネーブル信号
ＳＷＤ サブワードドライバ
ＭＷＬＢ 反転メインワード線
ＦＸ サブワードドライバ選択線
ＦＸＢ 反転サブワードドライバ選択線
ＲＥＱ ローカル入出力線イコライズ回路
ＲＧＣ メイン入出力ゲート
ＢＬＳＤ ビット線選択信号ドライバ
ＹＳＤ 列選択線ドライバ
ＦＸＤ サブワードドライバ選択線ドライバ
ＭＳ マット選択信号
ＹＳＥ 列選択イネーブル信号
ＣＦ カラムプリデコード信号
ＭＤ メモリデバイス
ＤＷＬ ダミーワード線
Ｎ＋ 拡散層
ＰＬＣ プレートコンタクト
ＧＢＬＣ グローバルビット線コンタクト
ＢＳＣ ビットスイッチコンタクト
ＢＬＣ ビット線コンタクト
ＣＯＮＴ 拡散層コンタクト
ＳＴＩ 素子分離
ＳＵＢ Ｓｉ基板
ＢＬＳＬＳＡ ビット線ソース線選択スイッチアレイ
ＳＬＳＷ ソース線選択スイッチ
ＬＳＬ ローカルソース線
ＧＳＬ グローバルソース線
ＧＳＬＣ グローバルソース線コンタクト
ＳＳＣ ソーススイッチコンタクト
ＳＬＳＡ ソース線選択スイッチアレイ
ＳＬＳ ソース線選択線

Claims (19)

  1. 複数のビット線選択スイッチからなる第１および第２のビット線選択スイッチアレイと、
    前記第１および第２のビット線選択スイッチアレイの間に隣接して配置され、複数のローカルビット線と、複数のワード線と、前記複数のワード線と前記複数のローカルビット線の交点に配置される複数のメモリセルから構成されるサブメモリセルアレイとを有し、
    前記ローカルビット線は、前記第１および第２のビット線選択スイッチアレイにおいてグローバルビット線に接続され、書き込み時に同じ向きに電流が流れることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ローカルビット線に接続される２個の前記ビット線選択スイッチは共通の選択線によって制御されることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記メモリセルは抵抗変化により情報が記録されることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記メモリセルは電流を流して情報が書き込まれることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記メモリセルは選択素子と抵抗変化素子から構成され、
    前記選択素子は、一方の端子が他のメモリセルと共有するプレート電極に接続され、他方の端子が前記抵抗変化素子に接続され、
    前記抵抗変化素子は、前記ローカルビット線と前記選択素子の間に直列に接続されることを特徴とする半導体装置。
  6. 複数のビット線選択スイッチと複数のソース線選択スイッチからなる第１および第２のビット線ソース線選択スイッチアレイと、
    前記第１および第２のビット線ソース線選択スイッチアレイの間に隣接して配置され、複数のローカルビット線と、複数のローカルソース線と、複数のワード線と、前記複数のワード線と前記複数のローカルビット線および前記複数のローカルソース線の交点に配置される複数のメモリセルから構成されるサブメモリセルアレイとを有し、
    前記ローカルビット線は、前記第１および第２のビット線ソース線選択スイッチアレイにおいてグローバルビット線に接続され、
    前記ローカルソース線は、前記第１および第２のビット線ソース線選択スイッチアレイにおいてグローバルソース線に接続されることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記メモリセルに接続される前記ローカルビット線と前記ローカルソース線を、それぞれ前記グローバルビット線と前記グローバルソース線に接続する前記ビット線選択スイッチと前記ソース線選択スイッチは、同一の選択線によって制御されることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記メモリセルは選択素子と抵抗変化素子から構成され、
    前記選択素子は、一方の端子が前記ローカルソース線に接続され、他方の端子が前記抵抗変化素子に接続され、
    前記抵抗変化素子は、前記ローカルビット線と前記選択素子の間に直列に接続されることを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、
    前記ビット線選択スイッチと前記ソース線選択スイッチは、それぞれ１個のＭＯＳトランジスタで形成されることを特徴とする半導体装置。
  10. 請求項６記載の半導体装置において、
    前記ローカルビット線に接続されるビット線選択スイッチを第１および第２のビット線選択スイッチとし、
    前記ローカルソース線に接続されるソース線選択スイッチを第１および第２のソース線選択スイッチとしたとき、
    書き込み時に、前記第１および第２のビット線選択スイッチと前記第１および第２のソース線選択スイッチをＯＮさせ、
    読み出し時に、選択されたワード線に依存して、前記第１のビット線選択スイッチと前記第２のソース線選択スイッチ、もしくは前記第２のビット線選択スイッチと前記第１のソース線選択スイッチ、のどちらか一方の組み合わせをＯＮさせることを特徴とする半導体装置。
  11. 請求項６記載の半導体装置において、
    前記ローカルビット線に接続されるビット線選択スイッチを第１および第２のビット線選択スイッチとし、
    前記ローカルソース線に接続されるソース線選択スイッチを第１および第２のソース線選択スイッチとしたとき、
    読み出し時に、前記第１および第２のビット線選択スイッチと前記第１および第２のソース線選択スイッチをＯＮさせ、
    書き込み時に、選択されたワード線に依存して、前記第１のビット線選択スイッチと前記第２のソース線選択スイッチ、もしくは前記第２のビット線選択スイッチと前記第１のソース線選択スイッチ、のどちらか一方の組み合わせをＯＮさせることを特徴とする半導体装置。
  12. 複数の第１ソース線選択スイッチからなる第１ソース線選択スイッチアレイと、
    複数の第１ビット線選択スイッチからなる第１ビット線選択スイッチアレイと、
    前記第１ビット線選択スイッチアレイと前記第１ソース線選択スイッチアレイの間に隣接して配置され、複数の第１ローカルビット線と、複数の第１ローカルソース線と、複数の第１ワード線と、前記複数の第１ワード線と前記複数の第１ローカルビット線及び前記複数の第１ローカルソース線との交点に設けられる複数の第１メモリセルを有する第１サブメモリセルアレイと、
    前記第１ビット線選択スイッチアレイに対し前記第１サブメモリセルアレイの反対側に配置され、複数の第２ビット線選択スイッチからなる第２ビット線選択スイッチアレイと、
    前記第２ビット線選択スイッチアレイに対し前記第１サブメモリセルアレイの反対側に配置され、複数の第２ソース線選択スイッチからなる第２ソース線選択スイッチアレイと、
    前記第２ビット線選択スイッチアレイと前記第２ソース線選択スイッチアレイの間に隣接して配置され、複数の第２ローカルビット線と、前記複数の第１ローカルソース線と、複数の第２ワード線と、前記複数の第２ワード線と前記複数の第２ローカルビット線及び前記複数の第１ローカルソース線との交点に設けられる複数の第２メモリセルを有する第２サブメモリセルアレイと、
    前記複数の第１ローカルビット線の一端がそれぞれ前記複数の第１ビット線選択スイッチを介して接続され、前記第２ローカルビット線の一端がそれぞれ前記複数の第２ビット線選択スイッチを介して接続されるグローバルビット線と、
    前記複数の第１ローカルソース線の一端がそれぞれ前記複数の第１ソース線選択スイッチを介して接続され、他端がそれぞれ前記複数の第２ソース線選択スイッチを介して接続されるグローバルソース線とを有することを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１ソース線選択スイッチアレイに対し前記第１サブメモリセルアレイの反対側に配置され、複数の第３ソース線選択スイッチからなる第３ソース線選択スイッチアレイと、
    前記第３ソース線選択スイッチアレイに対し前記第１サブメモリセルアレイの反対側に配置され、複数の第３ビット線選択スイッチからなる第３ビット線選択スイッチアレイと、
    前記第３ビット線選択スイッチアレイと前記第３ソース線選択スイッチアレイの間に隣接して配置され、前記複数の第１ローカルビット線と、複数の第２ローカルソース線と、複数の第３ワード線と、前記複数の第３ワード線と前記複数の第１ローカルビット線及び前記複数の第２ローカルソース線との交点に設けられる複数の第３メモリセルを有する第３サブメモリセルアレイとをさらに有し、
    前記複数の第１ローカルビット線の他端は、それぞれ前記複数の第３ビット線選択スイッチにおいて前記グローバルビット線と接続されることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記複数の第１ビット線選択スイッチと前記複数の第３ビット線選択スイッチのうち、同一の前記複数の第１ローカルビット線のうち一つに接続されているものは、同一の選択線によって制御され、
    前記複数の第１ソース線選択スイッチと前記複数の第２ソース線選択スイッチのうち、同一の前記複数の第１ローカルソース線のうち一つに接続されているものは、同一の選択線によって制御されることを特徴とする半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記複数の第１メモリセルのうちいずれか一つに書き込みを行う際には、対応する前記第１及び第３ビット線選択スイッチがＯＮにされるとともに、対応する前記第１及び第２ソース線選択スイッチがＯＮにされ、
    前記複数の第１メモリセルのうちいずれか一つから読み出しを行う際には、前記複数の第１ワード線のうちどれが選択されるかに依存して、対応する前記第１ビット線選択スイッチ及び前記第１ソース線選択スイッチがＯＮにされる第１の制御と、対応する前記第３ビット線選択スイッチ及び前記第２ソース線選択スイッチがＯＮにされる第２の制御のうち、どちらか一方を行うことを特徴とする半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記複数の第１メモリセルのうちいずれか一つから読み出しを行う際には、対応する前記第１及び第３ビット線選択スイッチがＯＮにされるとともに、対応する前記第１及び第２ソース線選択スイッチがＯＮにされ、
    前記複数の第１メモリセルのうちいずれか一つに書き込みを行う際には、前記複数の第１ワード線のうちどれが選択されるかに依存して、対応する前記第１ビット線選択スイッチ及び前記第１ソース線選択スイッチがＯＮにされる第１の制御と、対応する前記第３ビット線選択スイッチ及び前記第２ソース線選択スイッチがＯＮにされる第２の制御のうち、どちらか一方を行うことを特徴とする半導体装置。
  17. 請求項１２記載の半導体装置において、
    前記複数の第１ワード線の本数と前記複数の第２ワード線の本数とは等しいことを特徴とする半導体装置。
  18. 請求項１２記載の半導体装置において、
    前記複数の第１メモリセルは、それぞれ第１選択素子と第１抵抗変化素子とを有し、
    前記第１選択素子は、一方の端子が前記第１ローカルソース線に接続され、他方の端子が前記第１抵抗変化素子に接続され、
    前記第１抵抗変化素子は、前記第１ローカルビット線と前記第１選択素子との間に直列に接続されることを特徴とする半導体装置。
  19. 請求項１２記載の半導体装置において、
    前記複数の第１及び第２ビット線選択スイッチ及び前記複数の第１及び第２ソース線選択スイッチは、それぞれ１個のＭＯＳトランジスタで形成されることを特徴とする半導体装置。
JP2008120466A 2008-05-02 2008-05-02 半導体装置 Expired - Fee Related JP5222619B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008120466A JP5222619B2 (ja) 2008-05-02 2008-05-02 半導体装置
US12/430,067 US8102695B2 (en) 2008-05-02 2009-04-25 Semiconductor device
KR1020090036657A KR101049018B1 (ko) 2008-05-02 2009-04-27 반도체 장치
US13/330,362 US20120092921A1 (en) 2008-05-02 2011-12-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008120466A JP5222619B2 (ja) 2008-05-02 2008-05-02 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013048483A Division JP2013140667A (ja) 2013-03-11 2013-03-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2009271985A true JP2009271985A (ja) 2009-11-19
JP5222619B2 JP5222619B2 (ja) 2013-06-26

Family

ID=41256975

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008120466A Expired - Fee Related JP5222619B2 (ja) 2008-05-02 2008-05-02 半導体装置

Country Status (3)

Country Link
US (2) US8102695B2 (ja)
JP (1) JP5222619B2 (ja)
KR (1) KR101049018B1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012221546A (ja) * 2011-04-06 2012-11-12 Sk Hynix Inc 磁気メモリ装置のためのライトドライバー回路、磁気メモリ装置及びそのレイアウト構造
JP2013114726A (ja) * 2011-11-30 2013-06-10 Toppan Printing Co Ltd 抵抗変化型不揮発性メモリ
JP2013541796A (ja) * 2010-04-13 2013-11-14 モサイド・テクノロジーズ・インコーポレーテッド 二重書込みドライバを有する相変化メモリ
US8587035B2 (en) 2010-03-11 2013-11-19 Elpida Memory, Inc. Device
WO2013179593A1 (ja) * 2012-05-29 2013-12-05 パナソニック株式会社 半導体記憶装置および半導体記憶装置を搭載した半導体装置
US8958230B2 (en) 2012-08-31 2015-02-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9245612B2 (en) 2012-01-27 2016-01-26 Ps4 Luxco S.A.R.L. Semiconductor device having bit lines hierarchically structured
JP2016525764A (ja) * 2013-06-10 2016-08-25 マイクロン テクノロジー， インク． メモリデバイスおよびメモリ動作方法
US9887003B2 (en) 2014-05-26 2018-02-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor storage device

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
WO2010041632A1 (ja) 2008-10-06 2010-04-15 株式会社日立製作所 半導体装置
US8296628B2 (en) * 2009-03-06 2012-10-23 Texas Instruments Incorporated Data path read/write sequencing for reduced power consumption
US8004875B2 (en) * 2009-07-13 2011-08-23 Seagate Technology Llc Current magnitude compensation for memory cells in a data storage array
WO2011127557A1 (en) * 2010-04-13 2011-10-20 Mosaid Technologies Incorporated Phase change memory with double write drivers
JP5602941B2 (ja) * 2010-04-27 2014-10-08 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド １つおきの選択を伴う相変化メモリアレイブロック
US8456888B2 (en) * 2010-10-07 2013-06-04 Hynix Semiconductor Inc. Semiconductor memory device including variable resistance elements and manufacturing method thereof
US8355272B2 (en) * 2010-12-22 2013-01-15 Everspin Technologies, Inc. Memory array having local source lines
KR101634194B1 (ko) * 2011-10-12 2016-06-28 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 교차점 메모리 구조를 위한 선택 디바이스
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
KR20130077374A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
WO2013176199A1 (en) 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
KR102003861B1 (ko) * 2013-02-28 2019-10-01 에스케이하이닉스 주식회사 반도체 장치, 프로세서 및 시스템
US9741434B2 (en) * 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory
KR102127486B1 (ko) * 2013-04-01 2020-06-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102020975B1 (ko) 2013-07-30 2019-10-18 삼성전자주식회사 반도체 메모리 장치의 전류 센스앰프 회로
KR20150019480A (ko) * 2013-08-14 2015-02-25 에스케이하이닉스 주식회사 전자 장치
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
EP3050059A4 (en) * 2013-09-27 2017-04-26 Intel Corporation Apparatus and method to optimize stt-mram size and write error rate
WO2015065462A1 (en) 2013-10-31 2015-05-07 Intel Corporation Apparatus for improving read and write operations of a nonvolatile memory
KR102212750B1 (ko) 2014-07-23 2021-02-05 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법
WO2016018220A1 (en) 2014-07-28 2016-02-04 Hewlett-Packard Development Company, L.P. Memristor cell read margin enhancement
US9997235B2 (en) * 2015-12-17 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory with respective power voltages for plurality of memory cells
CN105632551B (zh) * 2015-12-18 2018-09-25 中国科学院上海微系统与信息技术研究所 存储阵列、存储对象逻辑关系的存储芯片及方法
IT201600084790A1 (it) * 2016-08-11 2018-02-11 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase
KR102645776B1 (ko) * 2016-11-18 2024-03-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 리드 회로 및 방법
KR102570472B1 (ko) * 2017-01-10 2023-08-25 에스케이하이닉스 주식회사 반도체 장치
JP2019053794A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
CN110289035B (zh) * 2019-06-28 2020-06-12 长江存储科技有限责任公司 一种存储单元阵列外围电路及存储器件
KR20210099863A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 휘발성 메모리 장치 및 휘발성 메모리 장치의 데이터 센싱 방법
US11875843B2 (en) * 2020-08-31 2024-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for improved data access speed
JP2022050194A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
JP2024021510A (ja) 2022-08-03 2024-02-16 キオクシア株式会社 磁気メモリ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065377A1 (fr) * 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
JP2005158199A (ja) * 2003-11-28 2005-06-16 Hitachi Ltd 半導体集積回路装置
JP2006269062A (ja) * 2005-03-24 2006-10-05 Samsung Electronics Co Ltd ビットライン及び／またはワードラインの駆動能力を向上させた不揮発性メモリ装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100294447B1 (ko) * 1998-06-29 2001-09-17 윤종용 불휘발성반도체메모리장치
JP3920564B2 (ja) * 2000-12-25 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
KR100745602B1 (ko) * 2005-12-09 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 메모리 셀 어레이
JP4191211B2 (ja) * 2006-07-07 2008-12-03 エルピーダメモリ株式会社 不揮発性メモリ及びその制御方法
KR101258983B1 (ko) * 2006-09-19 2013-04-29 삼성전자주식회사 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
JP2008276858A (ja) * 2007-04-27 2008-11-13 Spansion Llc 不揮発性記憶装置及びそのバイアス制御方法
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065377A1 (fr) * 2002-02-01 2003-08-07 Hitachi, Ltd. Memoire
JP2005158199A (ja) * 2003-11-28 2005-06-16 Hitachi Ltd 半導体集積回路装置
JP2006269062A (ja) * 2005-03-24 2006-10-05 Samsung Electronics Co Ltd ビットライン及び／またはワードラインの駆動能力を向上させた不揮発性メモリ装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587035B2 (en) 2010-03-11 2013-11-19 Elpida Memory, Inc. Device
JP2013541796A (ja) * 2010-04-13 2013-11-14 モサイド・テクノロジーズ・インコーポレーテッド 二重書込みドライバを有する相変化メモリ
JP2012221546A (ja) * 2011-04-06 2012-11-12 Sk Hynix Inc 磁気メモリ装置のためのライトドライバー回路、磁気メモリ装置及びそのレイアウト構造
JP2013114726A (ja) * 2011-11-30 2013-06-10 Toppan Printing Co Ltd 抵抗変化型不揮発性メモリ
US9245612B2 (en) 2012-01-27 2016-01-26 Ps4 Luxco S.A.R.L. Semiconductor device having bit lines hierarchically structured
WO2013179593A1 (ja) * 2012-05-29 2013-12-05 パナソニック株式会社 半導体記憶装置および半導体記憶装置を搭載した半導体装置
US8958230B2 (en) 2012-08-31 2015-02-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2016525764A (ja) * 2013-06-10 2016-08-25 マイクロン テクノロジー， インク． メモリデバイスおよびメモリ動作方法
US10438661B2 (en) 2013-06-10 2019-10-08 Micron Technology, Inc. Memory devices and methods of writing memory cells at different moments in time
US11295812B2 (en) 2013-06-10 2022-04-05 Micron Technology, Inc. Memory devices and memory operational methods
US9887003B2 (en) 2014-05-26 2018-02-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor storage device

Also Published As

Publication number Publication date
US20120092921A1 (en) 2012-04-19
US8102695B2 (en) 2012-01-24
JP5222619B2 (ja) 2013-06-26
KR20090115669A (ko) 2009-11-05
US20090273961A1 (en) 2009-11-05
KR101049018B1 (ko) 2011-07-12

Similar Documents

Publication Publication Date Title
JP5222619B2 (ja) 半導体装置
KR100944058B1 (ko) 반도체 기억 장치
JP4445398B2 (ja) 相変化メモリ装置
JP5222761B2 (ja) 抵抗変化型不揮発性記憶装置
JP5396011B2 (ja) 相変化メモリ装置
US10991760B2 (en) Memory device having PUC structure
TWI708411B (zh) 可變電阻式記憶體
JP5588816B2 (ja) 半導体記憶装置
JP2009199713A5 (ja)
US20010028593A1 (en) Semiconductor memory
JP2009004725A (ja) 抵抗変化型不揮発性記憶装置
CN101546602A (zh) 使用可变电阻元件的非易失性存储器设备
JP5337239B2 (ja) 半導体装置
JP5363644B2 (ja) 半導体装置
US20120063216A1 (en) Semiconductor storage device
JP2010092521A (ja) 半導体記憶装置
JP2013140667A (ja) 半導体装置
JP5642983B2 (ja) 半導体装置
JP2003007852A (ja) 半導体記憶装置
KR100723569B1 (ko) 상 변화 메모리 장치
JP2012123875A (ja) 半導体記憶装置
US20250240980A1 (en) Semiconductor memory device
JP2007220299A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees