JP2009266999A - Semiconductor device, and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、特にソース・ドレイン領域の拡散層およびゲート電極と上部配線とをCuプラグによって電気的に接続する半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which diffusion layers and gate electrodes in a source / drain region and an upper wiring are electrically connected by a Cu plug and a manufacturing method thereof.
従来より、多層配線構造を有する半導体装置として、配線層間をタングステン（W）プラグによって電気的に接続する構成が知られている。例えば、ソース・ドレイン領域の拡散層およびゲート電極と上部配線との間を電気的に接続するために、半導体基板上に設けた層間絶縁膜にコンタクトホールを開口後、コンタクトホール内面にバリアメタルとして窒化チタン（TiN）／チタン（Ti）積層膜の成膜を行い、CVD法によりW膜でホール埋め込みを行うことによりコンタクトプラグを形成している。 2. Description of the Related Art Conventionally, as a semiconductor device having a multilayer wiring structure, a configuration in which wiring layers are electrically connected by a tungsten (W) plug is known. For example, in order to electrically connect the diffusion layer in the source / drain region and the gate electrode and the upper wiring, a contact hole is opened in the interlayer insulating film provided on the semiconductor substrate, and the inner surface of the contact hole is used as a barrier metal. A contact plug is formed by depositing a titanium nitride (TiN) / titanium (Ti) laminated film and filling a hole with a W film by a CVD method.
しかし、近年の半導体装置の微細化により、コンタクトプラグに関してもコンタクト径を縮小する必要があり、これに起因してコンタクト抵抗の増大を招き、デバイス動作遅延の原因となっていた。 However, due to the recent miniaturization of semiconductor devices, it is necessary to reduce the contact diameter for contact plugs, resulting in an increase in contact resistance and a cause of device operation delay.
そのため、コンタクト抵抗を減少させるために、W膜より比抵抗の小さい銅（Cu）膜によるプラグ形成が行われている。例えば、コンタクトホールの内面に、タンタル（Ta）膜、Cu拡散に対するバリア膜である窒化タンタル（TaN）膜を成長し、このTa／TaN膜上にイオンスパッタ法でCuシード層を成膜して、Cu／Ta／TaNのシード／バリア構造が形成される。このCuシード層を電極として、Cuシード層上にCuメッキ膜を成長させることでコンタクトホールを埋め込む。さらに、層間絶縁膜表面に成膜されているCu膜／Cuシード膜／Ta／TaN膜を除去することで、Cuコンタクトプラグが形成される。これらの多層配線構造を有する半導体装置に関連する技術は、下記特許文献１に記載されている。 Therefore, in order to reduce the contact resistance, plug formation with a copper (Cu) film having a specific resistance smaller than that of the W film is performed. For example, a tantalum (Ta) film and a tantalum nitride (TaN) film that is a barrier film against Cu diffusion are grown on the inner surface of the contact hole, and a Cu seed layer is formed on the Ta / TaN film by ion sputtering. Cu / Ta / TaN seed / barrier structure is formed. Using this Cu seed layer as an electrode, a Cu plating film is grown on the Cu seed layer to fill the contact hole. Further, the Cu contact plug is formed by removing the Cu film / Cu seed film / Ta / TaN film formed on the surface of the interlayer insulating film. A technology related to the semiconductor device having these multilayer wiring structures is described in Patent Document 1 below.
しかしながら、従来のCu配線工程で用いられているCu／Ta／TaNなどのシード／バリア構造では、ホール肩部のオーバーハングのため、より微細ホールにCuメッキ膜をボイドなく埋め込むことは困難であるという問題があった。さらに、従来のシード／バリア構造では、コンタクトホールが微細化してアスペクトが大きくなると、ホール底の側壁部分などでガバレッジが悪くなり、ガバレッジの悪い部分からCu拡散が起こりリーク電流を増加する原因になるという問題があった。 However, in the seed / barrier structure such as Cu / Ta / TaN used in the conventional Cu wiring process, it is difficult to embed the Cu plating film in the fine hole without voids due to the overhang of the hole shoulder. There was a problem. Further, in the conventional seed / barrier structure, when the contact hole is miniaturized and the aspect is increased, the coverage is deteriorated in the side wall portion of the hole bottom, and Cu diffusion is caused from the poorly covered portion, which causes an increase in leakage current. There was a problem.
そこで本発明はかかる問題を解決するためになされたものであり、配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。 Accordingly, the present invention has been made to solve such a problem, and in a configuration in which wirings are electrically connected by Cu plugs, a semiconductor device having high reliability of electrical connection with Cu plugs and low leakage current. And a method of manufacturing the same.
本発明の一実施形態における半導体装置は、配線間をCuプラグによって電気的に接続する構成において、層間絶縁膜を貫通し拡散層およびゲート電極上に形成されたコンタクトホールと、前記コンタクトホールの内面に形成されたTiバリアメタル層と、前記バリアメタル層上に形成されたW、Co、Ru、Ptのいずれかを含むシード層と、を備える。 A semiconductor device according to an embodiment of the present invention includes a contact hole penetrating an interlayer insulating film and formed on a diffusion layer and a gate electrode in a configuration in which wirings are electrically connected by a Cu plug, and an inner surface of the contact hole And a seed layer including any one of W, Co, Ru, and Pt formed on the barrier metal layer.
本発明の一実施形態における半導体装置の製造方法は、配線間をCuプラグによって電気的に接続する構成において、層間絶縁膜を貫通して拡散層およびゲート電極にコンタクトホールを形成する工程と、前記コンタクトホールの内面にTi成膜を行いバリアメタル層を形成する工程と、前記バリアメタル層上にW、Co、Ru、Ptのいずれかで成膜を行いシード層を形成する工程と、を備える。 A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a step of forming contact holes in a diffusion layer and a gate electrode through an interlayer insulating film in a configuration in which wirings are electrically connected by Cu plugs, Forming a Ti film on the inner surface of the contact hole to form a barrier metal layer; and forming a seed layer on the barrier metal layer by forming one of W, Co, Ru, and Pt. .
本発明の一実施形態における半導体装置およびその製造方法によれば、コンタクトホールの埋め込みをCuメッキで行う場合において、シード／バリアメタルの積層構造を２層構造とし、シード層を純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた構造とすることで、Cuシード層を不要にすることが可能となる。従って、Cuメッキ膜をボイドなく埋め込むことができ、Cu拡散が発生することによるリーク電流を抑えることができる。 According to the semiconductor device and the manufacturing method thereof in one embodiment of the present invention, when the contact hole is filled by Cu plating, the seed / barrier metal stacked structure is a two-layer structure, and the seed layer includes W containing pure W. In addition to a single layer structure such as a Co-based compound, a Co-based compound containing pure Co, a Ru-based compound containing pure Ru, or a Pt-based compound containing pure Pt, a Cu seed can be formed by combining these single-layer structures. It becomes possible to eliminate the layer. Therefore, the Cu plating film can be embedded without voids, and the leakage current due to the occurrence of Cu diffusion can be suppressed.
また、バリアメタルにTi膜を成膜することで、コンタクトホールの接続基板がSi基板、金属シリサイド、メタルのいずれの場合でもオーミックな接触状態を確保することができ、導通不良をなくすことが可能となる。また、Ti膜は基板と反応してTiシリサイド化合物を形成し、さらにTi膜の下層側から傾斜的に窒化してTiNとさせることでCu拡散に対するバリア膜としても機能させることができる。 Also, by forming a Ti film on the barrier metal, an ohmic contact state can be ensured regardless of whether the contact hole connection substrate is a Si substrate, metal silicide, or metal, and conduction defects can be eliminated. It becomes. Further, the Ti film reacts with the substrate to form a Ti silicide compound, and further, the Ti film can function as a barrier film against Cu diffusion by nitriding from the lower layer side of the Ti film to TiN.
＜実施の形態１＞
図１から図７は、本発明の実施の形態における半導体装置１００の製造工程を順に示した断面図である。図７は、最終工程を示した断面図であり、本実施の形態における半導体装置１００の構成を示した図である。
<Embodiment 1>
1 to 7 are cross-sectional views sequentially showing manufacturing steps of the semiconductor device 100 according to the embodiment of the present invention. FIG. 7 is a cross-sectional view illustrating the final process, and is a diagram illustrating a configuration of the semiconductor device 100 according to the present embodiment.
図７を参照して、本実施の形態における半導体装置１００の構成を説明する。半導体装置１００は、ウェル領域２が形成された半導体基板１、半導体基板１の主表面上に形成された分離領域３、半導体基板１の主表面に形成されたMOSトランジスタ４、半導体基板１上に形成された層間絶縁膜５、層間絶縁膜５を貫通して、後述するMOSトランジスタ４のソース・ドレイン領域４３およびゲート電極４２領域上に形成されたコンタクト部６、コンタクト部６上に形成された上層配線７、を備えている。なお、本実施の形態では、コンタクト部６はソース・ドレイン領域４３となる拡散層上に形成した例を用いて説明する。 With reference to FIG. 7, a configuration of semiconductor device 100 in the present embodiment will be described. The semiconductor device 100 includes a semiconductor substrate 1 in which a well region 2 is formed, an isolation region 3 formed on the main surface of the semiconductor substrate 1, a MOS transistor 4 formed on the main surface of the semiconductor substrate 1, and a semiconductor substrate 1. The formed interlayer insulating film 5 and the interlayer insulating film 5 are formed on the contact portion 6 and the contact portion 6 formed on the source / drain region 43 and the gate electrode 42 region of the MOS transistor 4 to be described later. An upper layer wiring 7 is provided. In the present embodiment, the contact portion 6 will be described using an example in which the contact portion 6 is formed on a diffusion layer to be the source / drain region 43.
MOSトランジスタ４は、半導体基板１の主表面に形成され、酸化シリコン膜等からなる絶縁膜４１、絶縁膜４１上に形成されたゲート電極４２、ゲート電極４２と隣り合う半導体基板１の主表面上に形成されたソース・ドレイン領域４３、を備えている。ゲート電極４２の主面上にはシリサイド膜４４が形成されており、ゲート電極４２の両側面上にはサイドウォール４５が形成されている。ソース・ドレイン領域４３上にはシリサイド膜４６，４７が形成されている。 The MOS transistor 4 is formed on the main surface of the semiconductor substrate 1, an insulating film 41 made of a silicon oxide film or the like, a gate electrode 42 formed on the insulating film 41, on the main surface of the semiconductor substrate 1 adjacent to the gate electrode 42. The source / drain region 43 is formed. A silicide film 44 is formed on the main surface of the gate electrode 42, and sidewalls 45 are formed on both side surfaces of the gate electrode 42. Silicide films 46 and 47 are formed on the source / drain regions 43.
コンタクト部６は、コンタクトホール６１の内壁面に沿って形成されたバリアメタル膜６２、バリアメタル膜６２上に形成されたシード膜６３、シード膜６３上にコンタクトホール６１を充填するように形成されたCuメッキ膜６４、を備えている。すなわち、Cuを埋め込むためのシード／バリアメタルの積層構造は、２層構造となっている。バリアメタル膜６２は、Ti膜、あるいは最下層のTi膜が半導体基板１と反応してシリサイド化したTiシリサイド単層またはTi／Tiシリサイド積層構造、あるいはそれらの最上面が下層側から傾斜的に窒化されたTiN層等から形成されている。シード膜６３は、純タングステン（W）を含むW系化合物、純コバルト（Co）を含むCo系化合物、純ルテニウム（Ru）を含むRu系化合物、純プラチナ（Pt）を含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた２層構造から形成されている。 The contact portion 6 is formed so as to fill the contact hole 61 on the barrier metal film 62 formed along the inner wall surface of the contact hole 61, the seed film 63 formed on the barrier metal film 62, and the seed film 63. Cu plating film 64 is provided. That is, the seed / barrier metal laminated structure for embedding Cu has a two-layer structure. The barrier metal film 62 is a Ti silicide monolayer or Ti / Ti silicide laminated structure in which a Ti film or a lowermost Ti film reacts with the semiconductor substrate 1 to form a silicide, or an uppermost surface thereof is inclined from the lower layer side. It is formed from a nitrided TiN layer or the like. The seed film 63 includes a W-based compound containing pure tungsten (W), a Co-based compound containing pure cobalt (Co), a Ru-based compound containing pure ruthenium (Ru), and a Pt-based compound containing pure platinum (Pt). In addition to a single-layer structure, it is formed from a two-layer structure obtained by combining these single-layer structures.
次に、図１から図３を参照して、本実施の形態における半導体装置１００の製造方法を説明する。まず、半導体基板１の主表面上にトレンチ分離やLOGOS分離等の分離領域３を形成する。そして、半導体基板１の主表面上に熱酸化を施して、シリコン酸化膜等からなる絶縁膜４１を形成する。そして、半導体基板１の主表面に不純物を導入して、ウェル領域２を形成する（図１）。 Next, a method for manufacturing the semiconductor device 100 in the present embodiment will be described with reference to FIGS. First, an isolation region 3 such as trench isolation or LOGOS isolation is formed on the main surface of the semiconductor substrate 1. Then, thermal oxidation is performed on the main surface of the semiconductor substrate 1 to form an insulating film 41 made of a silicon oxide film or the like. Then, impurities are introduced into the main surface of the semiconductor substrate 1 to form the well region 2 (FIG. 1).
次に、絶縁膜４１の上面上に多結晶シリコン膜等からなる半導体層を形成する。この半導体層に不純物を導入し、パターニングを施して絶縁膜４１上にゲート電極４２を形成する。このゲート電極４２をマスクとして、不純物を半導体基板１の主面上にイオン注入を行い、半導体基板１の主表面上に不純物領域４３aを形成する（図２）。 Next, a semiconductor layer made of a polycrystalline silicon film or the like is formed on the upper surface of the insulating film 41. Impurities are introduced into this semiconductor layer and patterning is performed to form a gate electrode 42 on the insulating film 41. Using this gate electrode 42 as a mask, impurities are ion-implanted onto the main surface of the semiconductor substrate 1 to form an impurity region 43a on the main surface of the semiconductor substrate 1 (FIG. 2).
次に、半導体基板１の主表面上に絶縁膜を堆積してエッチングし、サイドウォール４５を形成する。次に、サイドウォール４５、ゲート電極４２をマスクとして、不純物を半導体基板１の主表面上にイオン注入を行い、不純物領域４３bを形成する。これにより、ゲート電極４２の両側に位置する半導体基板１の主表面上に、不純物領域４３a，４３bからなるソース・ドレイン領域４３が形成される（図３）。 Next, an insulating film is deposited on the main surface of the semiconductor substrate 1 and etched to form sidewalls 45. Next, using the sidewall 45 and the gate electrode 42 as a mask, impurities are ion-implanted on the main surface of the semiconductor substrate 1 to form an impurity region 43b. Thus, source / drain regions 43 including impurity regions 43a and 43b are formed on the main surface of the semiconductor substrate 1 located on both sides of the gate electrode 42 (FIG. 3).
次に、ソース・ドレイン領域４３の上面上にシリサイド膜４４、およびゲート電極４２の上面上にシリサイド膜４６を形成する（図４）。そして、半導体基板１、ゲート電極４２を覆うように絶縁膜４７を形成する。この絶縁膜４７の上面上に層間絶縁膜５を形成する。そして、フォトレジスト工程のレジスト塗布、露光現像後に層間絶縁膜５をドライエッチングすることで、シリサイド膜４７の上面まで達するコンタクトホール６１が形成される（図５）。 Next, a silicide film 44 and a silicide film 46 are formed on the upper surface of the source / drain regions 43 and the upper surface of the gate electrode 42 (FIG. 4). Then, an insulating film 47 is formed so as to cover the semiconductor substrate 1 and the gate electrode 42. An interlayer insulating film 5 is formed on the upper surface of the insulating film 47. Then, the contact hole 61 reaching the upper surface of the silicide film 47 is formed by dry etching the interlayer insulating film 5 after resist application and exposure and development in the photoresist process (FIG. 5).
次に、レジストパターンをアッシングによって除去後、ポリマー残渣を薬液により洗浄した後、同一装置内でのin-situ前処理を行った後にバリアメタル成膜を行う。 Next, after removing the resist pattern by ashing, the polymer residue is washed with a chemical solution, and then in-situ pretreatment is performed in the same apparatus, followed by barrier metal film formation.
このバリアメタル成膜前のin-situによる前処理方法は、Arスパッタエッチなどの物理的エッチングや、ガス反応による化学的なエッチングなどいずれの方法でも構わない。ただし、ガス反応による化学的なエッチング方法にすることで、シリサイド膜４７を削らずに自然酸化膜のみを選択的に除去することが可能となり、低抵抗なコンタクトプラグを形成することができる。ガス反応による化学的なエッチングにおいては、除去能力向上のために低温におけるプラズマ反応の利用を選択できることとする。ガス系としては、（NF3/NH3），（NF3/HF），（NF3/H2）のいずれか一つの混合ガスを用いることとする。 The in-situ pretreatment method before the barrier metal film formation may be any method such as physical etching such as Ar sputter etching or chemical etching by gas reaction. However, by using a chemical etching method by gas reaction, it becomes possible to selectively remove only the natural oxide film without cutting the silicide film 47, and a low-resistance contact plug can be formed. In chemical etching by gas reaction, use of plasma reaction at a low temperature can be selected to improve the removal capability. As the gas system, any one of (NF 3 / NH 3 ), (NF 3 / HF), and (NF 3 / H 2 ) mixed gas is used.
このようにガス反応による化学的なエッチング方法にすることで、コンタクト開口後の孔底部において、NMOS上及びPMOS上でシリサイド上に成長する自然酸化膜厚が異なる場合、あるいはウェハごとに自然酸化膜厚が異なる場合でも、シリサイド膜４７を削らずに自然酸化膜のみを選択的に除去することが可能となる。従って、バリアメタル成膜前のコンタクト孔底部において、NMOSおよびPMOSのシリサイド膜厚が同等で、しかも導通の妨げとなる自然酸化膜あるいはコンタクトエッチング時の残渣を選択的に除去することができ、低抵抗で接合リークも良好なコンタクトプラグを形成することが可能となる。 By using a chemical etching method based on a gas reaction in this way, the natural oxide film grown on the silicide on the NMOS and the PMOS is different at the bottom of the hole after the contact opening, or the natural oxide film for each wafer. Even when the thicknesses are different, only the natural oxide film can be selectively removed without removing the silicide film 47. Therefore, at the bottom of the contact hole before barrier metal film formation, the NMOS and PMOS silicide film thicknesses are equivalent, and a natural oxide film or a residue during contact etching that hinders conduction can be selectively removed. It is possible to form a contact plug with good resistance and junction leakage.
次に、自然酸化膜および薄膜が除去された状態のシリサイド膜４７の表面上にTi成膜を行い、バリアメタル膜６２を形成する。このバリアメタル膜６２は、Ti膜、あるいは最下層のTi膜が半導体基板１と反応してシリサイド化したTiシリサイド単層またはTi／Tiシリサイド積層構造、あるいはそれらの最上面が下層側から傾斜的に窒化されたTiN層等から形成されている。次に、バリアメタル膜６２上にシード膜６３を形成する。このシード膜６３は、純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた２層構造から形成されている。バリアメタル膜６２およびリード膜６３は、コンフォーマルなガバレッジが得られるならばスパッタやCVDなどいずれの方法でも構わない（図６）。 Next, a Ti film is formed on the surface of the silicide film 47 from which the natural oxide film and the thin film have been removed, thereby forming a barrier metal film 62. This barrier metal film 62 is a Ti silicide single layer or a Ti / Ti silicide laminated structure in which a Ti film or a lowermost Ti film reacts with the semiconductor substrate 1 to be silicided, or an uppermost surface thereof is inclined from the lower layer side. It is formed from a TiN layer or the like nitrided. Next, a seed film 63 is formed on the barrier metal film 62. The seed film 63 has a single-layer structure such as a W-based compound containing pure W, a Co-based compound containing pure Co, a Ru-based compound containing pure Ru, and a Pt-based compound containing pure Pt. Are formed from a two-layer structure. The barrier metal film 62 and the lead film 63 may be formed by any method such as sputtering or CVD as long as conformal coverage is obtained (FIG. 6).
次に、シード膜６３上であってコンタクトホール６１を充填するようにCuメッキ６４を堆積する。そして、CMP法により層間絶縁膜５の上面が露出するようにCuメッキ膜６４、シード膜６３、バリアメタル膜６２を研磨し除去することでCuプラグが形成される。さらに、この後にCu配線の形成を行い、最終的にソース・ドレイン領域４３の拡散層領域およびゲート電極４２領域と上層配線７がCuプラグを介して電気的に接続される（図７）。 Next, Cu plating 64 is deposited on the seed film 63 so as to fill the contact hole 61. Then, a Cu plug is formed by polishing and removing the Cu plating film 64, the seed film 63, and the barrier metal film 62 so that the upper surface of the interlayer insulating film 5 is exposed by the CMP method. Further, Cu wiring is formed thereafter, and finally the diffusion layer region of the source / drain region 43 and the gate electrode 42 region and the upper layer wiring 7 are electrically connected through the Cu plug (FIG. 7).
図８は、コンタクトホール６１の埋め込みをCuメッキで行う場合において、本実施の形態における半導体装置１００のシード層６３の材料にRuを用いたコンタクトプラグの断面と、従来のシード／バリア層にTa単層を用いたときのコンタクトプラグの断面を示した実験結果の図である。なお、W、Co、Ptでも同様の結果が得られる。図に示すように、本実施の形態の半導体装置１００は、Cuメッキをボイドなく埋め込むことができる。 FIG. 8 shows a cross section of a contact plug using Ru as the material of the seed layer 63 of the semiconductor device 100 in the present embodiment and a conventional seed / barrier layer with Ta when the contact hole 61 is embedded by Cu plating. It is the figure of the experimental result which showed the cross section of the contact plug when a single layer was used. Similar results can be obtained with W, Co, and Pt. As shown in the figure, the semiconductor device 100 of the present embodiment can embed Cu plating without voids.
以上より、本発明の半導体装置１００によれば、コンタクトホール６１の埋め込みをCuメッキで行う場合において、シード／バリアメタルの積層構造を２層構造とし、純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた構造とすることで、Cuシード層を不要とさせることが可能となる。従って、Cuメッキ膜６４をボイドなく埋め込むことができ、Cu拡散が発生することによるリーク電流を抑えることができる。 As described above, according to the semiconductor device 100 of the present invention, when the contact hole 61 is embedded by Cu plating, the seed / barrier metal laminated structure has a two-layer structure, and a W-based compound containing pure W and pure Co are used. In addition to single layer structures such as Co-based compounds, Ru-based compounds including pure Ru, Pt-based compounds including pure Pt, etc., by combining these single-layer structures, the Cu seed layer is made unnecessary Is possible. Therefore, the Cu plating film 64 can be embedded without voids, and leakage current due to the occurrence of Cu diffusion can be suppressed.
また、バリアメタルにTi膜を成膜することで、コンタクトホール６１の接続基板がSi基板、金属シリサイド、メタルのいずれの場合でもオーミックな接触状態を確保することができ、導通不良をなくすことが可能とる。また、Ti膜は基板と反応し、Tiシリサイド化合物を形成し、さらにTi膜の下層側から傾斜的に窒化してTiNとさせることでCu拡散に対するバリア膜としても機能させることができる。 In addition, by forming a Ti film on the barrier metal, an ohmic contact state can be ensured regardless of whether the connection substrate of the contact hole 61 is a Si substrate, a metal silicide, or a metal, thereby eliminating poor conduction. Take possible. Further, the Ti film reacts with the substrate to form a Ti silicide compound, and further, it can be made to function as a barrier film against Cu diffusion by nitriding and forming TiN from the lower layer side of the Ti film.
本発明は、ソース・ドレイン領域およびゲート電極領域と上部配線との接続を行う多層構造を有する半導体装置において、コンタクトホールの埋め込み材がCuを用いる全ての半導体装置に適用できる。 The present invention can be applied to all semiconductor devices in which Cu is used as a contact hole filling material in a semiconductor device having a multilayer structure in which source / drain regions and gate electrode regions are connected to an upper wiring.
１ 半導体基板、２ ウェル領域、３ 分離領域、４ MOSトランジスタ、５ 層間絶縁膜、６ コンタクト部、７ 上層配線、４１ 絶縁膜、４２ ゲート電極、４３ ソース・ドレイン領域、４３a，４３b 不純物領域、４４ シリサイド膜、４５ サイドウォール、４６，４７ シリサイド膜、６１ コンタクトホール、６２ バリアメタル膜、６３ シード膜、６４ Cuメッキ膜、１００ 半導体装置。 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 well area | region, 3 isolation | separation area | region, 4 MOS transistor, 5 interlayer insulation film, 6 contact part, 7 upper layer wiring, 41 insulation film, 42 gate electrode, 43 source / drain region, 43a, 43b impurity region, 44 Silicide film, 45 sidewall, 46, 47 silicide film, 61 contact hole, 62 barrier metal film, 63 seed film, 64 Cu plating film, 100 semiconductor device.
Claims (8)
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記拡散層および前記ゲート電極上に形成されたコンタクトホールと、
前記コンタクトホールの内面に形成されたTiバリアメタル層と、
前記バリアメタル層上に形成されたW、Co、Ru、Ptのいずれかを含むシード層と、
前記シード層上であって前記コンタクトホールを充填するように形成されたCuプラグと、
前記Cuプラグ上に形成された配線層と、を備える半導体装置。 A semiconductor substrate on which a diffusion layer and a gate electrode are formed;
An interlayer insulating film formed on the semiconductor substrate;
A contact hole penetrating the interlayer insulating film and formed on the diffusion layer and the gate electrode;
A Ti barrier metal layer formed on the inner surface of the contact hole;
A seed layer containing any of W, Co, Ru, and Pt formed on the barrier metal layer;
A Cu plug formed on the seed layer and filling the contact hole;
And a wiring layer formed on the Cu plug.
（b）前記半導体基板上に層間絶縁膜を形成する工程と、
（c）前記層間絶縁膜を貫通して、前記拡散層および前記ゲート電極にコンタクトホールを形成する工程と、
（d）前記コンタクトホールの内面にTi成膜を行い、バリアメタル層を形成する工程と、
（e）前記バリアメタル層上にW、Co、Ru、Ptのいずれかで成膜を行い、シード層を形成する工程と、
（f）前記工程（e）の後、前記コンタクトホール内にCu膜を充填する工程と、
（g）前記工程（f）の後、前記層間絶縁膜上に形成された前記バリアメタル層、前記シード層、および前記Cu膜を除去する工程と、
（h）前記工程（g）の後、前記Cu膜上に配線層を形成する工程と、を備える半導体装置の製造方法。 (A) preparing a semiconductor substrate on which a diffusion layer and a gate electrode are formed;
(B) forming an interlayer insulating film on the semiconductor substrate;
(C) forming a contact hole in the diffusion layer and the gate electrode through the interlayer insulating film;
(D) forming a Ti film on the inner surface of the contact hole and forming a barrier metal layer;
(E) forming a seed layer on the barrier metal layer with any of W, Co, Ru, and Pt, and forming a seed layer;
(F) after the step (e), filling the contact hole with a Cu film;
(G) After the step (f), removing the barrier metal layer, the seed layer, and the Cu film formed on the interlayer insulating film;
(H) A step of forming a wiring layer on the Cu film after the step (g).
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