【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にメタル配線層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１１〜図１６は、半導体集積回路装置における、タングステン（Ｗ）プラグが埋め込まれたコンタクトを有する配線部分を示すものであり、図１１から順にその配線構造を製造するための従来の工程を説明している。
【０００３】
これを説明すると、図において１０１は半導体基板、１０２はＳｉ酸化膜からなる層間絶縁膜、１０３はコンタクト部を形成するためのフォトレジストパターン、１０４は層間絶縁膜１０２に形成されたコンタクト部、１０５は第一のＴｉ層、１０６は第一のＴｉＮ層、１０７はＷ層、１０８は第二のＴｉ層、１０９は第二のＴｉＮ層、１１０はＡｌ合金層、１１１は第三のＴｉＮ層、１１２は配線層を形成するためのフォトレジストパターンである。
【０００４】
まず、図１１において、半導体基板１０１上に、プラズマＣＶＤ法などによりＳｉ酸化膜を堆積して層間絶縁膜１０２を形成し、その上に、縮小投影露光法によりコンタクト部を形成するためレジストパターン１０３を形成する。次に、異方性のドライエッチにより、図１２に示すように層間絶縁膜１０２にコンタクト部１０４を開口し、レジストパターン１０３を除去する。そして図１３に示すように第一のＴｉ層１０５と第一のＴｉＮ層１０６を層間絶縁膜１０２の表面とそのコンタクト部１０４の内部とに均一に形成する。第一のＴｉＮ層１０６上には、気相成長により、コンタクト部１０４の内部に充填される膜厚でＷ膜１０７を成長させる。次に、図１４に示すようにＷ膜１０７は化学機械研磨（ＣＭＰ）により研磨を行い、コンタクト部１０４の内部のみにＷ膜１０７が残るようにする。この時、層間絶縁膜１０２上の第一のＴｉ層１０５と第一のＴｉＮ層１０６も除去され、コンタクト部１０４以外は層間絶縁膜１０２が露出する。
【０００５】
続いて、図１５に示すように、第二のＴｉ層１０８と第二のＴｉＮ層１０９とＡｌ合金層１１０と第三のＴｉＮ層１１１とをこの順に形成する。さらに、図１６に示すように、第三のＴｉＮ層１１１の上にレジストパターン１１２を形成し、ドライエッチにより例えばＢＣｌ３＋Ｃｌ２＋ＣＨＦ３混合ガスを用いたエッチングを行い、配線パターンを形成する。
【０００６】
【発明が解決しようとする課題】
以上説明したような配線、コンタクト構成では、第二のＴｉ層１０８とコンタクト１０４に充填されたＷ層１０７とは、電気的な接続を形成するために確実に接触している必要がある。第二のＴｉ層１０８は、図１６に示した配線パターンを形成するためにドライエッチされるが、レジストパターン１１２は縮小投影露光法により形成するので、合わせずれが生じた場合は、第二のＴｉ層１０８がドライエッチにより除去された段階で、Ｗ層１０７の表面が露出することになる。
【０００７】
また、合わせずれが生じない場合でも、近年の微細化した半導体装置においては、コンタクト１０４の直径と、第二のＴｉ層１０８、第二のＴｉＮ層１０９、Ａｌ合金層１１０および第三のＴｉＮ層１１１を順次加工して形成された配線層との幅は、同じ寸法で設計される場合が多く、その場合にも、工程のばらつきによってコンタクト１０４の直径の方が大きくなった時は、第二のＴｉ層１０８がドライエッチにより除去された段階で、Ｗ層１０７の上部が露出する。
【０００８】
このように第二のＴｉ層１０８が除去されてＷ層１０７の表面が露出すると、ドライエッチングのエッチングガスプラズマとＷ層１０７とが接触した状況で、Ｗ層１０７の上に残っている第二のＴｉ層１０８においてサイドエッチが促進され、図１７に示すように第二のＴｉ層１０８大きく除去されてしまうという問題が発生することがわかった。
【０００９】
この理由は、明確ではないが、Ｗ層１０７はＣＶＤ法で形成されるため、その膜成長機構から推定されるようにＷ層１０７の中心部に密度の低いシーム１０７Ａがある（図１７）。配線パターンエッチングにおいて、Ｗ層１０７の表面が露出すると、シーム１０７Ａの中に取り込まれていた水などのガスが外部に拡散し、そのことによって局所的にガスプラズマ状態が変化して、第二のＴｉ層１０８がエッチングされやすくなると考えられる。
【００１０】
このような現象が発生すると、第二のＴｉ層１０８、第二のＴｉＮ層１０９、Ａｌ合金層１１０、第三のＴｉＮ層１１１で形成される配線層とＷ層１０７との接触面積が著しく減少するので、接触抵抗が増加し、電気的な接続ができなくなる。その結果、半導体装置の動作に支障をきたし、製造歩留まり低下などの問題を生じる。
【００１１】
本発明は、上記のような第二のＴｉ層１０８がエッチング除去されるという問題が生じず、良好な電気的コンタクトが実現できる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するため本発明は、半導体基板上に形成された絶縁膜に開口を形成する工程と、前記開口に第１の金属膜を埋め込み形成する工程と、前記絶縁膜の表面層を除去して前記第１の金属膜の上部を突出させる工程と、前記第１の金属膜の突出部および前記絶縁膜の上に第２の金属膜を形成する工程と、前記第２の金属膜の、前記第１の金属膜上の部分を除去し、前記第１の金属膜を露出させる工程と、前記露出した第１の金属膜および除去されなかった第２の金属膜の部分を被覆して第３の金属膜を形成する工程と、前記第３の金属膜および前記第２の金属膜を選択的に除去して前記第１の金属膜に接触するパターンを形成する工程とを含むものである。
【００１３】
さらに具体的には、半導体基板上にエッチング速度などの性質の異なる第１および第２の絶縁膜を順次形成する工程と、前記第１及び第２の絶縁膜に開口を形成する工程と、前記開口に第１の金属膜を埋め込み形成する工程と、前記第２の絶縁膜を選択的に除去し前記第１の金属膜の上部を前記第１の絶縁膜から突出させる工程と、前記第１の金属膜の突出部および前記第１の絶縁膜の上に第２の金属膜を形成する工程と、前記第２の金属膜の、前記第１の金属膜上の部分を除去し、前記第１の金属膜を露出させる工程と、前記露出した第１の金属膜および除去されなかった第２の金属膜の部分を被覆して第３の金属膜を形成する工程と、前記第３の金属膜および前記第２の金属膜を選択的に除去して前記第１の金属膜に接触するパターンを形成する工程とを含むものである。
【００１４】
この第１の絶縁膜は実質的に不純物を含まない絶縁膜、第２の絶縁膜はボロン、リンなど不純物を含む絶縁膜、第２の絶縁膜を選択的除去する工程は、気相ＨＦ雰囲気での工程を具体的に使用できる。また、第１の金属膜上の第２の金属膜の部分を除去する工程は、ＣＭＰによって可能となる。また、第１の金属膜はＷ、第２の金属膜はＴｉ、第３の金属膜はＡｌ合金膜であるのが好適である。
【００１５】
以上のように、本発明では、絶縁膜から突出した第１の金属膜（Ｗ層）の上部のみ第２の金属膜（Ｔｉ層）をあらかじめ除去することができるので、第３の金属膜（Ａｌ合金層）と第２の金属膜（Ｔｉ層）の配線パターン形成時にＷ層が露出しても、Ｔｉ層にサイドエッチが生じるといった、従来技術の問題が発生することがない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。図１〜図９は本発明の実施の形態の半導体装置の製造方法を示す工程断面図であり、配線のＷ埋め込みコンタクト部分を示している。
【００１７】
ここで、１は半導体基板で、ｐ型のＳｉ基板を用いる。半導体基板１の上には通常ＭＯＳトランジスタなど機能素子が作りこまれるが、ここでは図示及び説明を省略する。２は第一の層間絶縁膜、３は第二の層間絶縁膜、４はコンタクト部を形成するためのフォトレジストパターン、５は第一の層間絶縁膜２と第二の層間絶縁膜３とを貫通して形成されたコンタクト、６は第一のＴｉ層、７は第一のＴｉＮ層、８はＷ層、９は第二のＴｉ層、１０は第二のＴｉＮ層、１１はＡｌ合金層、１２は第三のＴｉＮ層、１３は第二のＴｉ層９と第二のＴｉＮ層１０とＡｌ合金層１１と第三のＴｉＮ層１２からなる配線層を形成するためのフォトレジストパターンである。
【００１８】
図１に示すように、半導体基板１上に第一の層間絶縁膜２を構成する方法として、次のようなものがある。すなわち、例えば常圧ＣＶＤ法により厚さ１００ｎｍ程度の実質的に不純物を含まないＳｉ酸化膜を形成し、さらにプラズマＣＶＤ法により厚さ５０ｎｍ程度のＳｉＮ膜を形成し、更にプラズマＣＶＤ法により厚さ１５０００ｎｍ程度のＳｉ酸化膜を形成し多層膜とする。続いて化学機械研磨（ＣＭＰ）により表面を研磨平坦化し、トータルの膜厚が半導体基板１から１０００ｎｍ程度となるように仕上げて、第一の層間絶縁膜２を形成する。本発明の趣旨から、第一の層間絶縁膜２の膜構成は、単層膜でもかまわないし、本実施の形態のように多層膜であっても問題とはならない。ここでは、第一の層間絶縁膜２において、最上層の露出部を、プラズマＣＶＤ法によって形成した気相ＨＦ雰囲気でのエッチングレートが比較的低いＳｉ酸化膜で構成し、この第一の層間絶縁膜２が、後に形成する第二の層間絶縁膜３を除去する時のエッチングストッパーとして機能すればよい。このようにして形成される第一の層間絶縁膜２は、半導体基板１上に通常作りこまれる各種の半導体素子による段差を緩和し、またそれらの素子と上部に形成される配線層とを絶縁分離するものである。
【００１９】
次に、第一の層間絶縁膜２の上に、第二の層間絶縁膜３として、常圧ＣＶＤ法により、膜厚が１００ｎｍ程度の、ＢやＰを含んだＳｉ酸化膜を形成する。この第二の層間絶縁膜３は、後に気相ＨＦ雰囲気でエッチング除去するので、Ｂ、Ｐを多量に含んだエッチングレートの比較的高い膜で形成する。そして、縮小投影露光技術により、所定の場所に配置されたコンタクト部５を形成するためのフォトレジストパターン４を形成する。
【００２０】
次に、図２に示すように、異方性ドライエッチングにより第二の層間絶縁膜３と第一の層間絶縁膜２のエッチングを行う。これによって、図１に示すように縮小投影露光技術により形成したフォトレジストパターン４が、図２に示すように第二の層間絶縁膜３と第一の層間絶縁膜２に転写され、コンタクト部５が形成される。コンタクト部５は、半導体基板１上に通常作りこまれる各種の半導体素子と、その上部に形成される配線層とを電気的に接続するためのものである。コンタクト部５の形成後、フォトレジストパターン４を、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄処理とにより、除去する。これによって、清浄な第二の層間絶縁膜表面３とコンタクト部５の底における半導体基板１の表面とを露出させる（図２）。
【００２１】
次に、図３に示すように、スパッタリングのようなＰＶＤ法により、膜厚が５０ｎｍ程度の第一のＴｉ層６を形成する。この第一のＴｉ層６は、コンタクト部５の底に露出した半導体基板１と確実に接触して、電気的な接続状態を安定化させる。また、第二の層間絶縁膜３とも強固に接触して、剥がれなどの問題が生じないようにする。続いて、有機金属化合物を原料とするＣＶＤ法等により膜厚が１０ｎｍ程度の第一のＴｉＮ層７を形成する。この第一のＴｉＮ層７は、第一のＴｉ層６がこの第一のＴｉＮ層７の上部に形成するＷ層８と合金化するのを防止するために形成する。
【００２２】
引き続いて６００℃から７００℃程度の熱処理を行う。この熱処理によって、第一のＴｉ層６と５コンタクト部５の底に露出した半導体基板１との合金化を促進し、電気的な接続状態を安定化させる。さらには、第一のＴｉＮ層７をより安定な膜質に変換し、第一のＴｉ層６が第一のＴｉＮ層７の上部に形成すべきＷ層８と合金化するのを阻止する効果を高める。
【００２３】
Ｗ層８は、減圧ＣＶＤ法等により形成するが、その膜厚をコンタクト部５の直径よりも厚く設定することによって、コンタクト部５の内部が完全に充填されるように形成する。この時、第一のＴｉＮ層７は、Ｗ層８の形成時に用いられるＷＦ６と第一のＴｉ層６や半導体基板１とが不必要な反応をおこすのを防止する（図３）。
【００２４】
Ｗ層８が形成された時点で、最表面に露出したＷ層８はＣＭＰにより研磨して完全に除去し、図４に示すようにコンタクト部５の内部にのみ残すようにする。これによって、コンタクト部５は、導電膜であるＷ膜、Ｔｉ膜、ＴｉＮ膜によって充填でき、半導体基板１と上部に形成される予定の配線層との電気的な接続が可能になる。ＣＭＰによってＷ膜８を研磨除去した時には、第二の層間絶縁膜３の上に存在する第一のＴｉ層６と第一のＴｉＮ層７も同時に研磨除去され、図４に示すようにこれらはコンタクト部５の内部にのみ残る。このようにして露出した第二の層間絶縁膜３は、図５に示すように気相ＨＦ雰囲気でエッチング除去する。この第二の層間絶縁膜３は、気相ＨＦ雰囲気でエッチングレートが比較的高い不純物を含む膜で形成しているので、実質的に不純物を含まない第一の層間絶縁膜２がエッチングストッパーとなって、完全に除去することができる。これによって、コンタクト部５に充填されたＷ層８は、第二の層間絶縁膜２から突出した形状とすることができる（図５）。
【００２５】
次に、図６に示すように、スパッタリング法またはＣＶＤ法により第二のＴｉ層９を形成する。この第二のＴｉ層９は、第一の層間絶縁膜２との接触を強固なものにして、剥がれなどの問題が生じないようにするために必要なものである。続いて、同様の方法により膜厚が１００ｎｍ程度の第二のＴｉＮ層１０を形成する。この第二のＴｉＮ層１０は、その上部に形成するＡＬ合金層の配向性を整え、エロクトロマイグレーション耐性を向上させる。図示のように、第二のＴｉ層９および第二のＴｉＮ層１０は、Ｗ層８が突出した部分では、このＷ層よりもさらに突出した形状で形成されることになる。
【００２６】
次いで、図７に示すように、第二のＴｉ層９と第二のＴｉＮ層１０におけるＷ膜８の上に突出した部分のみをＣＭＰにより研磨除去する。この工程において、Ｗ膜８は第二の層間絶縁膜２から突出した形状で形成されているので、研磨量を制御することによって、第一の層間絶縁膜２上に存在する第二のＴｉ層９と第二のＴｉＮ層１０とを除去することなく研磨することができる。第一の層間絶縁膜２の上の第二のＴｉＮ層１０は、少なくとも５０ｎｍ以上の膜厚で残す。以上によって、埋め込まれたＷ層８上には第二のＴｉ層９が無い構造となるのである。
【００２７】
次に、図８に示すように、膜厚が５００ｎｍ程度のＡｌ合金層１１を形成する。Ａｌ合金層１１は、半導体装置の配線層を低抵抗化し、またマイグレーション耐性を向上するために、微量にＣｕなどを含有している。そしてＡｌ合金層１１の上に膜厚が２０ｎｍ程度の第三のＴｉＮ層１２を形成した後、配線のフォトレジストパターン１３（図９）を形成し、第三のＴｉＮ層１２、Ａｌ合金層１１、第二のＴｉＮ膜１０、第二のＴｉ膜９を、ＢＣｌ３＋Ｃｌ２＋ＣＨＦ３混合ガスを用いて順次ドライエッチングし、配線パターンを形成する。
【００２８】
以上のように本発明にもとづくコンタクト配線部の形成方法によれば、Ｗ層８とＡｌ合金層１１との間に従来のようなＴｉ層が無いので、マスク合わせズレによりＡｌ合金層１１がエッチングされて、Ｗ層８の表面が露出しても、Ｔｉ層の異常サイドエッチングが起こらず、従って配線用Ａｌ合金層１１とＷ層８との接触面積が減少してコンタクト不良などを引き起こすことが無くなる。この製造方法は、特にコンタクト寸法（または直径）がＡｌ合金を主成分とする配線の幅と実質的に等しいパターンレイアウトを有する半導体装置の製造に対して効果を発揮する。
【００２９】
なお、上記実施の形態の配線層は、Ａｌ合金層１１の上に反射防止膜である第三のＴｉＮ層１２のみを形成した構造としたが、図１０に示すように第三のＴｉ層１４と第三のＴｉＮ層１２との積層構造とすることもできる。この場合は、ＰＶＤ法により膜厚が１０ｎｍ程度の第三のＴｉ層１４と膜厚が２０ｎｍ程度の第三のＴｉＮ層１２とを形成する。第三のＴｉ層１４は、Ａｌ合金層１１と適度に合金化して、Ａｌ合金層１１のマイグレーション耐性を向上する効果がある。
【００３０】
【発明の効果】
以上述べたように、本発明によると、Ｗ層の上にＴｉ層がない構成を実現できることにより、従来のようにＷ層の上のＴｉ層にサイドエッチが入って接続不良をおこすという問題が生じなくなる。そのことによって、微細な半導体装置を歩留まりの低下をまねくことなく安定に製造することができる優れた半導体装置とその製造方法を実現できるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の製造方法を説明するための断面図
【図２】図１の次の工程を示す断面図
【図３】図２の次の工程を示す断面図
【図４】図３の次の工程を示す断面図
【図５】図４の次の工程を示す断面図
【図６】図５の次の工程を示す断面図
【図７】図６の次の工程を示す断面図
【図８】図７の次の工程を示す断面図
【図９】図８の次の工程を示す断面図
【図１０】本発明の別の実施の形態の半導体装置の製造方法を説明するための断面図
【図１１】従来の半導体装置の製造方法を説明するための断面図
【図１２】図１１の次の工程を示す断面図
【図１３】図１２の次の工程を示す断面図
【図１４】図１３の次の工程を示す断面図
【図１５】図１４の次の工程を示す断面図
【図１６】図１５の次の工程を示す断面図
【図１７】従来の半導体装置の製造方法での不良の発生状況を示す断面図
【符号の説明】
１ 半導体基板
２ 第一の層間絶縁膜
３ 第二の層間絶縁膜
５ コンタクト部
８ Ｗ層
９ 第二のＴｉ層
１０ 第二のＴｉＮ層
１１ Ａｌ合金層
１３ フォトレジストパターン（配線層形成用）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a metal wiring layer.
[0002]
[Prior art]
11 to 16 show a wiring portion having a contact in which a tungsten (W) plug is embedded in a semiconductor integrated circuit device. A conventional process for manufacturing the wiring structure in order from FIG. 11 will be described. are doing.
[0003]
To explain this, 101 is a semiconductor substrate, 102 is an interlayer insulating film made of a Si oxide film, 103 is a photoresist pattern for forming a contact portion, 104 is a contact portion formed on the interlayer insulating film 102, 105 Is a first Ti layer, 106 is a first TiN layer, 107 is a W layer, 108 is a second Ti layer, 109 is a second TiN layer, 110 is an Al alloy layer, 111 is a third TiN layer, Reference numeral 112 denotes a photoresist pattern for forming a wiring layer.
[0004]
First, in FIG. 11, an Si oxide film is deposited on a semiconductor substrate 101 by a plasma CVD method or the like to form an interlayer insulating film 102, and a resist pattern 103 for forming a contact portion thereon by a reduced projection exposure method is formed. To form Next, as shown in FIG. 12, a contact portion 104 is opened in the interlayer insulating film 102 by anisotropic dry etching, and the resist pattern 103 is removed. Then, as shown in FIG. 13, the first Ti layer 105 and the first TiN layer 106 are formed uniformly on the surface of the interlayer insulating film 102 and inside the contact portion 104 thereof. On the first TiN layer 106, a W film 107 is grown by vapor phase growth so as to fill the inside of the contact portion 104. Next, as shown in FIG. 14, the W film 107 is polished by chemical mechanical polishing (CMP) so that the W film 107 remains only inside the contact portion 104. At this time, the first Ti layer 105 and the first TiN layer 106 on the interlayer insulating film 102 are also removed, and the interlayer insulating film 102 other than the contact portion 104 is exposed.
[0005]
Subsequently, as shown in FIG. 15, a second Ti layer 108, a second TiN layer 109, an Al alloy layer 110, and a third TiN layer 111 are formed in this order. Further, as shown in FIG. 16, a resist pattern 112 is formed on the third TiN layer 111, and etching is performed by dry etching using, for example, a mixed gas of BCl 3 + Cl 2 + CHF 3 to form a wiring pattern.
[0006]
[Problems to be solved by the invention]
In the wiring and contact structure described above, the second Ti layer 108 and the W layer 107 filled in the contact 104 need to be in reliable contact to form an electrical connection. The second Ti layer 108 is dry-etched to form the wiring pattern shown in FIG. 16, but the resist pattern 112 is formed by a reduced projection exposure method. At the stage where the Ti layer 108 is removed by dry etching, the surface of the W layer 107 is exposed.
[0007]
Even if misalignment does not occur, the diameter of the contact 104, the second Ti layer 108, the second TiN layer 109, the Al alloy layer 110, and the third TiN layer In many cases, the width with respect to the wiring layer formed by sequentially processing 111 is designed to have the same size. In this case, when the diameter of the contact 104 becomes larger due to process variation, When the Ti layer 108 is removed by dry etching, the upper part of the W layer 107 is exposed.
[0008]
When the surface of the W layer 107 is exposed by removing the second Ti layer 108 in this manner, the second gas remaining on the W layer 107 in a state where the etching gas plasma of dry etching is in contact with the W layer 107. It has been found that side etching is promoted in the Ti layer 108, and that the second Ti layer 108 is largely removed as shown in FIG.
[0009]
Although the reason is not clear, since the W layer 107 is formed by the CVD method, there is a low-density seam 107A at the center of the W layer 107 as estimated from the film growth mechanism (FIG. 17). In the wiring pattern etching, when the surface of the W layer 107 is exposed, a gas such as water taken in the seam 107A diffuses outside, thereby locally changing the gas plasma state, and It is considered that the Ti layer 108 is easily etched.
[0010]
When such a phenomenon occurs, the contact area between the W layer 107 and the wiring layer formed by the second Ti layer 108, the second TiN layer 109, the Al alloy layer 110, and the third TiN layer 111 is significantly reduced. Therefore, the contact resistance increases and electrical connection becomes impossible. As a result, the operation of the semiconductor device is hindered, and problems such as a decrease in the manufacturing yield occur.
[0011]
An object of the present invention is to provide a method of manufacturing a semiconductor device which does not have the problem that the second Ti layer 108 is removed by etching as described above and can realize good electrical contact.
[0012]
[Means for Solving the Problems]
In order to achieve this object, the present invention provides a step of forming an opening in an insulating film formed on a semiconductor substrate, a step of forming a first metal film in the opening, and removing a surface layer of the insulating film. Projecting the upper portion of the first metal film to form a second metal film on the projecting portion of the first metal film and the insulating film; Removing the portion on the first metal film to expose the first metal film; and covering the exposed first metal film and the portion of the second metal film not removed. Forming a third metal film; and selectively forming the pattern that contacts the first metal film by selectively removing the third metal film and the second metal film.
[0013]
More specifically, a step of sequentially forming first and second insulating films having different properties such as an etching rate on a semiconductor substrate, a step of forming openings in the first and second insulating films, A step of forming a first metal film in the opening, a step of selectively removing the second insulating film and projecting an upper portion of the first metal film from the first insulating film, Forming a second metal film on the protruding portion of the metal film and the first insulating film; removing a portion of the second metal film on the first metal film, Exposing the first metal film, forming a third metal film by covering the exposed first metal film and a portion of the second metal film that has not been removed, and forming the third metal film. And selectively removing the film and the second metal film to form a pattern that contacts the first metal film. It is intended to include the step of forming.
[0014]
The first insulating film is an insulating film containing substantially no impurities, the second insulating film is an insulating film containing impurities such as boron and phosphorus, and the step of selectively removing the second insulating film is performed in a gaseous HF atmosphere. Can be used specifically. The step of removing the portion of the second metal film on the first metal film can be performed by CMP. Further, it is preferable that the first metal film is W, the second metal film is Ti, and the third metal film is an Al alloy film.
[0015]
As described above, according to the present invention, the second metal film (Ti layer) can be removed in advance only on the first metal film (W layer) protruding from the insulating film. Even if the W layer is exposed when the wiring pattern of the Al alloy layer) and the second metal film (Ti layer) is formed, the problem of the prior art such as side etching of the Ti layer does not occur.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 to 9 are process cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, showing a W-buried contact portion of a wiring.
[0017]
Here, 1 is a semiconductor substrate, and a p-type Si substrate is used. Normally, functional elements such as MOS transistors are formed on the semiconductor substrate 1, but illustration and description are omitted here. 2 is a first interlayer insulating film, 3 is a second interlayer insulating film, 4 is a photoresist pattern for forming a contact portion, 5 is a first interlayer insulating film 2 and a second interlayer insulating film 3. 6 is a first Ti layer, 7 is a first TiN layer, 8 is a W layer, 9 is a second Ti layer, 10 is a second TiN layer, and 11 is an Al alloy layer. , 12 is a third TiN layer, and 13 is a photoresist pattern for forming a wiring layer composed of the second Ti layer 9, the second TiN layer 10, the Al alloy layer 11, and the third TiN layer 12. .
[0018]
As shown in FIG. 1, there are the following methods for forming a first interlayer insulating film 2 on a semiconductor substrate 1. That is, for example, an Si oxide film having a thickness of about 100 nm substantially free from impurities is formed by a normal pressure CVD method, a SiN film having a thickness of about 50 nm is formed by a plasma CVD method, and A multilayer film is formed by forming a Si oxide film of about 15000 nm. Subsequently, the surface is polished and flattened by chemical mechanical polishing (CMP), and finished so as to have a total film thickness of about 1000 nm from the semiconductor substrate 1 to form the first interlayer insulating film 2. For the purpose of the present invention, the film configuration of the first interlayer insulating film 2 may be a single-layer film or a multi-layer film as in the present embodiment. Here, the exposed portion of the uppermost layer in the first interlayer insulating film 2 is formed of a Si oxide film formed by a plasma CVD method and having a relatively low etching rate in a gas phase HF atmosphere. The film 2 may function as an etching stopper when removing the second interlayer insulating film 3 to be formed later. The first interlayer insulating film 2 formed in this manner alleviates steps due to various semiconductor elements usually formed on the semiconductor substrate 1 and insulates these elements from the wiring layer formed thereon. What separates.
[0019]
Next, on the first interlayer insulating film 2, as the second interlayer insulating film 3, a Si oxide film containing B or P and having a thickness of about 100 nm is formed by a normal pressure CVD method. The second interlayer insulating film 3 is formed by a film containing a large amount of B and P and having a relatively high etching rate since the second interlayer insulating film 3 is later removed by etching in a gas phase HF atmosphere. Then, a photoresist pattern 4 for forming a contact portion 5 arranged at a predetermined location is formed by a reduced projection exposure technique.
[0020]
Next, as shown in FIG. 2, the second interlayer insulating film 3 and the first interlayer insulating film 2 are etched by anisotropic dry etching. Thereby, the photoresist pattern 4 formed by the reduced projection exposure technique as shown in FIG. 1 is transferred to the second interlayer insulating film 3 and the first interlayer insulating film 2 as shown in FIG. Is formed. The contact portion 5 is for electrically connecting various semiconductor elements usually formed on the semiconductor substrate 1 to a wiring layer formed thereon. After the formation of the contact portion 5, the photoresist pattern 4 is removed by ashing treatment by oxygen plasma treatment and cleaning treatment by a mixed solution of ammonia, sulfuric acid, and hydrogen peroxide. As a result, the surface of the clean second interlayer insulating film 3 and the surface of the semiconductor substrate 1 at the bottom of the contact portion 5 are exposed (FIG. 2).
[0021]
Next, as shown in FIG. 3, a first Ti layer 6 having a thickness of about 50 nm is formed by a PVD method such as sputtering. The first Ti layer 6 reliably contacts the semiconductor substrate 1 exposed at the bottom of the contact portion 5 to stabilize the electrical connection state. Further, the second interlayer insulating film 3 is firmly in contact with the second interlayer insulating film 3 so that a problem such as peeling does not occur. Subsequently, a first TiN layer 7 having a thickness of about 10 nm is formed by a CVD method or the like using an organic metal compound as a raw material. The first TiN layer 7 is formed in order to prevent the first Ti layer 6 from alloying with the W layer 8 formed on the first TiN layer 7.
[0022]
Subsequently, heat treatment at about 600 ° C. to 700 ° C. is performed. This heat treatment promotes alloying between the first Ti layer 6 and the semiconductor substrate 1 exposed at the bottom of the fifth contact portion 5, and stabilizes the electrical connection state. Further, the effect of converting the first TiN layer 7 into a more stable film quality and preventing the first Ti layer 6 from alloying with the W layer 8 to be formed on the first TiN layer 7 can be obtained. Enhance.
[0023]
The W layer 8 is formed by a low pressure CVD method or the like, and is formed so that the inside of the contact portion 5 is completely filled by setting the film thickness to be larger than the diameter of the contact portion 5. At this time, the first TiN layer 7 prevents an unnecessary reaction between the WF 6 used for forming the W layer 8 and the first Ti layer 6 or the semiconductor substrate 1 (FIG. 3).
[0024]
When the W layer 8 is formed, the W layer 8 exposed on the outermost surface is completely removed by polishing by CMP, and is left only inside the contact portion 5 as shown in FIG. Thereby, the contact portion 5 can be filled with the W film, the Ti film, and the TiN film which are the conductive films, and the electrical connection between the semiconductor substrate 1 and the wiring layer to be formed on the semiconductor substrate 1 becomes possible. When the W film 8 is polished and removed by CMP, the first Ti layer 6 and the first TiN layer 7 existing on the second interlayer insulating film 3 are also polished and removed at the same time, as shown in FIG. It remains only inside the contact portion 5. The second interlayer insulating film 3 exposed in this manner is removed by etching in a gas phase HF atmosphere as shown in FIG. Since the second interlayer insulating film 3 is formed of a film containing impurities having a relatively high etching rate in a gas-phase HF atmosphere, the first interlayer insulating film 2 substantially containing no impurities serves as an etching stopper. And can be completely removed. Thereby, the W layer 8 filled in the contact portion 5 can have a shape protruding from the second interlayer insulating film 2 (FIG. 5).
[0025]
Next, as shown in FIG. 6, a second Ti layer 9 is formed by a sputtering method or a CVD method. The second Ti layer 9 is necessary for strengthening the contact with the first interlayer insulating film 2 so that problems such as peeling do not occur. Subsequently, a second TiN layer 10 having a thickness of about 100 nm is formed by the same method. The second TiN layer 10 adjusts the orientation of the AL alloy layer formed thereon and improves the electromigration resistance. As shown in the drawing, the second Ti layer 9 and the second TiN layer 10 are formed to have a shape further protruding than the W layer at the portion where the W layer 8 protrudes.
[0026]
Next, as shown in FIG. 7, only the portions of the second Ti layer 9 and the second TiN layer 10 projecting above the W film 8 are polished and removed by CMP. In this step, since the W film 8 is formed in a shape protruding from the second interlayer insulating film 2, the second Ti layer existing on the first interlayer insulating film 2 is controlled by controlling the polishing amount. 9 and the second TiN layer 10 can be polished without being removed. The second TiN layer 10 on the first interlayer insulating film 2 is left with a thickness of at least 50 nm. As described above, a structure in which the second Ti layer 9 is not provided on the embedded W layer 8 is obtained.
[0027]
Next, as shown in FIG. 8, an Al alloy layer 11 having a thickness of about 500 nm is formed. The Al alloy layer 11 contains a trace amount of Cu or the like in order to lower the resistance of the wiring layer of the semiconductor device and to improve the migration resistance. Then, after forming a third TiN layer 12 having a thickness of about 20 nm on the Al alloy layer 11, a photoresist pattern 13 (FIG. 9) for the wiring is formed, and the third TiN layer 12, the Al alloy layer 11 are formed. , The second TiN film 10 and the second Ti film 9 are sequentially dry-etched using a mixed gas of BCl 3 + Cl 2 + CHF 3 to form a wiring pattern.
[0028]
As described above, according to the method for forming the contact wiring portion according to the present invention, since there is no conventional Ti layer between the W layer 8 and the Al alloy layer 11, the Al alloy layer 11 is etched by misalignment of the mask. As a result, even if the surface of the W layer 8 is exposed, abnormal side etching of the Ti layer does not occur, so that the contact area between the wiring Al alloy layer 11 and the W layer 8 is reduced, which may cause a contact failure or the like. Disappears. This manufacturing method is particularly effective for manufacturing a semiconductor device having a pattern layout whose contact dimension (or diameter) is substantially equal to the width of a wiring mainly composed of an Al alloy.
[0029]
Note that the wiring layer of the above embodiment has a structure in which only the third TiN layer 12 as an antireflection film is formed on the Al alloy layer 11, but as shown in FIG. And a third TiN layer 12. In this case, a third Ti layer 14 having a thickness of about 10 nm and a third TiN layer 12 having a thickness of about 20 nm are formed by the PVD method. The third Ti layer 14 has an effect of appropriately alloying with the Al alloy layer 11 to improve the migration resistance of the Al alloy layer 11.
[0030]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a configuration in which the Ti layer is not provided on the W layer, thereby causing a problem that the Ti layer on the W layer is side-etched to cause a connection failure as in the related art. No longer occurs. As a result, an excellent semiconductor device capable of stably manufacturing a fine semiconductor device without lowering the yield and a method of manufacturing the same can be realized.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention; FIG. 2 is a cross-sectional view showing a step next to FIG. 1; FIG. FIG. 4 is a sectional view showing the next step of FIG. 3; FIG. 5 is a sectional view showing the next step of FIG. 4; FIG. 6 is a sectional view showing the next step of FIG. FIG. 8 is a cross-sectional view showing the next step of FIG. 7; FIG. 9 is a cross-sectional view showing the next step of FIG. 8; FIG. 10 is a semiconductor device of another embodiment of the present invention. FIG. 11 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device. FIG. 12 is a cross-sectional view for showing the next step of FIG. 11. FIG. FIG. 14 is a sectional view showing a step next to FIG. 13. FIG. 15 is a sectional view showing a step next to FIG. 14. FIG. 16 is a sectional view showing a step next to FIG. Sectional view showing a defect of occurrence of the manufacturing method of FIG. 17] conventional semiconductor device [Description of symbols]
REFERENCE SIGNS LIST 1 semiconductor substrate 2 first interlayer insulating film 3 second interlayer insulating film 5 contact portion 8 W layer 9 second Ti layer 10 second TiN layer 11 Al alloy layer 13 photoresist pattern (for forming wiring layer)
