JP2009225637A

JP2009225637A - 電圧発生回路

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Inventors: Yuichi Ueda; 裕一上田
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Abstract

【課題】重負荷においても電力のロスが低く、昇圧効率の高いチャージポンプを提供する。
【解決手段】複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２つの電荷転送回路と、電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタ51,52,53,54と、を備え、電荷転送回路は、電源入力ノード10より１段目の各キャパシタ51に電荷を転送するためのNMOS211,212を備えた第１制御部2と、キャパシタ51,52から次段のキャパシタ53,54に電荷を転送するためのNMOS411,412と、このゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ401,403,402,404とを備えた第２制御部4と、最終段の各キャパシタ53,54から出力ノード17に電荷を転送するためのPMOS311,312からなる電荷転送スイッチを備えた電圧比較出力部と、有する。
【選択図】図１３

Description

この発明は、チャージポンプ回路を使用した電圧発生回路に関するものである。

バッテリ駆動の携帯機器等は電池電圧が限られている為、それに合わせた設計がなされている。しかし、液晶画面の駆動やＬＥＤの駆動等で高い電圧を必要とする場合がある。高電圧、大電流を安定的に得る方法としてはＤＣ／ＤＣコンバータが最も一般的であるが、コイル等のディスクリート素子を必要とする為、実装面積の縮小ができないという難点がある。

そこで、電荷転送素子としてのトランジスタとポンピング素子としてのキャパシタを組み合わせたチャージポンプ回路が多く用いられている。

従来、容易にチャージポンプ型の昇圧回路（電圧発生回路）を構成する方法として、図１に示すディクソン型のチャージポンプ回路がある。この図１に示すディクソン型のチャージポンプは、電源ノード９００と昇圧出力ノード９１０３との間に複数個のダイオード９１１１、９１１２、９１１３が直列に接続される。各ダイオードのノードには、容量カップリングによりその電位を制御するためのキャパシタ９１２１、９１２２の各一端が接続される。キャパシタの他端には、奇数番目のキャパシタと偶数番目のキャパシタが逆相駆動となるように、相補的クロックが与えられる。これにより、昇圧出力ノード９１０３には、電源電圧より昇圧された電圧を出力することができる。なお、上記したダイオードは、ダイオード接続したＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという。）が用いられ、ダイオード接続したＮＭＯＳが直列接続される。

しかしながら、この回路方式の欠点として、ダイオードの順方向電圧Ｖｔの影響を受けてしまうことが挙げられている。Ｎ段構成のディクソン型チャージポンプ回路を昇圧回路として用いた場合、電源電圧ＶＤＤのとき出力電圧Ｖｏｕｔは次の（１）式に示すものが得られる。

Ｖｏｕｔ＝（Ｎ＋１）・（ＶＤＤ−Ｖｔ）（１）
ここで、Ｖｔはダイオードの順方向電圧である。

（１）式に示すように、ダイオードの順方向電圧Ｖｔによる電位降下の影響でダイオード１個あたり、Ｖｔ・Ｉｏｕｔの電力のロスが発生する為、Ｎ段構成のディクソン型チャージポンプ回路全体としては（２）式に示すように、電力のロスが発生する。

（Ｎ＋１）・Ｖｔ・Ｉｏｕｔ（２）

この為、特に、出力電流（Ｉｏｕｔ）の大きな重負荷において非常に効率が悪い。
この問題に対しては様々な回路構成が試みられている。

その中で最も一般的な手法としてダイオードの代わりに電荷転送スイッチ（ＣＴＳ：ＣｈａｒｇｅＴｒａｎｓｆｅｒＳｗｉｔｃｈ）を用いる手法がある。

電荷転送スイッチはＭＯＳトランジスタで構成されるのが一般的であり、閾値電圧Ｖｔｈ以上のバイアス電圧が与えられた場合にはオン状態となり、ドレイン−ソース間電圧がほぼ０となる為、ディクソン型チャージポンプ回路にて課題となっていたＶｔの影響を無くすことができる。

特許文献１は、この手法に基づきチャージポンプ回路を構成することを試みた例である。

特許文献１においては、ＮＭＯＳを用いたチャージポンプ回路が提案されている。このチャージポンプ回路は、図２に示すように、電圧入力ノード９００と電圧出力ノード９２０５の間に直列接続されて電荷転送回路を構成するＮＭＯＳ９２１１、９２１２、９２１３と、各ＮＭＯＳ間のノードに一端が接続され、他端が複数位相のクロックにより駆動されるキャパシタ９２２１、９２２２、９２２３とを備え、電荷転送回路の所定段のＮＭＯＳのゲートがそのドレインと同相のクロックで駆動される。そして、それより電圧出力ノード側にある他のＮＭＯＳのドレインに接続されている。

すなわち、特許文献１における回路は、電荷転送スイッチとしてＮＭＯＳを用いており、例えば、ａ番目のノード９２０１とａ＋１番目のノード９２０２を接続するＮＭＯＳ９２１１のゲート信号にａ＋２番目のノード９２０３の信号を用いることで、トランジスタをスイッチとして動作させようとしている。ＮＭＯＳのゲート端子に正のバイアスを与えることができれば、前述の式（１）及び（２）のＶｔによる影響を無くすことができる。

しかしながら、特許文献１の回路には、以下に述べる問題が存在する。

説明の為、特許文献１の動作についての説明図を図３及び図４に示し、この図３及び図４に従い説明する。

図３及び図４においては、電圧入力ノード９００と電圧出力ノードの間に複数個のＮＭＯＳ９２１１、９２１２、９２１３…が直列接続されて電荷転送回路を構成する。これらの各ＮＭＯＳ間のノード９２０１、９２０２、９２０３…には、それぞれキャパシタ９２２１、９２２２、９２２３…の一端が接続されている。キャパシタ９２２１、９２２２、９２２３…の他端は、奇数番目が第１のクロック、偶数番目が第１のクロックと逆相のクロックが供給される。

ＮＭＯＳ９２１１、９２１２、９２１３…は、相補的クロックφ、／φの駆動により、奇数番目と偶数番目が交互にオンすることで、電圧入力ノード９００から電圧出力ノードに正電荷を転送して、昇圧動作を行う。図３は、相補的クロックとして奇数番目がＧＮＤの電位のクロック、偶数番目がＶＤＤの電位が与えられ、図４は、相補的クロックとして奇数番目がＶＤＤの電位のクロック、偶数番目がＧＮＤの電位が与えられている。この図３及び図４においては、第１のＮＭＯＳ９２１１のゲートは、これに隣接する第２のＮＭＯＳ９２１２のソースと第３のＮＭＯＳ９２０３のドレインのノード９２０１に接続されている。以下、同様に、ＮＭＯＳ９２０３のドレインのゲートは、隣接するトランジスタと更にこれに隣接するトランジスタとのノードに接続されている。

図３及び図４において、ＮＭＯＳ９２１１を１段目の電荷転送スイッチとして、ソース側を電源入力ノード９００に接続している。また、ノード９２０４はチャージポンプ回路内のより後段のノードと接続されている。

上記したように、チャージポンプ型昇圧回路とは、クロック信号に合わせ、適宜スイッチのオンとオフを制御することで、昇圧動作を行う回路構成である。

図３において、キャパシタ９２２１の端子にＧＮＤ、キャパシタ９２２２の端子にＶＤＤ、キャパシタ９２２３の端子にＧＮＤの電位が与えられた場合、ＮＭＯＳ９２１１はオン状態、ＮＭＯＳ９２２２はオフ状態、ＮＭＯＳ９２２３はオン状態となり、その状態においては、ノード９２０１がＶＤＤ、ノード９２０２が３×ＶＤＤ、ノード９２０３が３×ＶＤＤの電位になるべきである。電源入力９００の電位ＶＤＤに対し、ＮＭＯＳ９２１１のゲート端子の信号となるノード９２０２の信号は３×ＶＤＤとなる為、ＮＭＯＳ９２１１はオン状態となる。

しかし、本来オフ状態にあるべきＮＭＯＳ９２１２に関しては、ゲート端子の信号３×ＶＤＤに対し、ノード９２０１の電位はＶＤＤである為、ＮＭＯＳ９２１２はオン状態となってしまい、奇数番目と偶数番目が交互にオンするということとは、矛盾が発生する。

また、図４に示すように、キャパシタ９２２１の端子にＶＤＤ、キャパシタ９２２２の端子にＧＮＤ、キャパシタ９２２３の端子にＶＤＤの電位が与えられた場合、ＮＭＯＳ９２１１はオフ状態、ＮＭＯＳ９２１２はオン状態、ＮＭＯＳ９２１３はオフ状態となり、ノード９２０１が２×ＶＤＤ、ノード９２０２が２×ＶＤＤ、ノード９２０３が４×ＶＤＤとなるべきである。

しかし、本来オフ状態であるべきＮＭＯＳ９２１１において、電源入力９００の電位ＶＤＤに対し、ＭＯＳトランジスタのゲート端子の信号となるノード９２０２の信号は２×ＶＤＤとなる為、ＮＭＯＳ９２１１はオン状態となってしまい、ここに矛盾が発生する。

実際の回路動作においては、電荷転送スイッチを介して電源側に逆流が発生する為、昇圧は不可能である。

また、特許文献１には、回路を差動構成とし、相反する相のノードの信号をＮＭＯＳのゲート信号に使用することで、トランジスタをスイッチとして用いたものが開示されている。この回路構成は、図５に示すように、対応する転送段が逆相で駆動される２系統の電荷転送回路と各転送回路にそれぞれキャパシタ群９４２１、９４２３、９４２５、９４２２、９４２４、９４２６を備えている。そして、第１の転送回路側のＮＭＯＳ９４１１のゲートには、第２の転送回路側の対応するＮＭＯＳ９４１２のソースとＮＭＯＳ９４１４のノード９４０４に接続されている。第２の転送回路側のＮＭＯＳ９４１２のゲートには、第１の転送回路側の対応するＮＭＯＳ９４１１のソースとＮＭＯＳ９４１３のドレインのノード９４０３に接続されている。以下、各転送段とも同様の接続関係を有している。そして、第１の転送回路側のノード９４０３、９４０５、９４０７には、それぞれキャパシタ群９４２１、９４２３、９４２５が接続され、第２の転送回路側のノード９４０４、９４０６、９４０８には、それぞれキャパシタ群９４２２、９４２４、９４２６が接続されている。

図６に、相反信号としてＶＤＤとＧＮＤを与えた実際の構成の例を示す。この構成においても矛盾が存在し、キャパシタ素子９４２１、９４２４、９４２５の端子にＶＤＤの電位、キャパシタ素子９４２２、９４２３、９４２６の端子にＧＮＤの電位が与えられた状態において、ＮＭＯＳ９４１１、９４１４、９４１５がオフ状態となり、ＮＭＯＳ９４１２、９４１３、９４１６がオン状態となるのが望ましい。その場合において、ノード９４０１は２×ＶＤＤ、ノード９４０２はＶＤＤ、ノード９４０３は２×ＶＤＤ、ノード９４０４は３×ＶＤＤ、ノード９４０５は４×ＶＤＤ、ノード９４０６は３×ＶＤＤの電位となるべきである。

しかしながら、オフ状態にあるべきＮＭＯＳ９４１４が、ノード９４０２よりノード９４０３の電位が高い為に、オン状態となり電源９００側へ電荷の逆流を引き起こしてしまうという問題が発生する。

この問題に対応した例として、非特許文献１に示す回路が提案されている。図７に示す非特許文献１の回路を示す。図８に動作説明図を記載する。

図７に示すように、対応する転送段が逆相で駆動される２系統の電荷転送回路と各転送回路にそれぞれキャパシタ群９６２１、９６２３、９６２２、９６２４を備えている。ノード９６０１と９６０３の間にＭＯＳトランジスタ９６１３、９６１５が設けられ、同じくノード９６０２と９６０４との間には、ＭＯＳトランジスタ９６１４と９６１６が設けられている。ＭＯＳトランジスタ９６１３、９６１４はＮＭＯＳであり、ＭＯＳトランジスタ９６１５、９６１６はＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという。）である。そして、出力ノード９６０７には、２系統の電荷転送回路からの出力がそれぞれ与えられるＰＭＯＳ９６１７、９６１８が接続されている。

第１の転送回路側のＮＭＯＳ９６１１のゲートと次段のＰＭＯＳ９６１３のゲートは接続されている。そして、第１の転送回路側のＮＭＯＳ９６１１には、第２の転送回路側の対応するＮＭＯＳ９６１２とＰＭＯＳ９６１４のノード９４０４に接続される。第２の転送回路側のＮＭＯＳ９６１２のゲートと次段のＰＭＯＳ９６１４のゲートは接続されている。そして、第２の転送回路側のＮＭＯＳ９６１２のゲートには、第１の転送回路側の対応するＮＭＯＳ９６１１とＰＭＯＳ９６１３のノード９６０１に接続されている。以下、各転送段とも同様の接続関係を有している。そして、第１の転送回路側のノード９６０１、９６０３には、それぞれキャパシタ群９６２１、９６２３が接続され、第２の転送回路側のノード９６０２、９６０４には、それぞれキャパシタ群９６２２、９６１６が接続されている。

キャパシタ９６２１、９６２３、９６２２、９６２４の他端には、奇数番目のキャパシタと偶数番目のキャパシタが逆相駆動となるように、相補的クロックが与えられる。

図８に、相補的クロックとして、ＶＤＤとＧＮＤを与えた場合の例を示す。図８において、キャパシタ素子９６２１、９６２４にＶＤＤの電位、キャパシタ素子９６２２、９６２３にＧＮＤの電位が与えられた場合、電源入力９００とノード９６０１の間を遮断、電源入力９００とノード９６０２の間を導通、ノード９６０１とノード９６０５の間を導通、ノード９６０２とノード９６０６の間を遮断、ノード９６０５と出力端子９６０７の間を遮断、ノード９６０６と出力端子９６０７の間を導通する必要がある。

図６に示す特許文献１の回路では、ノード９４０２とノード９４０４の間にＭＯＳトランジスタ９４１４しか存在しない為に逆流が発生していた。これに対して、図８に示す文献２の回路においては、ノード９６０２とノード９６０６の間にＰＮＭＯＳ９６１４とＮＭＯＳ９６１６が存在し、逆流を防止するように構成している。

図８の回路にて逆流の防止が可能であることについて説明する。

まず、ゲート端子のドレイン端子の電位関係に着目すると、ＰＭＯＳ９６１４のドレイン端子であるノード９６０２の電位ＶＤＤに対し、ゲート端子であるノード９６０１の電位は２×ＶＤＤである為、ＰＭＯＳ９６１４はオフ状態となる。一方、ＮＭＯＳ９６１６についてもドレイン端子であるノード９６０６の電位３×ＶＤＤに対し、ゲート端子であるノード９６０５の電位は２×ＶＤＤである為、ＮＭＯＳ９６１６はオフ状態となる。

また、ＰＭＯＳ９６１４とＮＭＯＳ９６１６の双方のソース端子であるノード９６０４の電位Ｖがどの値にあっても上記二つのトランジスタが同時にオン状態となることは無い。

なぜなら、双方のトランジスタのゲート端子であるノード９６０１とノード９６０５は共に２×ＶＤＤの電位にあり、ＰＭＯＳ９６１４をオン状態にする条件は、以下の（３）式となる。

ノード９６０４の電位Ｖ≧２×ＶＤＤ−Ｖｔｐ（３）
従って、ＮＭＯＳ９６１６をオン状態にする条件は、以下の（４）式となる。

ノード９６０４の電位Ｖ≦２×ＶＤＤ−Ｖｔｎ（４）
この為、二つのトランジスタが同時にオン状態となる為には、（５）式の条件が必要となる。

２×ＶＤＤ−Ｖｔｐ≦ノード９６０４の電位Ｖ≦２×ＶＤＤ−Ｖｔｎ（５）
しかしながら、Ｖｔｐが負の値、Ｖｔｎが正の値であることを考慮すると、（５）式の条件は成り立たなくなる。よって、図８の回路において逆流は発生しない。

図７及び図８に記載した回路構成における短所は、１段毎にＰＭＯＳとＮＭＯＳ、計２個のトランジスタが直列に接続されている為、電源入力から出力端子に至る電荷転送経路中に存在するＭＯＳトランジスタの数が多く、各ＭＯＳトランジスタのドレイン−ソース間抵抗による電位降下による電力のロスが増大することにある。

図８に示す２段チャージポンプ型昇圧回路におけるドレイン−ソース間の抵抗による電力のロスは次の（６）式に示される。

Ｉｏｕｔ・（Ｒｃｈ１・Ｒｃｈ２）／（Ｒｃｈ１＋Ｒｃｈ２）（６）
ここで、Ｒｃｈ１は、Ｒｃｈ２は、（７）、（８）式で示されるように、Ｒ９６１１〜Ｒ９６１８は各々ＭＯＳトランジスタ９６１１〜９６１８のオン状態でのドレイン−ソース間抵抗である。

Ｒｃｈ１＝Ｒ９６１１＋Ｒ９６１３＋Ｒ９６１５＋Ｒ９６１７（７）
Ｒｃｈ２＝Ｒ９６１２＋Ｒ９６１４＋Ｒ９６１６＋Ｒ９６１８（８）
である。
特開２００５−３３９６５８号公報「Design of Charge Pump Circuit With Consideration of Gate-Oxide Reliability in Low-Voltage CMOS Processes」 Ming-Dou Ker , Shin-Lun Chen , Chia-Shen Tsai IEEE Journal of Solid-State Circuit Vol.41,No.5 May 2006

本発明の目的は、上記した非特許文献１における回路の短所であるドレイン−ソース間抵抗の影響を抑えることで、重負荷においても電力のロスが低く、昇圧効率の高いチャージポンプ型の昇圧回路を提供することにある。

この発明の電圧発生回路は、電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタと、を備え、前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチと、前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする。

また、前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタに接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタに接続される側の第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備えて構成することができる。

また、前記電圧比較出力部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えて構成することができる。

また、前記第２制御部の前記スイッチ手段は、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタが直列に接続して構成され、両トランジスタのノードが前記電荷転送スイッチのＭＯＳトランジスタのゲート端子に対して接続して構成することができる。

この発明の電圧発生回路は、電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタとを備え、前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチと前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする。

また、前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備え、前記電圧比較出力部は、ドレイン端子が前記第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する前記他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えて構成することができる。

また、前記第２の制御部のスイッチング手段は、第１のスイッチ素子と第２のスイッチ素子を直列に接続して電荷転送回路にそれぞれ対応して設けられ、前記第２の制御部の第１の電荷転送回路のＮチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第１の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続され、前記第２の制御部の前記他の電荷転送回路のＮチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記他の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続することにより構成することができる。

前記第１の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は、前記第１の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は他の電化転送回路の出力側ノードと接続され、前記他の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は他の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記第１の電化転送回路の出力側ノードと接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第２の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記スイッチ用Ｎチャネル型のＭＯＳトランジスタのゲート端子とスイッチ用Ｐチャネル型ＭＯＳトランジスタのゲート端子は接続され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続することにより構成することができる。

この発明の電圧発生回路は、電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタとを備え、
前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチと前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする。

前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備え、前記電圧比較出力部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えて構成することができる。

また、前記第２の制御部のスイッチング手段は、第１のスイッチ素子と第２のスイッチ素子を直列に接続して電荷転送回路にそれぞれ対応して設けられ、前記第２の制御部の第１の電荷転送回路のＰチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が第１の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続され、前記第２の制御部の他の電荷転送回路のＰチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記他の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続することにより構成することができる。

また、前記第１の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は、前記他の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記第１の電化転送回路の出力側ノードと接続され、前記他の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は前記第１の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記他の電化転送回路の出力側ノードと接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続され、前記第２の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記スイッチ用Ｎチャネル型のＭＯＳトランジスタのゲート端子とスイッチ用Ｐチャネル型ＭＯＳトランジスタのゲート端子は接続され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続することにより構成することができる。

また、前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続することにより構成することができる。

この発明は、ドレイン−ソース間抵抗の影響を抑えることで、重負荷においても電力のロスが低く、昇圧効率の高いチャージポンプ型昇圧回路を提供する。

この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。

図９は、この発明の実施形態にかかるチャージポンプ回路を用いた電圧発生回路の構成を示すブロック図であり、２段のチャージポンプ回路、図１０は、この発明の実施形態にかかるチャージポンプ回路の原理を示す回路図である。

以下、説明の簡単化のため、第１制御部２、第２制御部４（５）、電圧比較出力部３が各々１つずつで構成され、各ノードにキャパシタが接続された２段チャージポンプ回路を例に取り説明を行う。

この発明における電荷転送回路は、図１０の原理図に示すように、電源入力ノード１０と出力端子ノード１７の間に複数の電荷転送スイッチ１０１、１０３、１０５が直列に接続され、各スイッチ間のノード１１、１３にはキャパシタ５１、５３が接続された第１の電荷転送回路と、電荷転送スイッチ１０２、１０４、１０６が直列に接続され、各スイッチ間のノード１２、１４にはキャパシタ５２、５４が接続された第２の電荷転送回路を備える。そして、これら第１、第２の電荷転送回路は相反するクロック信号により動作する。

図１０において、キャパシタ５１、５４にＧＮＤの電位、キャパシタ５２、５３にＶＤＤの電位が与えられた場合、本回路の動作状態としては、スイッチ１０１、１０４、１０５はオン状態、スイッチ１０２、１０３、１０６はオフ状態であり、ノード１１の電位はＶＤＤ、ノード１２の電位は２×ＶＤＤ、ノード１３の電位は３×ＶＤＤ、ノード１４の電位は２×ＶＤＤ、出力端子１５の電位は３×ＶＤＤとなる。

この発明は図１０におけるスイッチを各々１つのＭＯＳトランジスタにて実現し、上記した回路の動作状態を確保するために、後述する構成の第１制御部２、第２制御部４（５）、電圧比較出力部３を用い、第１制御部２と第２制御部４（５）との間のノード、第２制御部４（５）と電圧比較部３との間のノードにそれぞれキャパシタが接続されている。

図９に示すように、この発明の実施形態では、第１制御部２の第１の電荷転送回路側のノード２１が第２制御部４（５）の第１の電荷転送回路側のノード４１に、第１制御部２の第２の電荷転送回路側のノード２２が第２制御部４（５）の第２の電荷転送回路側のノード４２に、第２制御部４（５）の出力側の第１の電荷転送回路側のノード４３が電圧比較出力部３の第１の電荷転送電荷転送回路側のノード３１に、第２制御部４（５）の出力側の第２の電荷転送回路側のノード４４が電圧比較出力部３の第２の電荷転送回路側のノード３２にそれぞれ接続されている。

第１の電荷転送回路においては、ノード２１とノード４１との間にキャパシタ５１の一端が接続され、ノード４３とノード３１との間にキャパシタ５３の一端が接続されている。

第２の電荷転送回路においては、ノード２２とノード４２との間にキャパシタ５２の一端が接続され、ノード４４とノード３２との間にキャパシタ５４の一端が接続されている。キャパシタの他端には、奇数番目のキャパシタと偶数番目のキャパシタが逆相駆動となるように、相補的クロックが与えられる。また、第１の電荷転送回路と第２の電荷転送回路とは、逆相駆動される。キャパシタ５１〜５４には、相補的クロックφ、／φが与えられる。

上記した第１制御部２は、電源入力ノード１０より１段目のキャパシタ５１、５２に電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備える。第２制御部２は、所定のキャパシタから次段のキャパシタに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチと、電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えている。電圧比較出力部３は最終段の各キャパシタから出力ノード１７に電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備える。

図１０に示すスイッチ１０１、１０２が第１の第１制御部２の電荷転送回路の各電荷転送スイッチを構成し、スイッチ１０３、１０４が第２制御部４（５）の電荷転送回路の各電荷転送スイッチを構成し、スイッチ１０５、１０６が電圧比較部３の電荷転送回路の各電荷転送スイッチを構成している。

図１１は、第１制御部２の構成を示す回路図である。この図１１に従い、第１制御部２ついて説明する。

第１制御部２は、第１の電荷転送回路側にＮＭＯＳ２１１を、第２の電荷転送回路側にＮＭＯＳ２１２を備える。第１の電荷転送回路側のＮＭＯＳ２１１のドレイン端子が第１の電荷転送回路のキャパシタに接続される側の第１のノード２１に接続され、ゲート端子が第２の電荷転送回路のキャパシタに接続される側の第２のノード２２に接続され、ソース端子及び基板端子が電源入力ノード２０に接続されている。

第２の電荷転送回路側のＮＭＯＳ２１２のドレイン端子が第２のノード２２、ゲート端子が第１のノード２１、ソース端子及び基板端子が電源入力端子１０に接続する電源入力ノード２０に接続されている。

図１２は、電圧比較出力部３の構成を示す回路図である。この図１２に従い、電圧比較出力部３ついて説明する。

電圧比較出力部３は、第１の電荷転送回路側にＰＭＯＳ３１１を、第２の電荷転送回路側にＰＭＯＳ３１２を備える。第１の電荷転送回路側のＰＭＯＳ３１１のドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側のノード３１、ゲート端子が第２の電荷転送回路のキャパシタ側に接続される側の他のノード３２、ソース及び基板端子が出力ノード３０に接続されている。

第２の電荷転送回路側にＰＭＯＳ３１２のドレイン端子がノード３２、ゲート端子がノード３１、ソース端子及び基板端子が出力ノード３０に接続されている。

上記した図１０において、キャパシタ５１、５４にＧＮＤの電位、キャパシタ５２、５３にＶＤＤの電位が与えられた場合、本回路の最良の動作状態としては、スイッチ１０１、１０４、１０５はオン状態、スイッチ１０２、１０３、１０６はオフ状態であり、ノード１１の電位はＶＤＤ、ノード１２の電位は２×ＶＤＤ、ノード１３の電位は３×ＶＤＤ、ノード１４の電位は２×ＶＤＤ、出力端子１７の電位は３×ＶＤＤとなる。

図１１及び図１２に示す構成の第１制御部２、電圧比較出力部３を用い、第２制御部４の電荷転送スイッチとしてＮＭＯＳを用いた実施形態を図１３、図１４に示す。この図１３、図１４においては、図１０におけるスイッチ１０３、１０４の実現手法として、電荷転送スイッチとしてＮＭＯＳ４１１、４１２、スイッチ手段４０１、４０２、４０３、４０４を用いたＮ型第２制御部４を用いて構成している。

Ｎ型第２制御部４における第１の電荷転送回路側に設けられるスイッチ手段は、スイッチ４０１とスイッチ４０３を直列に接続して設けられている。スイッチ４０１の一端は第１の電荷転送回路側のノード４１に接続され、他端はスイッチ４０３に接続されている。スイッチ４０３のスイッチ４０１と接続される側とは反対側の端子は第２の電荷転送回路の出力側のノード４４に接続されている。

また、Ｎ型第２制御部４における第２の電荷転送回路側に設けられるスイッチ手段は、スイッチ４０２とスイッチ４０４を直列に接続して設けられている。スイッチ４０２の一端は第２の電荷転送回路側のノード４２に接続され、他端はスイッチ４０４に接続されている。スイッチ４０４のスイッチ４０２と接続される側とは反対側の端子は第１の電荷転送回路の出力側のノード４３に接続されている。

第１の電荷転送回路のＮＭＯＳ４１１は、ゲート端子がスイッチ４０１とスイッチ４０３とのノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される第１の電荷転送回路の入力側のノード４１と接続され、ドレイン端子が第１の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノード４３と接続されている。

第２の電荷転送回路のＮ型ＭＯＳ４１２は、ゲート端子がスイッチ４０２とスイッチ４０４間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子が第２の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノード４４と接続されている。

図１３においては、キャパシタ５１、５４にＧＮＤの電位、キャパシタ５２、５３にＶＤＤの電位が与えられた場合を示している。この回路としては、ＮＭＯＳ２１１、ＮＭＯＳ４１２、ＰＭＯＳ３１１はオン状態、ＮＭＯＳ２１２、４１１、ＰＭＯＳ３１２はオフ状態となるように動作させる。そして、ノード４１の電位はＶＤＤ、ノード４２の電位は２×ＶＤＤ、ノード４３の電位は３×ＶＤＤ、ノード４４の電位は２×ＶＤＤ、出力端子１７の電位は３×ＶＤＤとなる。

第１の制御部２においては、第１の電荷転送回路側のＮＭＯＳ２１１のドレイン端子が第１の電荷転送回路のキャパシタ５１に接続される側の第１のノード２１に接続され、ゲート端子が第２の電荷転送回路のキャパシタ５２に接続される側の第２のノード２２に接続され、ソース端子及び基板端子が電源入力ノード２０に接続されている。キャパシタ５２にはＶＤＤの電位が与えられるので、ノード２２は２×ＶＤＤの電位となる。キャパシタ５１にはＧＮＤの電位が与えられるので、ノード２１はＶＤＤの電位となる。このためＮＭＯＳ２１１のゲート端子には２×ＶＤＤの電位が供給されることになり、ＮＭＯＳ２１１はオン状態となる。

第２の電荷転送回路側のＮＭＯＳ２１２のドレイン端子が第２のノード２２、ゲート端子が第１のノード２１、ソース端子及び基板端子が電源入力ノード２０に接続されている。また、ＮＭＯＳ２１２のドレイン端子が第２のノード２２、ゲート端子が第１の転送回路のキャパシタ５１に接続されている第１のノード２１、ソース端子及び基板端子が電源入力ノード２０に接続されている。このため、ＮＭＯＳ２１２のゲート端子にＶＤＤの電位が供給されることになり、ＮＭＯＳ２１２はオフ状態となる。

第２制御部４においては、第１の電荷転送回路のＮＭＯＳ４１１は、ゲート端子がスイッチ４０１とスイッチ４０３とのノード１５と接続され、ソース端子及び基板端子がキャパシタ５１からの電荷が転送される第１の電荷転送回路の入力側のノード４１と接続され、ドレイン端子が第１の電荷転送回路の後段のキャパシタ５３へ電荷が転送される出力側ノード４３と接続されている。キャパシタ５３には３×ＶＤＤの電位が与えられているので、ノード４３は３×ＶＤＤの電位となる。

第２の電荷転送回路のＮ型ＭＯＳ４１２は、ゲート端子がスイッチ４０２とスイッチ４０４間のノード１６と接続され、ソース端子及び基板端子が前段のキャパシタ５２からの電荷が転送される第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子が第２の電荷転送回路の後段のキャパシタ５４へ電荷が転送される出力側ノード４４と接続されている。キャパシタ５４にはＧＮＤの電位が与えられているので、ノード４４は２×ＶＤＤの電位となる。

ＮＭＯＳ４１１をオフ状態にするためには、ＮＭＯＳ４１１のゲート端子にＶＤＤの電位を与える必要がある。スイッチ４０１にはＶＤＤの電位が与えられ、スイッチ４０３には２×ＶＤＤの電位が与えられている。スイッチ４０１をオン、スイッチ４０３をオフになるように制御することで、ＮＭＯＳ４１１にはスイッチ４０１を介してＶＤＤの電位が与えられ、オフ状態となる。

Ｎ型ＭＯＳ４１２は、ゲート端子がスイッチ４０２とスイッチ４０４間のノード４６と接続され、ソース端子及び基板端子が前段のキャパシタ５２からの電荷が転送される第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子が第２の電荷転送回路の後段のキャパシタ５４へ電荷が転送される出力側ノード４４と接続されている。

ＮＭＯＳ４１２をオン状態にするためには、ＮＭＯＳ４１２のゲート端子に３×ＶＤＤの電位を与える必要がある。スイッチ４０２には２×ＶＤＤの電位が与えられ、スイッチ４０４には３×ＶＤＤの電位が与えられている。スイッチ４０２をオフ、スイッチ４０４をオンになるように制御することで、ＮＭＯＳ４１２にはスイッチ４０４を介して３×ＶＤＤの電位が与えられ、オン状態となる。

電圧比較出力部３においては、第１の電荷転送回路側のＰＭＯＳ３１１のドレイン端子が第１の電荷転送回路のキャパシタ５３側に接続される側のノード３１、ゲート端子が第２の電荷転送回路のキャパシタ５４側に接続される側の他のノード３２、ソース及び基板端子が出力ノード３０に接続されている。ノード３１が３×ＶＤＤの電位、ノード３２の電位が２×ＶＤＤであり、ＰＭＯＳ３１１のゲート端子には２×ＶＤＤの電位が与えられ、ＰＭＯＳ３１２のゲート端子には３×ＶＤＤの電位が与えられることになる。このため、ＰＭＯＳ３１１がオン状態、ＰＭＯＳ３１２がオフ状態となる。

図１３に示す状態とは、逆相状態の駆動信号が与えられた状態を図１４に示す。図１４においては、キャパシタ５１、５４にＶＤＤの電位、キャパシタ５２、５３にＧＮＤの電位が与えられた場合を示している。この回路としては、ＮＭＯＳ２１１、ＮＭＯＳ４１２、ＰＭＯＳ３１１はオフ状態、ＮＭＯＳ２１２、４１１、ＰＭＯＳ３１２はオン状態となるように動作させる。そして、ノード４１の電位は２×ＶＤＤ、ノード４２の電位ＶＤＤ、ノード４３の電位は２×ＶＤＤ、ノード４４の電位は３×ＶＤＤ、出力端子１７の電位は３×ＶＤＤとなる。

第１の制御部２においては、ノード２１は２×ＶＤＤ、ノード２２×ＶＤＤの電位となる。このためＮＭＯＳ２１１のゲート端子にはＶＤＤの電位が供給されることになり、ＮＭＯＳ２１１はオフ状態となる。また、ＮＭＯＳ２１２のゲート端子には２×ＶＤＤの電位がゲート端子に供給されることになり、ＮＭＯＳ２１２はオン状態となる。

第２制御部４においては、キャパシタ５３にはＧＮＤの電位が与えられているので、ノード４３は２×ＶＤＤの電位となる。キャパシタ５４にはＶＤＤの電位が与えられているので、ノード４４は３×ＶＤＤの電位となる。

ＮＭＯＳ４１１をオン状態にするためには、ＮＭＯＳ４１１のゲート端子に３×ＶＤＤの電位を与える必要がある。スイッチ４０１には２×ＶＤＤの電位が与えられ、スイッチ４０３には３×ＶＤＤの電位が与えられている。スイッチ４０１をオフ、スイッチ４０４をオンになるように制御することで、ＮＭＯＳ４１１にはスイッチ４０３を介して３×ＶＤＤの電位が与えられ、オン状態となる。

ＮＭＯＳ４１２をオフ状態にするためには、ＮＭＯＳ４１２のゲート端子にＶＤＤの電位を与える必要がある。スイッチ４０２にはＶＤＤの電位が与えられ、スイッチ４０４には３×ＶＤＤの電位が与えられている。スイッチ４０２をオン、スイッチ４０４をオフになるように制御することで、ＮＭＯＳ４１２にはスイッチ４０２を介してＶＤＤの電位が与えられ、オフ状態となる。

スイッチ４０１、４０２、４０３、４０４はスイッチ動作をすればよく、電流用トランジスタよりも小さいもので対応でき、面積をあまり大きくすることなく実現できる。

このようにして、図１０に示す理想的なスイッチのオンオフ状態が達成できる。

上記した構成により、電荷転送に要するスイッチを各々１つのトランジスタのみで実現することで図１３に示す構成では、上記した式（６）におけるＲｃｈ１を（９）式のように表せる。

Ｒｃｈ１＝Ｒ２１１＋Ｒ４１１＋Ｒ３１１（９）

また、Ｒｃｈ２は（１０）式のように表せる。

Ｒｃｈ２＝Ｒ２１２＋Ｒ４１２＋Ｒ３１２（１０）

上記したＲ２１１〜Ｒ３１２は各々ＭＯＳトランジスタ２１１〜３１２のオン状態でのドレイン−ソース間抵抗である。

上記の非特許文献１の回路構成においては、Ｎ段のチャージポンプ型昇圧回路では電荷転送経路中に直列接続された２Ｎ個のＭＯＳトランジスタが必要であったのに対し、この発明の回路構成においてはＮ＋１個の直列接続のＭＯＳトランジスタで構成される為、電荷転送経路におけるトランジスタのドレイン−ソース間抵抗の総和を削減することができ、重負荷に適した構成とすることができる。

Ｎ型第２制御部４については、スイッチ手段としてのスイッチ４０１、４０３及びスイッチ４０２、４０４をＭＯＳトランジスタで構成することができる。即ち、スイッチ手段としては、ＮＭＯＳとＰＭＯＳを直列に接続して構成し、両トランジスタのノードを電荷転送スイッチとしてのＮＭＯＳのゲート端子に与えるように構成すればよい。ＮＭＯＳとＰＭＯＳを用いたスイッチ手段により、いくつかの構成例を提供できる。図１５から図１８にその構成例を示す。

図１５は、Ｎ型第２制御部４の第１の構成例（１）を示す回路図である。図１５に示すＮ型第２制御部４は、第１の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１３とスイッチ用ＰＭＯＳ４１５が直列に接続されて構成される。また、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１４とスイッチ用ＰＭＯＳ４１６が直列に接続されて構成される。

これらスイッチ用のＮＭＯＳ及びＰＭＯＳはスイッチ動作が確保されればよく、電流用トランジスタに比べて面積の小さなトランジスタで構成可能である。

第１の電荷転送回路のＮＭＯＳ４１３のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子が第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子がＰＭＯＳ４１５のドレイン端子に接続されている。

第１の電荷転送回路のＰＭＯＳ４１５のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ドレイン端子がＮＭＯＳ４１３のドレイン端子に接続され、ゲート端子が第１の電荷転送回路の出力側ノード４３と接続されている。

ＮＭＯＳ４１３とＰＭＯＳ４１５のドレイン端子間のノード４５が第１の転送回路の電荷転送スイッチとしてのＮＭＯＳ４１１のゲート端子と接続されている。

第２の電荷転送回路のＮＭＯＳ４１４のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第１の電荷転送回路の入力側ノード４１と接続され、ドレイン端子がＰＭＯＳ４１６のドレイン端子に接続されている。

第２の電荷転送回路のＰＭＯＳ４１６のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ドレイン端子がＮＭＯＳ４１４のドレイン端子に接続され、ゲート端子が第２の電荷転送回路の出力側ノード４４と接続されている。

ＮＭＯＳ４１４とＰＭＯＳ４１６のドレイン端子間のノード４６が第２の転送回路の電荷転送スイッチとしてのＮＭＯＳ４１２のゲート端子と接続されている。

Ｎ型第２制御部４の第１の構成例（１）においては、上記のように各端子が接続されたＮＭＯＳ４１３とＮＭＯＳ４１４とで構成された第１ＮＭＯＳブロック４２１と、ＰＭＯＳ４１５とＰＭＯＳ４１６とで構成された第１ＰＭＯＳブロック４３１を備える。

上記した図１３に示したように、キャパシタ５１、５４にＧＮＤの電位が与えられ、キャパシタ５２、５３にＶＤＤが与えられ場合には、第１ＮＭＯＳブロック４２１、第１ＰＭＯＳブロック４３１は以下のように動作する。

第１ＮＭＯＳブロック４２１において、ノード４２とノード４１の電位差はＶＤＤであり、これがＶｔｎ以上である場合、ＮＭＯＳ４１３はオン状態となる。その状態においてＮＭＯＳ４１４はオフ状態である。

同様に、第１ＰＭＯＳブロック４３１において、ノード４４とノード４３の電位差は−ＶＤＤであり、これが−｜Ｖｔｐ｜以上である場合、ＰＭＯＳ４１６はオン状態となる。その状態においてＰＭＯＳ４１５はオフ状態である。

上記第１ＮＭＯＳブロック４２１と第１ＰＭＯＳブロック４３１の作用により、ノード４５の電位はＮＭＯＳ４１３がオン状態であり、ＰＭＯＳ４１５がオフ状態である為、ノード４１の電位ＶＤＤとなり、ノード４６の電位はＮＭＯＳ４１４がオフ状態であり、ＰＭＯＳ４１６がオン状態である為、ノード４３の電位３×ＶＤＤとなる。このようにＮＭＯＳ４１１およびＮＭＯＳ４１２のゲート端子の電位が制御されるので、ＮＭＯＳ４１１がオフ状態、ＮＭＯＳ４１２がオン状態となる。

上記した図１４に示したように、キャパシタ５１、５４にＶＤＤの電位が与えられ、キャパシタ５２、５３にＧＮＤが与えられ場合には、第１ＮＭＯＳブロック４２１、第１ＰＭＯＳブロック４３１は以下のように動作する。

第１ＮＭＯＳブロック４２１において、ノード４２とノード４１の電位差は−ＶＤＤであり、これがＶｔｎ以下である場合、ＮＭＯＳ４１３はオフ状態となる。その状態においてＮＭＯＳ４１４はオン状態である。

同様に、第１ＰＭＯＳブロック４３１において、ノード４４とノード４３の電位差はＶＤＤであり、これが｜Ｖｔｐ｜以上である場合、ＰＭＯＳ４１６はオフ状態となる。その状態においてＰＭＯＳ４１５はオン状態である。

上記第１ＮＭＯＳブロック４２１と第１ＰＭＯＳブロック４３１の作用により、ノード４５の電位はＰＭＯＳ４１５がオン状態であり、ＮＭＯＳ４１３がオフ状態である為、ノード４３の電位３×ＶＤＤとなり、ノード４６の電位はＮＭＯＳ４１４がオン状態であり、ＰＭＯＳ４１６がオフ状態である為、ノード４３の電位ＶＤＤとなる。このようにＮＭＯＳ４１１およびＮＭＯＳ４１２のゲート端子の電位が制御されるので、ＮＭＯＳ４１１がオン状態、ＮＭＯＳ４１２がオフ状態となる。

図１６は、Ｎ型第２制御部４の第２の構成例（２）を示す回路図である。図１６に示すＮ型第２制御部４は、第１の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１３とスイッチ用ＰＭＯＳ４１５が直列に接続され、そしてＮＭＯＳ４１３のゲート端子とＰＭＯＳ４１５のゲート端子は接続されて構成される。また、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１４とスイッチ用ＰＭＯＳ４１６が直列に接続され、そしてＮＭＯＳ４１４のゲート端子とＰＭＯＳ４１６のゲート端子は接続されて構成される。

第１の電荷転送回路のＮＭＯＳ４１３のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ＰＭＯＳ４１５のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ＮＭＯＳ４１３のドレイン端子とＰＭＯＳ４１５のドレイン端子とが接続されている。ＮＭＯＳ４１３及びＰＭＯＳ４１５のゲート端子が第２の電荷転送回路のＮＭＯＳ４１４のドレイン端子とＰＭＯＳ４１６のドレイン端子の接続部４６に接続されている。

第２の電荷転送回路のＮＭＯＳ４１４のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ＰＭＯＳ４１５のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ＮＭＯＳ４１４のドレイン端子とＰＭＯＳ４１６のドレイン端子とが接続されている。ＮＭＯＳ４１４及びＰＭＯＳ４１４のゲート端子が第１の電荷転送回路のＮＭＯＳ４１３のドレイン端子とＰＭＯＳ４１５のドレイン端子の接続部４５に接続されている。

図１６に示すＮ型第２制御部４の第２の構成は、ゲート端子への電位供給の方法として、上記のように、ドレイン端子がノード４５、ゲート端子がノード４６、ソース端子及び基板端子がノード４１に接続されたＮＭＯＳ４１３とドレイン端子がノード４６、ゲート端子がノード４５、ソース端子及び基板端子がノード４２に接続されたＮＭＯＳ４１４とにより構成される第２ＮＭＯＳブロック４２２とドレイン端子がノード４５、ゲート端子がノード４６、ソース端子及び基板端子がノード４４に接続されたＰＭＯＳ４１５とドレイン端子がノード４６、ゲート端子がノード４５、ソース端子及び基板端子がノード４３に接続されたＰＭＯＳ４１６により構成された第２ＰＭＯＳブロック４３２を用いている。

上記した図１３に示したキャパシタ５１、５４にＧＮＤの電位が与えられ、キャパシタ５２、５３にＶＤＤが与えられ場合には、第２ＮＭＯＳブロック４２２、第２ＰＭＯＳブロック４３２は以下のように動作する。

即ち、図１６に示すＮ型第２制御部の第２の構成例にて、ノード４５の電位はＮＭＯＳ４１３のソース電位がＶＤＤであり、ＰＭＯＳ４１５のソース電位が２×ＶＤＤであることより、ＶＤＤ以上２×ＶＤＤ以下の電位である。また、ノード４６の電位はＮＭＯＳ４１４のソース電位が２×ＶＤＤであり、ＰＭＯＳ４１６のソース電位が３×ＶＤＤであることから、２×ＶＤＤ以上３×ＶＤＤ以下の電位である。

上記の電位関係により、ＮＭＯＳ４１３はオン状態となり、ＰＭＯＳ４１５はオフ状態となる為、ノード４５の電位はＶＤＤに等しくなる。また、ＮＭＯＳ４１４はオフ状態となりＰＭＯＳ４１６はオン状態となる為、ノード４６の電位は３×ＶＤＤに等しくなる。

また、図１４に示すように、キャパシタ５１、５４にＶＤＤの電位が与えられ、キャパシタ５２、５３にＧＮＤが与えられ場合には、第２ＮＭＯＳブロック４２２、第２ＰＭＯＳブロック４３２は以下のように動作する。

即ち、図１６に示すＮ型第２制御部の第２の構成例にて、ノード４５の電位はＮＭＯＳ４１３のソース電位が２×ＶＤＤであり、ＰＭＯＳ４１５のソース電位が３×ＶＤＤであることより、２×ＶＤＤ以上３×ＶＤＤ以下の電位である。また、ノード４６の電位はＮＭＯＳ４１４のソース電位がＶＤＤであり、ＰＭＯＳ４１６のソース電位が２×ＶＤＤであることから、ＶＤＤ以上２×ＶＤＤ以下の電位である。

上記の電位関係により、ＮＭＯＳ４１３はオフ状態となり、ＰＭＯＳ４１５はオン状態となる為、ノード４５の電位は３×ＶＤＤに等しくなる。また、ＮＭＯＳ４１４はオン状態となりＰＭＯＳ４１６はオフ状態となる為、ノード４６の電位はＶＤＤに等しくなる。

上記した第１及び第２ＮＭＯＳブロック４２１、４２２と第１及び第２ＰＭＯＳブロック４３１、４３２は相互に組み合わせて使用することができる。組み合わせの例を第３の構成例、第４の構成例として図１７及び図１８に示す。

図１７は、Ｎ型第２制御部４の第３の構成例（３）を示す回路図である。図１７に示すＮ型第２制御部４は、第１のＮＭＯＳブロック４２１と第２のＰＭＯＳブロック４３２を組み合わせたものである。

第１の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１３とスイッチ用ＰＭＯＳ４１５が直列に接続され、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ４１４とスイッチ用ＰＭＯＳ４１６が直列に接続されている。

Ｎ型第２制御部４の第３の構成例（３）においては、第１の電荷転送回路のＮＭＯＳ４１３のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子が第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子がＰＭＯＳ４１５のドレイン端子に接続されている。第１の電荷転送回路のＰＭＯＳ４１５のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ゲート端子が第２の電荷転送回路のノード４６に接続されている。

第２の電荷転送回路のＮＭＯＳ４１４のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第１の電荷転送回路の入力側ノード４１と接続され、ドレイン端子がＰＭＯＳ４１６のドレイン端子に接続されている。第２の電荷転送回路のＰＭＯＳ４１６のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ゲート端子が第１の電荷転送回路のノード４５に接続されている。

図１７に示すＮ型第２制御部４においても上記と同様に理想的なオンオフ状態が達成できる。

図１８は、Ｎ型第２制御部４の第４の構成例（４）を示す回路図である。図１８に示すＮ型第２制御部４は、第２のＮＭＯＳブロック４２１と第１のＰＭＯＳブロック４３２を組み合わせたものである。

Ｎ型第２制御部４の第４の構成例においては、第１の電荷転送回路のＮＭＯＳ４１３のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子が第２の電荷転送回路のノード４６に接続され、ドレイン端子がＰＭＯＳ４１５のドレイン端子に接続されている。

第１の電荷転送回路のＰＭＯＳ４１５のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ゲート端子が第１の電荷転送回路の出力側ノード４３と接続されている。

第２の電荷転送回路のＮＭＯＳ４１４のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第１の電荷転送回路のノード４５に接続され、ドレイン端子がＰＭＯＳ４１６のドレイン端子に接続されている。

第２の電荷転送回路のＰＭＯＳ４１６のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ゲート端子が第２の電荷転送回路の出力側ノード４４と接続されている。

図１８に示すＮ型第２制御部４においても上記と同様に理想的なオンオフ状態が達成できる。

次に、図９に示す２段チャージポンプの構成を上記した図１１に示す第１制御部、図１５に示す第２制御部、図１２に示す電圧比較部を用いた具体的実施例を図１９に示す。

図１９の回路において、クロック信号φがＶＤＤの時、第２のノード４２の電位が２×ＶＤＤに上昇し、ＮＭＯＳ２１１はオン状態となる。それにより、第１の電荷転送回路側のノード４１の電位は電源入力１０の電位ＶＤＤと同電位となる。

ノード４１の電位がＶＤＤ、第２の電荷転送回路側のノード４２の電位が２×ＶＤＤである事からＮＭＯＳ４１３はオン状態となる為、第１の電荷転送回路のノード４５の電位を第１のノード４１に引き下げる方向に働く。この結果ＮＭＯＳ４１１はオフ状態に近くなる。

また、ノード４１の電位とノード４２の電位よりＮＭＯＳ４１４はオフ状態となる為、第２の電荷転送回路側のノード４６の電位はノード４２の電位から切り離され、より高い電位に向かう。その為ＮＭＯＳ４１４はオン状態に近くなる。

第１の電荷転送回路の出力側のノード４３においては、ＮＭＯＳ４１１がオフ状態に近く、容量素子５３にＶＤＤの電位が与えられているので、３×ＶＤＤの電位が得られる。また、第２の電荷転送回路の出力側のノード４４においては、ＮＭＯＳ４１２がオン状態に近い為、ノード４２の電位２×ＶＤＤと同電位となる。

ノード６３の電位が３×ＶＤＤ、ノード４４の電位が２×ＶＤＤである事から、ＰＭＯＳ４１５はオフ状態となり、ＮＭＯＳ４１３がオン状態である事と合わせて考えると、スイッチ手段内のノード４５の電位は入力側のノード４１の電位ＶＤＤに固定され、ＮＭＯＳ４１１は確実にオフ状態となる。また、ＰＭＯＳ４１６はオン状態となり、ＮＭＯＳ４１４がオフ状態である事とあわせて考えると、スイッチ手段内のノード４６の電位は出力側のノード４３の電位３×ＶＤＤに固定され、ＮＭＯＳ４１２は確実にオン状態となる。

また、ノード４３の電位とノード４４の電位よりＰＭＯＳ３１１はオン状態となり、出力側のノード４３の電位３×ＶＤＤが出力端子１７に出力される。その場合ＰＭＯＳ３１２はオフ状態であり、出力側のノード４４の電位２×ＶＤＤは出力端子１７より切り離される。

この実施形態の回路は、２系統の電荷転送回路が対称の構成をしている為、クロック信号φがＧＮＤの場合においても対応したスイッチを導通及び遮断させることにより昇圧動作が可能である。

また、この発明の実施例はＮ型第２制御部４の構成が図１５から図１８に示す構成のいずれを用いても昇圧動作が可能である。

図２０は、図９に示す２段チャージポンプの構成を上記した図１１に示す第１制御部、図１６に示す第２制御部、図１２に示す電圧比較部を用いた具体的実施例である。

この実施例においても上述したように、電荷転送スイッチとしてのＮＭＯＳ２１１、２１２、４１１、４１２、ＰＭＯＳ３１１、３１２を同様に理想的なオンオフ状態が達成でき対応したスイッチを導通及び遮断させることにより昇圧動作が行える。

図１１及び図１２に示す構成の第１制御部２、電圧比較出力部３を用い、第２制御部４の電荷転送スイッチとしてＰＭＯＳを用いた実施形態を図２１、図２２に示す。この図１３、図１４においては、図１０におけるスイッチ１０３、１０４の実現手法として、電荷転送スイッチとしてＰＭＯＳ５１７、５１８、スイッチ手段５０１、５０２、５０３、５０４を用いたＰ型第２制御部５を用いて構成している。

Ｐ型第２制御部５における第１の電荷転送回路側に設けられるスイッチ手段は、スイッチ５０１とスイッチ５０３を直列に接続して設けられている。スイッチ５０１の一端は第１の電荷転送回路側のノード４１に接続され、他端はスイッチ５０３に接続されている。スイッチ５０３のスイッチ５０１と接続される側とは反対側の端子は第１の電荷転送回路の出力側のノード４３に接続されている。

また、Ｐ型第２制御部４における第２の電荷転送回路側に設けられるスイッチ手段は、スイッチ５０２とスイッチ５０４を直列に接続して設けられている。スイッチ５０２の一端は第２の電荷転送回路側のノード４２に接続され、他端はスイッチ５０４に接続されている。スイッチ５０４のスイッチ５０２と接続される側とは反対側の端子は第２の電荷転送回路の出力側のノード４４に接続されている。

第１の電荷転送回路のＰＭＯＳ５１７は、ゲート端子がスイッチ５０１とスイッチ５０３とのノード５５と接続され、ソース端子及び基板端子が後段のキャパシタへ電荷を転送する第１の電荷転送回路の出力側のノード４３と接続され、ドレイン端子が第１の電荷転送回路の前段のキャパシタから電荷が転送される入力側ノード４１と接続されている。

第２の電荷転送回路のＰ型ＭＯＳ５１８は、ゲート端子がスイッチ５０２とスイッチ５０４間のノード５６と接続され、ソース端子及び基板端子が後段のキャパシタへ電荷が転送される第２の電荷転送回路の出力側ノード４４と接続され、ドレイン端子が第２の電荷転送回路の前段のキャパシタから電荷が転送される入力側ノード４２と接続されている。

図２１においては、キャパシタ５１、５４にＧＮＤの電位、キャパシタ５２、５３にＶＤＤの電位が与えられた場合を示している。この回路としては、ＮＭＯＳ２１１、ＰＭＯＳ５１８、ＰＭＯＳ３１１はオン状態、ＮＭＯＳ２１２、ＰＭＯＳ５１７、ＰＭＯＳ３１２はオフ状態となるように動作させる。そして、ノード４１の電位はＶＤＤ、ノード４２の電位は２×ＶＤＤ、ノード４３の電位は３×ＶＤＤ、ノード４４の電位は２×ＶＤＤ、出力端子１７の電位は３×ＶＤＤとなる。

Ｐ型第２制御部５においては、第１の電荷転送回路のＰＭＯＳ４１１は、ゲート端子がスイッチ５０１とスイッチ５０３とのノード５５と接続され、ソース端子及び基板端子が第１の電荷転送回路の後段のキャパシタ５３へ電荷が転送される出力側ノード４３と接続され、ドレイン端子がキャパシタ５１からの電荷が転送される第１の電荷転送回路の入力側のノード４１と接続されている。キャパシタ５３には３×ＶＤＤの電位が与えられているので、ノード４３は３×ＶＤＤの電位となる。

第２の電荷転送回路のＰ型ＭＯＳ５１８は、ゲート端子がスイッチ５０２とスイッチ５０４間のノード５６と接続され、ソース端子及び基板端子が第２の電荷転送回路の後段のキャパシタ５４へ電荷が転送される出力側ノード４４と接続され、ドレイン端子が前段のキャパシタ５２からの電荷が転送される第２の電荷転送回路の入力側ノード４２と接続されている。キャパシタ５４にはＧＮＤの電位が与えられているので、ノード４４は２×ＶＤＤの電位となる。

ＰＭＯＳ５１７をオフ状態にするためには、ＰＭＯＳ５１７のゲート端子に３×ＶＤＤの電位を与える必要がある。スイッチ５０１には２×ＶＤＤの電位が与えられ、スイッチ５０３には３×ＶＤＤの電位が与えられている。スイッチ５０１をオフ、スイッチ５０３をオンになるように制御することで、ＰＭＯＳ５１７にはスイッチ５０３を介して３×ＶＤＤの電位が与えられ、オフ状態となる。

Ｐ型ＭＯＳ５１８は、ゲート端子がスイッチ５０２とスイッチ５０４間のノード５６と接続され、ソース端子及び基板端子が第２の電荷転送回路の後段のキャパシタ５４へ電荷が転送される出力側ノード４４と接続され、ドレイン端子が前段のキャパシタ５２からの電荷が転送される第２の電荷転送回路の入力側ノード４２と接続されている。

ＰＭＯＳ５１８をオン状態にするためには、ＰＭＯＳ５１８のゲート端子にＶＤＤの電位を与える必要がある。スイッチ５０２にはＶＤＤの電位が与えられ、スイッチ４０４には２×ＶＤＤの電位が与えられている。スイッチ５０２をオン、スイッチ５０４をオフになるように制御することで、ＰＭＯＳ５１８にはスイッチ５０２を介してＶＤＤの電位が与えられ、オン状態となる。

図２１に示す状態とは、逆相状態の駆動信号が与えられた状態を図２２に示す。図２２においては、キャパシタ５１、５４にＶＤＤの電位、キャパシタ５２、５３にＧＮＤの電位が与えられた場合を示している。この回路としては、ＮＭＯＳ２１１、ＮＭＯＳ４１２、ＰＭＯＳ３１１はオフ状態、ＮＭＯＳ２１２、４１１、ＰＭＯＳ３１２はオン状態となるように動作させる。そして、ノード４１の電位は２×ＶＤＤ、ノード４２の電位ＶＤＤ、ノード４３の電位は２×ＶＤＤ、ノード４４の電位は３×ＶＤＤ、出力端子１７の電位は３×ＶＤＤとなる。

第２制御部５においては、キャパシタ５３にはＧＮＤの電位が与えられているので、ノード４３は２×ＶＤＤの電位となる。キャパシタ５４にはＶＤＤの電位が与えられているので、ノード４４は３×ＶＤＤの電位となる。

ＰＭＯＳ５１７をオン状態にするためには、ＰＭＯＳ５１７のゲート端子にＶＤＤの電位を与える必要がある。スイッチ５０１にはＶＤＤの電位が与えられ、スイッチ５０３には２×ＶＤＤの電位が与えられている。スイッチ５０１をオン、スイッチ５０３をオフになるように制御することで、ＰＭＯＳ５１７にはスイッチ５０１を介してＶＤＤの電位が与えられ、オン状態となる。

ＰＭＯＳ５１８をオフ状態にするためには、ＰＭＯＳ５１８のゲート端子に３×ＶＤＤの電位を与える必要がある。スイッチ５０２には２×ＶＤＤの電位が与えられ、スイッチ５０３には３×ＶＤＤの電位が与えられている。スイッチ５０２をオフ、スイッチ５０４をオンになるように制御することで、ＰＭＯＳ５１８にはスイッチ５０４を介して３×ＶＤＤの電位が与えられ、オフ状態となる。

スイッチ５０１、５０２、５０３、５０４はスイッチ動作をすればよく、電流用トランジスタよりも小さいもので対応でき、面積をあまり大きくすることなく実現できる。

上記した構成により、電荷転送に要するスイッチを各々１つのトランジスタのみで実現することで図２１に示す構成では、上記した式（６）におけるＲｃｈ１を（１１）式のように表せる。

Ｒｃｈ１＝Ｒ２１１＋Ｒ５１７＋Ｒ３１１（１１）

また、Ｒｃｈ２は（１２）式のように表せる。

Ｒｃｈ２＝Ｒ２１２＋Ｒ５１８＋Ｒ３１２（１２）

上記したＲ２１１、２１２、３１２、５１７、５１８は各々ＭＯＳトランジスタ２１１、２１２、３１２、５１７、５１８のオン状態でのドレインソース間抵抗である。

Ｐ型第２制御部５については、スイッチ手段としてのスイッチ５０１、５０３及びスイッチ５０２、５０４をＭＯＳトランジスタで構成することができる。即ち、スイッチ手段としては、ＮＭＯＳとＰＭＯＳを直列に接続して構成し、両トランジスタのノードを電荷転送スイッチとしてのＰＭＯＳのゲート端子に与えるように構成すればよい。ＮＭＯＳとＰＭＯＳを用いたスイッチ手段により、いくつかの構成例を提供できる。図２３から図２６にその構成例を示す。

図２３は、Ｐ型第２制御部５の第１の構成例（１）を示す回路図である。図２３に示すＰ型第２制御部５は、第１の電荷転送回路に用いられるスイッチ手段として、スイチ用ＮＭＯＳ５１３とスイッチ用ＰＭＯＳ５１５が直列に接続されて構成される。また、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ５１４とスイッチ用ＰＭＯＳ５１６が直列に接続されて構成される。

第１の電荷転送回路のＮＭＯＳ５１３のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第１の電荷転送回路の入力側ノード４１と接続され、ドレイン端子がＰＭＯＳ５１５のドレイン端子に接続されている。第１の電荷転送回路のＰＭＯＳ５１５のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ゲート端子が第２の電荷転送回路の出力側ノード４４と接続されている。ＮＭＯＳ５１３とＰＭＯＳ５１５の各ドレイン端子のノード５５はＰＭＯＳ５１７のゲート端子に接続されている。

第２の電荷転送回路のＮＭＯＳ５１４のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子が第２の電荷転送回路の入力側ノード４２と接続され、ドレイン端子がＰＭＯＳ５１６ドレイン端子に接続されている。

第２の電荷転送回路のＰＭＯＳ５１６のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ゲート端子が第１の電荷転送回路の出力側ノード４３と接続されている。

図２３に示すＰ型第２制御部５の第１の構成例（１）は、ＰＭＯＳ５１７のゲート端子に対する電位供給の手段として、第３ＮＭＯＳブロック５２３と第３ＰＭＯＳブロック５３３を備える。第３ＮＭＯＳブロック５２３は上記のように、ドレイン端子がノード５５、ゲート端子がノード４１、ソース端子及び基板端子がノード４２に接続されたＮＭＯＳ５１３とドレイン端子がノード５６、ゲート端子がノード４２、ソース端子及び基板端子がノード４１に接続されたＮＭＯＳ５１４とにより構成される。第３ＰＭＯＳブロック５３３は、ドレイン端子がノード５５、ゲート端子がノード４４、ソース及び基板端子がノード４３３に接続されたＰＭＯＳ５１５とドレイン端子がノード４６、ゲート端子がノード４３、ソース端子及び基板端子がノード４４に接続されたＰＭＯＳ５１６により構成される。

図２１に示すように、キャパシタ５１、５４にＧＮＤ電位がキャパシタ５２、５３にＶＤＤ電位が与えられると、第３ＮＭＯＳブロック５２３においてノード４２とノード４１の電位差はＶＤＤであり、これがＶｔｎ以上の場合ＮＭＯＳ５１４はオン状態になる。その時、ＮＭＯＳ５１３はオフ状態である。

同様に、第３ＰＭＯＳ５３３ブロックにおいてノード４４とノード４３の電位差は−ＶＤＤであり、これが−｜Ｖｔｐ｜以上の場合にＰＭＯＳ５１５がオン状態となる。その時、ＰＭＯＳ５１６はオフ状態である。

上記第３ＮＭＯＳブロック５２３と第３ＰＭＯＳブロック５３３の作用により、ノード５５の電位はＮＭＯＳ５１３がオフ状態であり、ＰＭＯＳ５１５がオン状態である為、ノード４３の電位３×ＶＤＤと等しくなり、ノード５６の電位はＮＭＯＳ５１４がオン状態であり、ＰＭＯＳ５１６がオフ状態である為、ノード４１の電位ＶＤＤと等しくなる。

図２４は、Ｐ型第２制御部５の第２の構成例（２）を示す回路図である。図２４に示すＰ型第２制御部５は、第１の電荷転送回路に用いられるスイッチ手段として、スイチ用ＮＭＯＳ５１３とスイッチ用ＰＭＯＳ５１５が直列に接続されて構成される。また、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ５１４とスイッチ用ＰＭＯＳ５１６が直列に接続されて構成される。

第１の電荷転送回路のスイッチ手段としてＮＭＯＳ５１３のゲート端子とＰＭＯＳ５１５のゲート端子は接続され、第２の電荷転送回路のスイッチ手段としてＮＭＯＳ５１４のゲート端子とＰＭＯＳ５１６のゲート端子は接続されている。

第１の電荷転送回路のＮＭＯＳ５１３のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ＰＭＯＳ５１５のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続されている。ＮＭＯＳ４１３のドレイン端子とＰＭＯＳ５１５のドレイン端子とが接続され、そのノード５５が電荷転送スイッチとしてのＰＭＯＳ５１７のゲート端子に接続されている。ＮＯＭＳ５１３及びＰＭＯＳ５１５のゲート端子が第２の電荷転送回路のＮＭＯＳ５１４ドレイン端子とＰＭＯＳ５１６のドレイン端子のノード５６に接続されている。

第２の電荷転送回路のＮＭＯＳ５１４のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ＰＭＯＳ５１６のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続されている。ＮＭＯＳ４１４のドレイン端子とＰＭＯＳ５１６のドレイン端子とが接続され、そのノード５６が電荷転送スイッチとしてのＰＭＯＳ５１８のゲート端子に接続されている。ＮＯＭＳ５１４及びＰＭＯＳ５１６のゲート端子がノード５５に接続されている。

図２４に示すＰ型第２制御部５の第２の構成例は、ＰＭＯＳ５１７、５１８のゲート端子に対する電位供給の手段として、第４ＮＭＯＳブロック５２４と第３ＰＭＯＳブロック５３４を備える。

第４ＮＭＯＳブロック５２４は、ドレイン端子がノード５５、ゲート端子がノード５６、ソース端子及び基板端子がノード４２に接続されたＮＭＯＳ５１３とドレイン端子がノード５６、ゲート端子がノード５５、ソース端子及び基板端子がノード４１に接続されたＮＭＯＳ５１４により構成される。

第４ＰＭＯＳブロック５３４は、ドレイン端子がノード５５、ゲート端子がノード５６、ソース端子及び基板端子がノード４３に接続されたＰＭＯＳ５１５とドレイン端子がノード５６、ゲート端子がノード５５、ソース端子及び基板端子がノード４４に接続されたＰＭＯＳ５１６により構成される。

図２４に示すＰ型第２制御部５の第２の構成例（２）にて、図２１に示すように、キャパシタ５１、５４にＧＮＤ電位がキャパシタ５２、５３にＶＤＤ電位が与えられると、ノード５５の電位はＮＭＯＳ５１３のソース電位が２×ＶＤＤであり、ＰＭＯＳ５１５のソース電位が３×ＶＤＤであることより、２×ＶＤＤ以上３×ＶＤＤ以下の電位である。

また、ノード５６の電位はＮＭＯＳ５１４のソース電位がＶＤＤであり、ＰＭＯＳ５１６のソース電位がＶＤＤであることから、ＶＤＤ以上２×ＶＤＤ以下の電位である。

上記の電位関係により、ＮＭＯＳ５１３はオフ状態となり、ＰＭＯＳ５１５はオン状態となる為、ノード５５の電位は３×ＶＤＤに等しくなる。また、ＮＭＯＳ５１４はオン状態となりＰＭＯＳ５１６はオフ状態となる為、ノード５６の電位はＶＤＤに等しくなる。

上記した第３及び第４ＮＭＯＳブロック５２３、５２４と第３及び第４ＰＭＯＳブロック５３２、５３４は相互に組み合わせて使用することができる。組み合わせの例を第４の構成例、第５の構成例として図２５及び図２６に示す。

図２５は、Ｐ型第２制御部５の第３の構成例（３）を示す回路図である。図２５に示すＰ型第２制御部５は、第３のＮＭＯＳブロック５２３と第４のＰＭＯＳブロック５３４を組み合わせたものである。

第１の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ５１３とスイッチ用ＰＭＯＳ５１５が直列に接続され、第２の電荷転送回路に用いられるスイッチ手段として、スイッチ用ＮＭＯＳ５１４とスイッチ用ＰＭＯＳ５１６が直列に接続されている。

第１の電荷転送回路のＮＭＯＳ５１３のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第１の電荷転送回路の入力側ノード４１と接続されている。ＮＭＯＳ５１３のドレイン端子とＰＭＯＳ５１５のドレイン端子とが接続され、そのノード５５が電荷転送スイッチのＰＭＯＳ５１１のゲート端子に接続されている。

第１の電荷転送回路のＰＭＯＳ５１５のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ゲート端子が第２の電荷転送回路のＮＭＯＳ５１４のドレイン端子とＰＭＯＳ５１６のドレイン端子とのノード５６に接続されている。

第２の電荷転送回路のＮＭＯＳ５１４のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子が第２の電荷転送回路の入力側ノード４２と接続されている。ＮＭＯＳ５１４のドレイン端子とＰＭＯＳ５１６のドレイン端子とが接続され、そのノード５６が電荷転送スイッチのＰＭＯＳ５１２のゲート端子に接続されている。

第２の電荷転送回路のＰＭＯＳ５１６のソース端子及び基板端子が第２の電荷転送回路の出力側ノード４４と接続され、ゲート端子がノード５５に接続されている。

図２５に示すＰ型第２制御部５においても上記と同様に理想的なオンオフ状態が達成できる。

図２６は、Ｐ型第２制御部５の第４の構成例（４）を示す回路図である。図２６に示すＰ型第２制御部５は、第４のＮＭＯＳブロック５２４と第３のＰＭＯＳブロック５３３を組み合わせたものである。

第１の電荷転送回路のＮＭＯＳ５１３のソース端子及び基板端子が第２の電荷転送回路の入力側ノード４２と接続され、ゲート端子が第２の電荷転送回路のＮＭＯＳ５１４のドレイン端子とＰＭＯＳ５１６のドレイン端子とのノード５６に接続されている。ＮＭＯＳ５１３のドレイン端子とＰＭＯＳ５１５のドレイン端子とが接続され、そのノード５５が電荷転送スイッチとしてのＰＭＯＳ５１１のゲート端子と接続されている。

第１の電荷転送回路のＰＭＯＳ５１５のソース端子及び基板端子が第１の電荷転送回路の出力側ノード４３と接続され、ゲート端子が第２の電荷転送回路の出力側ノード４４と接続されている。

第２の電荷転送回路のＮＭＯＳ５１４のソース端子及び基板端子が第１の電荷転送回路の入力側ノード４１と接続され、ゲート端子がノード５５に接続されている。ＮＭＯＳ５１４のドレイン端子とＰＭＯＳ５１６のドレイン端子とが接続され、そのノード５６が電荷転送スイッチとしてのＰＭＯＳ５１２のゲート端子と接続されている。

図２６に示すＰ型第２制御部５においても上記と同様に理想的なオンオフ状態が達成できる。

次に、図９に示す２段チャージポンプの構成を上記した図１１に示す第１制御部、図２３に示すＰ型第２制御部、図１２に示す電圧比較部を用いた具体的実施例を図２７に示す。

図２７の回路において、クロック信号φがＶＤＤの時、ノード４２の電位が２×ＶＤＤに上昇し、ＮＭＯＳ２１１はオン状態となる。それにより、第１の電荷転送回路側のノード４１の電位は電源入力１０の電位ＶＤＤと同電位となる。それにより、第１の電荷転送回路側のノード４１の電位は電源入力１０の電位ＶＤＤと同電位となる。また、ＮＭＯＳ２１２はオフ状態となる。

ノード４１の電位がＶＤＤ、第２の電荷転送回路側のノード４２の電位が２×ＶＤＤである事からＮＭＯＳ５１３はオフ状態となる。そして、ＮＭＯＳ５１４はオン状態となる為、第２の電荷転送回路のノード５６の電位を第１のノード４１に引き下げる方向に働く。この結果ＰＭＯＳ５１８はオン状態に近くなる。そして、第２の電荷転送回路の出力側のノード４４においては、ＰＭＯＳ５１８がオン状態に近い為、ノード４２の電位２×ＶＤＤと同電位となる。

また、ノード４１の電位とノード４２の電位よりＮＭＯＳ５１３はオフ状態となる為、第１の電荷転送回路側のノード５５の電位はノード４１の電位から切り離され、より高い電位に向かう。その為ＰＭＯＳ５１７はオフ状態に近くなる。

第１の電荷転送回路の出力側のノード４３においては、ＰＭＯＳ５１７がオフ状態に近く、キャパシタ５３にＶＤＤの電位が与えられているので、３×ＶＤＤの電位が得られる。

また、第２の電荷転送回路の出力側のノード４４においては、ＰＭＯＳ５１８がオン状態に近い為、ノード４２の電位２×ＶＤＤと同電位となる。

ノード４３の電位が３×ＶＤＤ、ノード４４の電位が２×ＶＤＤである事から、ＰＭＯＳ５１５はオン状態となり、ＮＭＯＳ５１３がオフ状態である事と合わせて考えると、スイッチ手段内のノード５５の電位は出力側のノード４３の電位３×ＶＤＤに固定され、ＰＭＯＳ５１７は確実にオフ状態となる。

また、ＰＭＯＳ５１６はオフ状態となり、ＮＭＯＳ５１４がオン状態である事とあわせて考えると、スイッチ手段内のノード５６の電位は入力側のノード４１の電位ＶＤＤに固定され、ＰＭＯＳ５１７は確実にオン状態となる。

また、この発明の実施例はＰ型第２制御部５の構成が図２３から図２６に示す構成のいずれを用いても昇圧動作が可能である。

図２８は、図９に示す２段チャージポンプの構成を上記した図１１に示す第１制御部、図２４に示すＰ型第２制御部、図１２に示す電圧比較部を用いた具体的実施例である。

この実施例においても上述したように、電荷転送スイッチとしてのＮＭＯＳ２１１、２１２、ＰＭＯＳ５１７、５１８、ＰＭＯＳ３１１、３１２を同様に理想的なオンオフ状態が達成でき対応したスイッチを導通及び遮断させることにより昇圧動作が行える。

上記した実施形態においては、第１制御部２、第２制御部４または５、電圧比較出力部３を各々一つずつ相互に接続し、各ノードにキャパシタした２段チャージポンプ型昇圧回路について説明した。この実施形態の例においては、正確に電荷転送スイッチが制御され、出力端子に３×ＶＤＤの電圧を安定的に得ることが可能であることを説明した。しかし、使用目的に応じては、さらに、より高い電圧を必要とする場合がある。このような場合、図２９に示すようにチャージポンプ回路の段数Ｎを増やすように構成すればよい。その為には１段目の制御回路として第１制御部を使用し、第２制御部を２段目からＮ段目までについて使用し、Ｎ段目の出力に対し電圧比較出力部を用いて出力することでより高い電圧を得ることが可能となる。

図２９における各ブロック同士の接続としてはａ段目の第１のノード２１または第９のノード４３をａ＋１段目の第７のノード４１に、ａ段目の第２のノード２２または第１０のノード４４をａ＋１段目の第８のノード４２に接続することでより高い電圧を得ることが可能となる。ここで、Ｎは２以上の整数、ａは１からＮ−１迄の任意の整数を指す。また、Ｎ段目の第２制御部の第９のノード４３は電圧比較出力部の第３のノード３１に、Ｎ段目の第２制御部の第１０のノード４４は電圧比較出力部の第４のノード３２に接続されている。キャパシタは回路内の各ノードに接続されている。

また、図３０に示すように、本発明の回路はＮ型第２制御部とＰ型第２制御部を並列接続し使用することも可能である。この場合、Ｎ型第２制御部は図１５から図１８に示すＮ型第２制御部の構成１から４のどれであっても構わない。また、Ｐ型第２制御部は図２３から図２６に示すＰ型第２制御部の構成１から４のどれであっても構わない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

ディクソン型チャージポンプ回路を示す回路図である。特許文献１に記載されたチャージポンプ回路を示す回路図である。特許文献１に記載されたチャージポンプ回路の動作を説明するための回路図である。特許文献１に記載されたチャージポンプ回路の動作を説明するための回路図である。特許文献１に記載された他のチャージポンプ回路を示す回路図である。特許文献１に記載された他のチャージポンプ回路の動作を説明するための回路図である。非特許文献１に記載されたチャージポンプ回路を示す回路図である。非特許文献１に記載されたチャージポンプ回路の動作を説明するための回路図である。この発明の実施形態にかかるチャージポンプ回路を用いた電圧発生回路の構成を示すブロック図である。この発明の実施形態にかかるチャージポンプ回路の原理を示す回路図である。この発明の実施形態にかかるチャージポンプ回路の第１制御部の構成を示す回路図である。この発明の実施形態にかかるチャージポンプ回路の電圧比較出力部の構成を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＮＭＯＳを用いた実施形態を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＮＭＯＳを用いた実施形態を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＮ型第２制御部の第１の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＮ型第２制御部の第２の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＮ型第２制御部の第３の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＮ型第２制御部の第４の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＮＭＯＳを用いた具体的実施例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＮＭＯＳを用いた具体的実施例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＰＭＯＳを用いた実施形態を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＰＭＯＳを用いた実施形態を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＰ型第２制御部の第１の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＰ型第２制御部の第２の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＰ型第２制御部の第３の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路におけるＰ型第２制御部の第４の構成例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＰＭＯＳを用いた具体的実施例を示す回路図である。この発明の実施形態にかかるチャージポンプ回路において、第２制御部の電荷転送スイッチとしてＰＭＯＳを用いた具体的実施例を示す回路図である。この発明の実施形態にかかるＮ段のチャージポンプ回路を用いた電圧発生回路の構成を示すブロック図である。この発明の実施形態にかかるＮ段のチャージポンプ回路を用いた電圧発生回路の構成を示すブロック図である。

符号の説明

２第１制御部、３電圧比較出力部、４Ｎ型第２制御部、１０電源入力、１７出力端子、１０１、１０２、１０３、１０４、１０５、１０６理想スイッチ、５１、５２、５３、５４キャパシタ、２０第１制御部の入力端子、２１ノード、２２ノード、２１１ＮＭＯＳ、２１２ＮＭＯＳ３１ノード、３２ノード、３０出力端子、３１１ＰＭＯＳ、３１２ＰＭＯＳ、４１ノード、４２ノード、４３ノード、４４ノード、４５ノード、４６ノード、４１１ＮＭＯＳ、４１２ＮＭＯＳ、４１３ＮＭＯＳ、４１４ＮＭＯＳ、４１５ＰＭＯＳ、４１６ＰＭＯＳ、４２１第１ＮＭＯＳブロック４２２第２ＮＭＯＳブロック、４３１第１ＰＭＯＳブロック、４３２第２ＰＭＯＳブロック、５Ｐ型第２制御部、５１３ＮＭＯＳ、５１４ＮＭＯＳ、５１５ＰＭＯＳ、５１６ＰＭＯＳ、５１７ＰＭＯＳ、５１８ＰＭＯＳ、５２３第３ＮＭＯＳブロック５２４第４ＮＭＯＳブロック、５３３第３ＰＭＯＳブロック、５３４第４ＰＭＯＳブロック。

Claims

電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタと、を備え、
前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチと、前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする電圧発生回路。
前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタに接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタに接続される側の第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の電圧発生回路。
前記電圧比較出力部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の電圧発生回路。
前記第２制御部の前記スイッチ手段は、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタが直列に接続して構成され、両トランジスタのノードが前記電荷転送スイッチのＭＯＳトランジスタのゲート端子に対して接続されることを特徴とする請求項１に記載の電圧発生回路。
電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタとを備え、
前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチと前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする電圧発生回路。
前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備え、前記電圧比較出力部は、ドレイン端子が前記第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する前記他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えることを特徴とする請求項５に記載の電圧発生回路。
前記第２の制御部のスイッチング手段は、第１のスイッチ素子と第２のスイッチ素子を直列に接続して電荷転送回路にそれぞれ対応して設けられ、前記第２の制御部の第１の電荷転送回路のＮチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第１の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続され、前記第２の制御部の前記他の電荷転送回路のＮチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記他の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続されていることを特徴とする請求項５または６に記載の電圧発生回路。
前記第１の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は、前記第１の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は他の電化転送回路の出力側ノードと接続され、前記他の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は他の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記第１の電化転送回路の出力側ノードと接続されていることを特徴とする請求項７に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第２の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続されていることを特徴とする請求項８に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記スイッチ用Ｎチャネル型のＭＯＳトランジスタのゲート端子とスイッチ用Ｐチャネル型ＭＯＳトランジスタのゲート端子は接続され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続されていることを特徴とする請求項８に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続されていることを特徴とする請求項８に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続されていることを特徴とする請求項８に記載の電圧発生回路。
電源入力ノードと出力端子ノードとの間に複数段構成のチャージポンプ型の昇圧回路を備えた電圧発生回路において、電源入力ノードと出力ノードの間に複数の電荷転送スイッチが直列に接続され、相反するクロック信号により動作する２系統以上の電荷転送回路と、前記電荷転送回路の各ノードにそれぞれ一端が接続され、他端が相反するクロック信号により駆動されるキャパシタとを備え、
前記電荷転送回路は、電源入力ノードより１段目の各キャパシタに電荷を転送するためのＮチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた第１制御部と、所定のキャパシタから次段のキャパシタに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチと前記電荷転送スイッチのゲート端子へ相反するクロック信号に応じて前段のノードからの信号または後段のノードからの信号を選択して与えるスイッチ手段とを備えた第２制御部と、最終段の各キャパシタから出力ノードに電荷を転送するためのＰチャネル型のＭＯＳトランジスタからなる電荷転送スイッチを備えた電圧比較出力部と、有することを特徴とする電圧発生回路。
前記第１制御部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側の第１のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される第２のノード、ソース端子及び基板端子が電源入力ノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ドレイン端子が前記第２のノード、ゲート端子が前記第１のノード、ソース端子及び基板端子が電源入力ノードに接続された第２のＮチャネル型ＭＯＳトランジスタとを備え、前記電圧比較出力部は、ドレイン端子が第１の電荷転送回路のキャパシタ側に接続される側のノード、ゲート端子が対応する他の電荷転送回路のキャパシタ側に接続される側の他のノード、ソース及び基板端子が出力ノードに接続された第１のＰチャネル型ＭＯＳトランジスタと、ドレイン端子が前記他のノード、ゲート端子が前記ノード、ソース端子及び基板端子が出力ノードに接続された第２のＰチャネル型ＭＯＳトランジスタとを備えることを特徴とする請求項１３に記載の電圧発生回路。
前記第２の制御部のスイッチング手段は、第１のスイッチ素子と第２のスイッチ素子を直列に接続して電荷転送回路にそれぞれ対応して設けられ、前記第２の制御部の第１の電荷転送回路のＰチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が第１の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続され、前記第２の制御部の他の電荷転送回路のＰチャネル型ＭＯＳトランジスタは、ゲート端子が前記スイッチ素子間のノードと接続され、ソース端子及び基板端子が前段のキャパシタからの電荷が転送される他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記他の電荷転送回路の後段のキャパシタへ電荷が転送される出力側ノードと接続されていることを特徴とする請求項１３または１４に記載の電圧発生回路。
前記第１の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は、前記他の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記第１の電化転送回路の出力側ノードと接続され、前記他の電荷転送回路に対応して設けられたスイッチ手段の第１のスイッチ素子は前記第１の電荷転送回路の入力側ノードと接続され、第２のスイッチ素子は前記他の電化転送回路の出力側ノードと接続されていることを特徴とする請求項１５に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続され、前記第２の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続されていることを特徴とする請求項１６に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記スイッチ用Ｎチャネル型のＭＯＳトランジスタのゲート端子とスイッチ用Ｐチャネル型ＭＯＳトランジスタのゲート端子は接続され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、スイッチ用Ｎチャネル型のＭＯＳトランジスタ及びスイッチ用Ｐチャネル型のＭＯＳトランジスタのゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続されていることを特徴とする請求項１６に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の入力側ノードと接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続されていることを特徴とする請求項１６に記載の電圧発生回路。
前記第１のスイッチ素子はスイッチ用Ｎチャネル型のＭＯＳトランジスタ、第２のスイッチ素子はスイッチ用Ｐチャネル型ＭＯＳトランジスタで構成され、前記第１の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の入力側ノードと接続され、ゲート端子が前記他の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記第１の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の出力側ノードと接続され、ゲート端子が前記他の電荷転送回路の出力側ノードと接続され、前記他の電荷転送回路の前記第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記第１の電荷転送回路の入力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の第１のスイッチ用Ｎチャネル型のＭＯＳトランジスタのドレイン端子と第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子の接続部に接続され、ドレイン端子が前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのドレイン端子に接続され、前記他の電荷転送回路の前記第２のスイッチ用Ｐチャネル型のＭＯＳトランジスタのソース端子及び基板端子が前記他の電荷転送回路の出力側ノードと接続され、ゲート端子が前記第１の電荷転送回路の出力側ノードと接続されていることを特徴とする請求項１６に記載の電圧発生回路。