JP2009169257A - メモリ制御回路および画像処理装置 - Google Patents

Abstract

【課題】 フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータの出力を開始するまでの遅延時間の短縮化が図られたメモリ制御回路、および回路規模の削減化が図られた画像処理装置を提供する。
【解決手段】 垂直同期信号ＶＳＹＮＣの立ち下がりエッジをＳＤＲＡＭコントローラ２２で検知して、初期アドレスにクリアされたアドレス信号Ａ，読み出しを指示するコマンドＣを生成してＳＤＲＡＭ１０に供給し、ＳＤＲＡＭ１０から所定の範囲の過去データを先読みして読み出し用ＦＩＦＯ２３に格納しておき、現在データの入力が開始された後に読み出し用ＦＩＦＯ２３から読み出して出力する。
【選択図】 図３

Description

本発明は、フレームメモリを制御するメモリ制御回路、およびそのメモリ制御回路を備えた画像処理装置に関する。

従来より、フレームメモリを制御するメモリ制御回路を備え、フレームを構成する画素の画素値を示すデータ（以下、単にデータと記述する）に基づいた画像処理を行なう液晶表示装置等の画像処理装置が知られている。このような画像処理装置では、複数のフレームのそれぞれを構成するデータの入力を、それら複数のフレームの順番に受け、次のフレーム（Ｎ＋１）を構成するデータ（現在データと称する）をフレームメモリに書き込むとともに、そのフレームメモリにすでに書き込まれた直前のフレーム（Ｎ）を構成するデータ（過去データと称する）を読み出し、これら過去データと現在データとを比較して演算（画像処理）し、その結果が反映されたデータを出力するということが行なわれている。一般に、フレームメモリに書き込まれるデータ量は多く、このためフレームメモリとして、安価で大容量のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が好適に用いられる。このＳＤＲＡＭは、ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリである。

しかし、ＳＤＲＡＭでは、データアクセスの開始にあたり、ローアドレスを指定し、一定時間経過後にカラムアドレスを指定するという動作が必要とされる。また、一定のデータ量ごとに、ローアドレスの指定とカラムアドレスの指定を繰り返す動作も必要とされる。一方、液晶表示装置等の画像処理装置では、常にデータを出力し続ける必要がある。そこで、このような画像処理装置を構成するメモリ制御回路には、例えば特許文献１のように、ＳＤＲＡＭの前段と後段の双方にＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）が備えられている。

図７は、従来のメモリ制御回路の概略構成を示す図である。

図７に示すメモリ制御回路１００には、書き込み用ＦＩＦＯ１０２と、ＳＤＲＡＭコントローラ１０３と、読み出し用ＦＩＦＯ１０４とが備えられており、ＳＤＲＡＭ１１０へのデータの書き込み、およびＳＤＲＡＭ１１０からのデータの読み出しを制御する。このメモリ制御回路１００では、フレームを構成する１ライン分の時間内に、そのラインを構成する画素の過去データの読み出しと現在データの書き込みとの両方が行なわれる。具体的には、１つのラインの前半でＳＤＲＡＭ１１０に記憶された過去データＰＤを読み出し、読み出し用ＦＩＦＯ１０４を経由して出力する。そして、その１つのラインの後半で書き込み用ＦＩＦＯ１０２を経由して受け取った現在データＣＤをＳＤＲＡＭ１１０に書き込む。以下、図８を参照して詳細に説明する。

図８は、図７に示すメモリ制御回路におけるＳＤＲＡＭ１１０、ならびに、書き込み用ＦＩＦＯ１０２および読み出し用ＦＩＦＯ１０４へのアクセスのタイミングを示す図である。

図８には、垂直同期信号ＶＳＹＮＣと、リードデータイネーブル信号ＲＤＥと、ライトデータイネーブル信号ＷＤＥの波形が示されている。この、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥが‘Ｈ’レベルになっている期間のそれぞれに、１フレームを構成する複数のラインのうちの１つのラインを構成する画素のデータが、メモリ制御回路１００に入力される。図８にはまた、過去データのＳＤＲＡＭ１１０からの読み出しおよび読み出し用ＦＩＦＯ１０４への書き込み（過去データ読み出し）と、読み出し用ＦＩＦＯ１０４からの過去データの読み出しおよびメモリ制御回路１００からの出力（過去データ出力）が行われる期間と、現在データのメモリ制御回路１００への入力と書き込み用ＦＩＦＯ１０２への書き込み（現在データ入力）と、書き込み用ＦＩＦＯ１０２からの現在データの読み出しおよびＳＤＲＡＭ１１０への書き込み（現在データ書き込み）とのそれぞれが行われる期間が示されている。

ＳＤＲＡＭ１１０には過去データＰＤが格納されているものとする。最初に、各フレーム間の区切りを示す垂直同期信号ＶＳＹＮＣが入力される。次いで、リードデータイネーブル信号ＲＤＥが‘Ｌ’レベルから‘Ｈ’レベルに遷移する。すると、ＳＤＲＡＭ１１０に格納されている過去データＰＤの読み出しが開始される。ＳＤＲＡＭ１１０から読み出された過去データＰＤは、読み出し用ＦＩＦＯ１０４に書き込まれる。その後、読み出し用ＦＩＦＯ１０４に書き込まれた過去データＰＤが読み出され、出力される。一方、入力される現在データＣＤは、いったん、書き込み用ＦＩＦＯ１０２に書き込まれ、過去データのＳＤＲＡＭ１１０からの読み出しが終わった後に、書き込み用ＦＩＦＯ１０２から読み出され、ＳＤＲＡＭ１１０に書き込まれる。ここで、図８に示す、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥが‘Ｈ’レベルに維持されている、１ライン分のデータがメモリ制御回路１００に入力される期間の前半で、過去データＰＤが読み出し用ＦＩＦＯ１０４に書き込まれ、後半に（厳密には、ライトデータイネーブル信号ＷＤＥが‘Ｌ’レベルに遷移した後の、水平ブランキング期間の一部も利用して）、書き込み用ＦＩＦＯ１０２から現在データＣＤが読み出され、ＳＤＲＡＭ１１０に書き込まれる。
特開平１１−１３３９１７号公報

上述した、図７に示すメモリ制御回路１００では、リードデータイネーブル信号ＲＤＥが‘Ｌ’レベルから‘Ｈ’レベルに遷移したことを受けて、ＳＤＲＡＭ１１０に書き込まれている過去データＰＤの読み出しが開始される。このとき、ＳＤＲＡＭ１１０からの過去データＰＤの読み出しが開始されるまでには遅延時間（レイテンシ）が存在する。従って、このメモリ制御回路１００を備えた画像処理装置では、現在データと過去データとを比較して演算（画像処理）するにあたり、以下の問題がある。

例えば、この画像処理装置が液晶表示装置であって、直前のフレームである過去フレームの所定の座標位置の画素の過去データと、次のフレームである現在フレームの、上記所定の座標位置の画素の現在データとに基づいて、この液晶表示装置の応答速度が改善されるような画像処理を画像処理回路で行ない、その結果が反映されたデータを出力する場合、その画像処理回路には、これら過去データと現在データのタイミングを揃えて入力する必要がある。即ち、過去データがＳＤＲＡＭ１１０から読み出されて出力され、画像処理回路に入力されるまでの遅延時間と、現在データが画像処理回路に入力されるまでの遅延時間とを揃える必要がある。そこで、このような画像処理装置には、一般に、過去データが読み出されるまでの遅延時間の分だけ、現在データを遅延させるための遅延回路として、シフトレジスタ（もしくはＦＩＦＯ）が備えられている。ここで、シフトレジスタのサイズは、過去データの読み出し開始までの遅延時間が長いほど大きなサイズが必要になる。

一般に、ＳＤＲＡＭからのデータの読み出し開始までにかかる遅延時間は、ｔＲＣＤ（ＲＡＳ ｔｏ ＣＡＳ Ｄｅｌａｙ）＋Ｃａｓ Ｌａｔｅｎｃｙとなる。ここで、ｔＲＣＤとは、ロー系列の命令とカラム系列の命令との間に存在する遅延時間をクロック数で表わした値である。また、Ｃａｓ Ｌａｔｅｎｃｙとは、読み出しコマンドの入力から読み出しデータを出力するために必要な時間をクロック数で表わした値である。尚、実際には、ＳＤＲＡＭ１１０からのデータをそのまま読み出し用ＦＩＦＯ１０４に入力するのはタイミング的に難しく、タイミング調整のために２〜３段のフリップフロップが挿入される。このため、メモリ制御回路１００からのデータの出力が開始されるまでの遅延時間はさらに増えることとなる。

例えば、ｔＲＣＤ＝３，Ｃａｓ Ｌａｔｅｎｃｙ＝３のＳＤＲＡＭを使用し、タイミング調整のために２段のフリップフロップを挿入すると、上記シフトレジスタには８段のフリップフロップが必要になる。すなわち、ＲＧＢの画素値を示すデータが各１０ビットで、２ｃｈの並列処理を行う場合、８×１０×２＝１６０個のフリップフロップが必要になる。

このように、従来の、図７に示すメモリ制御回路１００では、現在データの入力が開始されてから、ＳＤＲＡＭ１１０に書き込まれている過去データの出力が開始されるまでの遅延時間が長く、従って画像処理装置では現在データを長い時間遅らせる必要があり、結果として、上記シフトレジスタの回路規模は大きいという問題がある。

本発明は、上記事情に鑑み、フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータの出力を開始するまでの遅延時間の短縮化が図られたメモリ制御回路、および画像処理装置を提供することを目的とする。

上記目的を達成する本発明のメモリ制御回路は、複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、そのフレームの順番に受け、次のフレームを構成する画素の画素値を示すデータをフレームメモリに書き込むとともに、そのフレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、そのフレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、そのフレームメモリヘの書き込み、もしくは、そのフレームメモリからの読み出しを指示する制御信号を生成してそのフレームメモリに供給するメモリ制御回路において、
上記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、上記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを上記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、そのフレームメモリに供給することを特徴とする。

尚、ここでいう「画像値」としては、輝度値、色差値等が挙げられる。

本発明のメモリ制御回路は、次のフレームを構成する画素の画素値を示すデータ（現在データと称する）の入力が開始される以前に、直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータ（過去データと称する）をフレームメモリから読み出すものである。即ち、現在データの入力が開始される以前に、過去データのうちの一部のデータが先読みされることとなる。このため、フレームメモリにすでに書き込まれた過去データの出力が開始されるまでの遅延時間の短縮化が図られる。

ここで、上記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
上記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、上記フレームメモリに供給することが好ましい。

このように、垂直同期信号の入力を検知してアドレス信号をクリアすることにより、大きな追加回路を必要とすることなく、過去データの先読みを実現することができる。

また、上記それぞれのフレームが複数のラインで構成されており、その複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、そのラインの順番に受け、
上記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、上記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、上記フレームメモリに供給し、
上記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、上記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、上記直前のフレームの次のラインの最初から上記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、上記フレームメモリに供給することも好ましい態様である。

このようにすると、次のラインについても先読みが行なわれる。このため、次のラインについても、直前のフレームの過去データの出力が開始されるまでの遅延時間を短縮することができる。

さらに、上記フレームメモリから読み出したデータを，一時的に保持する読み出し用ＦＩＦＯをさらに備え、
上記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に上記フレームメモリから読み出したデータを、上記読み出し用ＦＩＦＯに保持し、次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、その読み出し用ＦＩＦＯから読み出して出力することも好ましい。

このような読み出し用ＦＩＦＯを備えると、先読みした直前の過去データを、次のフレームの同一の座標に位置する現在データとタイミングを合わせて出力し、外部の画像処理回路に入力することができる。

また、上記目的を達成する本発明の画像処理装置は、
フレームメモリと、
複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、そのフレームの順番に受け、次のフレームを構成する画素の画素値を示すデータを上記フレームメモリに書き込むとともに、そのフレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、そのフレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、そのフレームメモリヘの書き込み、もしくは、そのフレームメモリからの読み出しを指示する制御信号を生成してそのフレームメモリに供給するメモリ制御回路と、
上記次のフレームを構成する画素の画素値を示すデータの入力と、上記メモリ制御回路が上記フレームメモリから読み出した直前のフレームを構成する画素の画素値を示すデータとの入力を受け、両データに基づいた処理を行う画像処理回路とを備えた画像処理装置において、
上記メモリ制御回路が、
上記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、上記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを上記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、そのフレームメモリに供給することを特徴とする。

本発明の画像処理装置は、フレームメモリにすでに書き込まれた過去データの出力を開始するまでの遅延時間の短縮化が図られた本発明のメモリ制御回路を備えたものである。このため、従来の、ＳＤＲＡＭからの過去データの読み出しにあたり大きなレイテンシが必要とされる技術と比較し、現在データを遅らせるための時間は短くて済み、従って現在データを遅らせるためのシフトレジスタ等の回路規模は小さくて済む。

ここで、上記メモリ制御回路が、
上記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
上記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、上記フレームメモリに供給することが好ましい。

また、上記それぞれのフレームが複数のラインで構成されており、
上記メモリ制御回路が、
その複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、そのラインの順番に受け、
上記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、上記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、上記フレームメモリに供給し、
上記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、上記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、上記直前のフレームの次のラインの最初から上記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、上記フレームメモリに供給することも好ましい態様である。

さらに、上記メモリ制御回路が、
上記フレームメモリから読み出したデータを一時的に保持する読み出し用ＦＩＦＯをさらに備え、
上記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に上記フレームメモリから読み出したデータを、上記読み出し用ＦＩＦＯに保持し、次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、その読み出し用ＦＩＦＯから読み出して出力することも好ましい。

本発明によれば、フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータの出力が開始されるまでの遅延時間の短縮化が図られたメモリ制御回路、および画像処理装置を提供することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の画像処理装置の一実施形態の構成を示す図である。

図１に示す画像処理装置１には、ＳＤＲＡＭ１０と、ＳＤＲＡＭインターフェース２０と、画像処理回路３０と、シフトレジスタ４０とが備えられている。

画像処理装置１は、複数のフレームのそれぞれを構成する画素の画素値を示すデータ（入力フレームデータＩＦＤ）の入力を、それら複数のフレームの順番に受け、この入力されたデータに基づいた画像処理を行い、処理済みの複数のフレームのそれぞれを構成する画素の画素値を示すデータ（出力フレームデータＯＦＤ）を、それら複数のフレームの順番に出力する。ここで、画素の画素値としては、輝度値、色差値等が例示される。

ＳＤＲＡＭ１０は、本発明にいうフレームメモリの一例に相当し、ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリである。このＳＤＲＡＭ１０では、アクセスの開始にあたり、ロウアドレスを指定し一定時間経過後にカラムアドレスを指定するという動作や、一定のデータ量ごとにロウアドレスの指定とカラムアドレスの指定を繰り返す動作が行なわれる。

ＳＤＲＡＭインターフェース２０は、本発明のメモリ制御回路の一実施形態に相当するものである。このＳＤＲＡＭインターフェース２０には、リードデータイネーブル信号ＲＤＥと、ライトデータイネーブル信号ＷＤＥと、垂直同期信号ＶＳＹＮＣとが入力される。このＳＤＲＡＭインターフェース２０には、また、前述の入力フレームデータＩＦＤが入力される。そして、現時点においてデータが入力されているフレーム（現在フレームと称する）を構成する画素の画素値を示すデータ（現在データＣＤと称する）をＳＤＲＡＭ１０に書き込む。同時に、すでにＳＲＡＭ１０に書き込まれた、直前のフレーム（過去フレームと称する）を構成する画素の画素値を示すデータ（過去データＰＤと称する）を読み出し、画像処理回路３０に出力する。リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥは、それぞれ、ＳＤＲＡＭ１０からの過去データＰＤの読み出し、および、ＳＤＲＡＭ１０への現在データＣＤの書き込みのタイミング制御に利用される信号である。本実施形態では、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥは、同時に有効（‘Ｈ’レベル）になる。入力フレームデータＩＦＤは、有効なデータが入力されている期間を示すデータ有効信号とともに入力されることが一般的であり、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥは、データ有効信号を利用して生成することができる。

シフトレジスタ４０には、前述の入力フレームデータＩＤＦが入力される。そして、現在データＣＤを所定の時間だけ遅延させ、前記ＳＤＲＡＭインターフェース２０から出力される過去データＰＤとタイミングを合わせて、画像処理回路３０に出力する。すなわち、シフトレジスタ４０は、ＳＤＲＡＭインターフェース２０がＳＤＲＡＭ１０から読み出したデータである過去データＰＤが画像処理回路３０に入力されるまでのレイテンシと、現在データＣＤが画像処理回路３０に入力されるまでのレイテンシとを揃えるための遅延回路として設けられている。

画像処理回路３０は、シフトレジスタ４０からの現在データＣＤの入力と、ＳＤＲＡＭインターフェース２０がＳＤＲＡＭ１０から読み出した過去データＰＤとの入力を受け、両データに基づいた画像処理を行ない、画像処理された出力フレームデータＯＦＤを外部に出力する。

図２は、図１に示すＳＤＲＡＭインターフェースの構成を示す図である。

図２に示すＳＤＲＡＭインターフェース２０には、書き込み用ＦＩＦＯ２１と、ＳＤＲＡＭコントローラ２２と、読み出し用ＦＩＦＯ２３とが備えられている。

ＳＤＲＡＭコントローラ２２は、書き込み用ＦＩＦＯ２１を経由して入力された現在データＣＤを、ＳＤＲＡＭ１０に書き込むとともに、ＳＤＲＡＭにすでに書き込まれている過去データＰＤを読み出し、読み出し用ＦＩＦＯ２３を経由して出力するための制御を行う。すなわち、ＳＤＲＡＭコントローラ２２は、現在データＣＤの書き込みと過去データＰＤの読み出しを行うために、ＳＤＲＡＭ１０ヘのアクセスを行なうアドレスを指定するアドレス信号Ａ、および、ＳＤＲＡＭ１０ヘの書き込み、もしくは、ＳＤＲＡＭ１０からの読み出しを指示する制御信号であるコマンドＣを生成してＳＤＲＡＭ１０に供給する。

ＳＤＲＡＭインターフェース２０は、現在フレームを構成する現在データＣＤの入力が開始される以前に、過去フレームを構成する画素のうちの一部の画素の画素値を示す過去データＰＤをＳＤＲＡＭ１０から読み出すように、アドレス信号ＡおよびコマンドＣを生成し、ＳＤＲＡＭ１０に供給する。これにより、現在データＣＤの入力が開始される以前に、過去フレームの一部の画素の過去データＰＤが先読みされる。先読みされた過去データＰＤは、読み出し用ＦＩＦＯ２３に一時的に格納され、現在データＣＤの入力が開始された後に、読み出し用ＦＩＦＯ２３から読み出されて外部に出力される。このために、ＳＤＲＡＭコントローラ２２には、垂直同期信号ＶＳＹＮＣと、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥが入力され、これらの信号にもとづいて決定されるタイミングで、アドレス信号Ａおよびコマンド信号ＣのＳＤＲＡＭ１０を生成し、ＳＤＲＡＭ１０に供給する。ＳＤＲＡＭコントローラ２２は、また、書き込み用ＦＩＦＯ２１からの読み出しを指示する書き込み用ＦＩＦＯリードイネーブル信号ＷＦ＿ＲＥ、読み出し用ＦＩＦＯ２３への書き込みを指示する読み出し用ＦＩＦＯライトイネーブル信号ＲＦ＿ＷＥ、ならびに、読み出し用ＦＩＦＯ２３のアドレスをクリアするＦＩＦＯアドレスクリア信号ＦＡＣを生成し、それぞれのＦＩＦＯに供給する。ＳＤＲＡＭコントローラ２２からは、書き込み用ＦＩＦＯ２１に対してもアドレスをクリアする信号が供給されるが、図示は省略する。一方、書き込み用ＦＩＦＯ２１には、このＦＩＦＯへの書き込みを指示する書き込み用ＦＩＦＯライトイネーブル信号ＷＦ＿ＷＥが供給される。読み出し用ＦＩＦＯ２３には、このＦＩＦＯからの読み出しを指示する読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥが供給される。図２では、書き込み用ＦＩＦＯライトイネーブル信号ＷＦ＿ＷＥとしてライトデータイネーブル信号ＷＤＥが、読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥとして、リードデータイネーブル信号ＲＤＥが、それぞれそのまま供給される例が示されている。しかし、ライトデータイネーブル信号ＷＤＥおよびリードデータイネーブル信号ＲＤＥから、それぞれ、書き込み用ＦＩＦＯライトイネーブル信号ＷＦ＿ＷＥおよび読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥを生成する回路を設けることも可能である。例えば、読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥとしては、読み出し用ＦＩＦＯ２３の読み出しレイテンシだけ、リードデータイネーブル信号ＲＤＥを遅らせた信号を生成することができる。

読み出し用ＦＩＦＯ２３には、基準クロックＣＬＫと、基準クロックの２倍の周波数を有する２倍クロックＣＬＫ２とが供給されている。図示は省略するが、書き込み用ＦＩＦＯ２１にも、基準クロックＣＬＫと２倍クロックＣＬＫ２が供給されている。やはり図示を省略するが、ＳＤＲＡＭ１０には、ＳＤＲＡＭコントローラ２２を介して、２倍クロックＣＬＫ２が供給されている。基準クロックは、ＳＤＲＡＭインターフェース２０に現在データＣＤが入力され、ＳＤＲＡＭインターフェース２０から過去データＰＤが出力されるクロックである。書き込み用ＦＩＦＯ２１への現在データＣＤの書き込みと、読み出し用ＦＩＦＯ２３からの過去データＰＤの読み出しも、基準クロックＣＬＫを利用して行われる。一方、書き込み用ＦＩＦＯ２１からの現在データＣＤの読み出しおよびＳＤＲＡＭ１０への書き込みと、ＳＤＲＡＭ１０からの過去データＰＤの読み出しおよび読み出し用ＦＩＦＯ２３への書き込みは、２倍クロックＣＬＫ２を利用して行われる。

図３は、図２に示すＳＤＲＡＭインターフェースにおけるＳＤＲＡＭ１０、ならびに、書き込み用ＦＩＦＯ２１および読み出し用ＦＩＦＯ２３へのアクセスのタイミングを示す図である。

図３には、垂直同期信号ＶＳＹＮＣと、リードデータイネーブル信号ＲＤＥと、ライトデータイネーブル信号ＷＤＥの波形が示されている。図３に示された例においては、入力フレームデータＩＦＤとともにＳＤＲＡＭインターフェース２０に入力されるデータ有効信号が、そのまま、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥとして利用されている。従って、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥは、ＳＤＲＡＭインターフェース２０への現在データＣＤの入力を受けている期間に‘Ｈ’レベルになる。より具体的には、リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥは、フレームを構成する各ラインの画素の画素値を示すデータの入力を受けている期間ごとに‘Ｈ’レベルになる。

図３にはまた、過去データのＳＤＲＡＭ１０からの読み出しおよび読み出し用ＦＩＦＯ２３への書き込み（過去データ読み出し）と、読み出し用ＦＩＦＯ２３からの過去データの読み出しおよびＳＤＲＡＭインターフェース２０からの出力（過去データ出力）が行われる期間と、現在データのＳＤＲＡＭインターフェース２０への入力および書き込み用ＦＩＦＯ２１への書き込み（現在データ入力）と、書き込み用ＦＩＦＯ２１からの現在データの読み出しおよびＳＤＲＡＭ１０への書き込み（現在データ書き込み）とのそれぞれが行われる期間が示されている。過去データ読み出しの期間および過去データ出力の期間は、それぞれ、読み出し用ＦＩＦＯライトイネーブル信号ＲＦ＿ＷＥおよび読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥが読み出し用ＦＩＦＯ２１に供給されている期間に対応する。現在データ入力および現在データ書き込みの期間は、それぞれ、書き込み用ＦＩＦＯライトイネーブル信号ＷＦ＿ＷＥおよび書き込み用ＦＩＦＯリードイネーブル信号ＷＦ＿ＲＥが供給されている期間に対応する。

図３に示されたように、本実施形態のＳＤＲＡＭインターフェース２０に供給される垂直同期信号ＶＳＹＮＣは、現在データの入力の開始（リードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥの‘Ｈ’レベルへの遷移）より前に、立ち下がりエッジを持つ。ＳＤＲＡＭインターフェース２０は、この、垂直同期信号ＶＳＹＮＣの‘Ｌ’レベルへの遷移を検出して、過去データの一部をＳＤＲＡＭ１０から読み出す。具体的には、直前のフレームの最初のラインの、最初から所定の範囲の画素の画素値を示すデータを、ＳＤＲＡＭ１０から読み出す。そして、所定の範囲（図３に示した例では、最初の３２ワード分）の過去データの読み出しを完了した時点で、いったん、過去データのＳＤＲＡＭ１０からの読み出しは停止される。このようにＳＤＲＡＭ１０から先読みされた過去データは、現在データの入力が開始されるより前の期間では、読み出し用ＦＩＦＯ２３に格納されるのみで、読み出し用ＦＩＦＯからの読み出し（ＳＤＲＡＭインターフェース２０からの出力）は行われない。

その後、現在データの入力が開始され、リードデータイネーブル信号ＲＤＥが‘Ｈ’レベルに遷移した後に、再び、過去データのＳＤＲＡＭ１０からの読み出しが開始される。ここでの過去データの読み出しは、最初のラインについては、先読みされた３２ワード分を除いた、残りのデータ（残データ）について行われる。そして、最初のラインの現在データの入力に対応して、リードデータイネーブル信号ＲＤＥが最初に‘Ｈ’レベルになっている期間内に、最初のラインの残りの過去データの読み出しに続いて、２つめのラインについても、最初から所定の範囲、すなわち、３２ワード分の過去データの読み出し（先読み）が、図３に‘次ライン’と記した期間に行われる。２ライン目以降の現在データの入力に対応して、リードデータイネーブル信号ＲＤＥが２回目以降に‘Ｈ’レベルになる期間内においても、同様に、対応するラインの残りのデータの読み出しとともに、次のラインの所定の範囲の過去データの先読みが行われる。

一方、読み出し用ＦＩＦＯ２３からの過去データの読み出し（および、ＳＤＲＡＭインターフェース２０からの出力）は、リードデータイネーブル信号ＲＤＥの‘Ｈ’レベルへの遷移ののち、直ちに開始される。本実施形態においては、リードデータイネーブル信号ＲＤＥが‘Ｈ’レベルに遷移する時点で、それ以前に先読みされた過去データが読み出し用ＦＩＦＯに格納されているため、ＳＤＲＡＭ１０からの過去データ読み出しの開始を待たなくても、読み出し用ＦＩＦＯ２３からの過去データの読み出しを開始することができる。厳密には、読み出し用ＦＩＦＯ２３からのデータの読み出しの開始にも遅れ時間（レイテンシ）が存在し、本実施形態においても、読み出し用ＦＩＦＯ２３の遅れ時間の後に過去データの出力が開始される。しかし、従来技術に比較すると、ＳＤＲＡＭ１０からの過去データの読み出しが開始されるまでの遅れ時間だけ、過去データの出力開始までの遅延を小さくすることができる。従って、本実施形態のＳＤＲＡＭインターフェース２０を利用してデータ処理装置を構成することにより、現在データの画像処理回路３０への入力のタイミングを調整するためのシフトレジスタ４０の段数を削減することができる。

特に、本実施形態においては、各ラインごとに所定の範囲の過去データの先読みを行うため、１フレームを構成する画素のデータの入力を、それぞれのラインを構成する画素のデータごとに分けて受ける場合であっても、それぞれのラインの過去データの出力開始までの遅延時間を小さくすることができる。

また、ＳＤＲＡＭからのデータ読み出し開始までの遅延時間（レイテンシ）は、ＳＤＲＡＭの品種によって異なる。このため、従来の画像処理回路においては、ＳＤＲＡＭのレイテンシに応じて設計変更（シフトレジスタ４０の段数の変更）が必要であった。これに対して、本実施形態のＳＤＲＡＭインターフェース２０では、ＳＤＲＡＭ２０のレイテンシによらず、一定の遅延時間で、過去データの出力を開始することができる。このため、ＳＤＲＡＭ２０のレイテンシに応じた設計変更が不要である。

なお、現在データについては、図３に示されたように、ライトデータイネーブル信号ＷＤＥの‘Ｈ’レベルの遷移と同時に、書き込み用ＦＩＦＯ２１への書き込みが開始される。そして、次のラインの所定の範囲の過去データのＳＤＲＡＭ１０からの読み出しを終えてから、現在データの書き込み用ＦＩＦＯからの読み出し、および、ＳＤＲＡＭ１０への書き込みが行われる。すなわち、各ラインに対応してリードデータイネーブル信号ＲＤＥおよびライトデータイネーブル信号ＷＤＥが‘Ｈ’レベルになっている期間内の前半において、過去データのＳＤＲＡＭ１０からの読み出しが行われ、後半において、現在データのＳＤＲＡＭ１０への書き込みが行われる。このように、各ラインの現在データが入力されている期間内での、ＳＤＲＡＭ１０からの過去データの読み出しおよび現在データの書き込みを可能にするために、ＳＤＲＡＭ１０へのデータの書き込みおよびＳＤＲＡＭ１０からのデータの読み出しは、２倍クロックＣＬＫ２を利用して行う。厳密には、ＳＤＲＡＭ１０からの読み出し、および、ＳＤＲＡＭ１０への書き込みの開始に遅延時間が必要であるため、現在データのＳＤＲＡＭ１０への書き込みは、ライトデータイネーブル信号ＷＤＥが‘Ｈ’レベルである期間内（現在データの入力を受けている期間内）には終了せず、ライトデータイネーブル信号ＷＤＥが‘Ｌ’レベルに遷移した後の期間（ライン間のブランキング期間）にも及んでいる。

図４は、垂直同期信号の立ち下がりエッジ付近のタイミングを示す図である。

図４には、２倍クロックＣＬＫ２、基準クロックＣＬＫ、垂直同期信号ＶＳＹＮＣ、および、リードデータイネーブル信号ＲＤＥの波形が示されている。ただし、リードデータイネーブル信号ＲＤＥは図示された期間内において‘Ｌ’レベルを保つ。図４にはまた、ＳＤＲＡＭコントローラ２２が生成する制御信号（ＳＤＲＡＭコマンドＣ）およびアドレス信号（ＳＤＲＡＭアドレスＡ）、ならびに、ＳＤＲＡＭコントローラ２２が生成して読み出し用ＦＩＦＯ２３に供給するＦＩＦＯアドレスクリア信号ＦＡＣが示されている。図４にはさらに、読み出し用ＦＩＦＯ２３の書き込みアドレス、ＳＤＲＡＭ１０から読み出されるデータ（ＳＤＲＡＭ読み出しデータ）、および、読み出し用ＦＩＦＯ２３から読み出されるデータ（読み出し用ＦＩＦＯ読み出しデータ）が示されている。

垂直同期信号ＶＳＹＮＣの‘Ｌ’レベルへの遷移を検出すると、ＳＤＲＡＭコントローラ２２は、図４に示す‘読み出し準備’期間内に、読み出しを指示するコマンドを生成しＳＤＲＡＭ１０に供給する。同時に、ＳＤＲＡＭコントローラ２２は、アドレス生成のために設けられた図示しないアドレスカウンタを初期アドレス（０）にクリアし、この初期アドレスを、ロウアドレスとカラムアドレスとに分けて、ＳＤＲＡＭ２２に供給する。具体的には、まず、アクティブコマンドを供給するとともにロウアドレスを供給し、所定の時間の経過後に、リードコマンドを供給するとともにカラムアドレスを供給する。これにより、ＳＤＲＡＭ１０からの過去データの読み出しが開始され、所定の遅延時間の後に、アドレス０に記憶されていたデータＤ０が読み出される。それに続いて、アドレス１，２，３…に記憶されていたデータＤ１，Ｄ２，Ｄ３…がＳＤＲＡＭ１０から読み出される。

ここで、ＳＤＲＡＭ１０には、初期アドレス（０）のアドレス信号Ａのみが供給され、それ以降のアドレスのアドレス信号Ａは供給されない。そして、供給されたアドレス信号Ａの初期アドレス（０）から所定範囲（３２ワード分の範囲）がバースト読み出し（最初のアドレスを指定するのみで、それ以降の指定した範囲の連続したアドレスからクロックに同期して順番にデータを読み出す方式）される。その後、読み出しは一旦停止され、次のフレームのデータの入力の開始（リードデータイネーブル信号ＲＤＥが‘Ｈ’レベルになる）を待つこととなる。尚、所定範囲のデータがバースト読み出しされる間、アドレスカウンタは、２倍クロックＣＬＫ２をカウントし、１〜３１のアドレスを生成する。このアドレスはＳＤＲＡＭ１０に供給されることはないものの、アドレスカウンタを所定範囲の最後（３１）にしておくことにより、所定範囲の次のデータを読み出すときのアドレス生成が容易になる。

また、このＳＤＲＡＭコントローラ２２は、垂直同期信号ＶＳＹＮＣの‘Ｌ’レベルへの遷移を検出すると、読み出し用ＦＩＦＯ２３のアドレスを初期アドレスにクリアするためのＦＩＦＯアドレスクリア信号（ＦＡＣ）を出力する。即ち、読み出し用ＦＩＦＯ２３のアドレスも、垂直同期信号ＶＳＹＮＣの次のクロックでクリアされる。そして、ＳＤＲＡＭ１０から読み出されたデータ（過去データＰＤ）がアドレス０から順に、読み出し用ＦＩＦＯ２３に格納される。

なお、リードデータイネーブル信号ＲＤＥが‘Ｌ’レベルである期間内において、読み出し用ＦＩＦＯ２３からのデータの読み出しを指示する読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥの生成は行われない。従って、ＳＤＲＡＭ１０からの読み出したデータＤ０〜Ｄ３１は、図４に示された期間内においては、読み出し用ＦＩＦＯ２３に格納されたままの状態で、リードデータイネーブル信号ＲＤＥの‘Ｈ’レベルへの遷移、すなわち、現在データの入力の開始を待つ。

上述した垂直同期信号ＶＳＹＮＣを検知したクリア動作を行なう回路は、単に初期アドレスにクリアする回路であるため、簡単な回路構成で済む。従って、大きな追加回路を必要とせず、容易に実現することができる。また、本実施形態では、あるフレームの期間においてノイズ等の影響で誤動作があったとしても、フレームごとにクリア動作されるため、安定した動作を得ることができる。

図５は、リードデータイネーブル信号ＲＤＥの立ち上がりエッジ付近のタイミングを示す図である。

図５には、図４と同一の信号が示されている。ただし、垂直同期信号ＶＳＹＮＣは、図示された期間内において立ち下がりエッジを持たない。

リードデータイネーブル信号ＲＤＥの‘Ｈ’レベルへの遷移を検出すると、ＳＤＲＡＭコントローラ２２は、読み出し用ＦＩＦＯ２３からの過去データの読み出しを指示する読み出し用ＦＩＦＯリードイネーブル信号ＲＦ＿ＲＥを生成し、読み出し用ＦＩＦＯ２３に供給する。これにより、所定の遅延時間の後に、読み出し用ＦＩＦＯ２３に格納されていたデータが、Ｄ０からの順に読み出され、出力される。ここで、読み出し用ＦＩＦＯ２３には、図４に示された、垂直同期信号ＶＳＹＮＣの立ち下がりエッジに続く期間内において、ＳＤＲＡＭ１０からの読み出された所定の範囲（３２ワード）の過去データが格納されている。従って、リードデータイネーブル信号ＲＤＥの立ち上がり後には、直ちに、読み出し用ＦＩＦＯ２３からの過去データの読み出しの指示を行うことが可能である。これにより、短い遅延時間で、過去データＰＤの出力を開始することができ、画像処理装置１を構成するシフトレジスタ４０の段数を削減することができる。

このように、リードデータイネーブル信号ＲＤＥの立ち上がり後には、読み出し用ＦＩＦＯ２３からの過去データの読み出しが開始されるとともに、ＳＤＲＡＭ１０からの過去データの読み出し、および、読み出し用ＦＩＦＯ２３への書き込みも開始される。すなわち、図４に示した垂直同期信号ＶＳＹＮＣの立ち下がりエッジ後の動作と同様に、ＳＤＲＡＭコントローラ２２は、リードデータイネーブル信号ＲＤＥの‘Ｈ’レベルへの遷移を検出して、コマンドＣおよびアドレスＡを生成し、ＳＤＲＡＭ１０に供給する。ただし、リードデータイネーブル信号ＲＤＥの立ち上がり後においては、アドレスカウンタ（図４に示した期間内において、所定の範囲の最後アドレスである３１に到達している）のクリアは行わず、１を加算して、次のアドレスである３２を生成し、ＳＤＲＡＭ１０に供給する。これにより、次のアドレスに記憶されたデータＤ３２から順に、ＳＤＲＡＭ１０からの過去データの読み出し、および、読み出し用ＦＩＦＯ２３への書き込みが行われる。図示は省略されているが、この段階でのＳＤＲＡＭ１０からの過去データの読み出しおよび読み出し用ＦＩＦＯ２３への書き込みは、１ライン分のデータが読み出され、書き込まれるまで継続される。すなわち、図４に示された範囲で読み出した所定の範囲（最初の３２ワード）を除いた、同一ラインの残りのデータと、次のラインの所定の範囲（最初の３２ワード）のデータがＳＤＲＡＭ１０から読み出され、読み出し用ＦＩＦＯ２３に書き込まれる。この間、アドレスカウンタは２倍クロックＣＬＫ２のカウントによるアドレスの生成を継続する。図４に示した期間と同様に、図５に示した期間においてもＳＤＲＡＭ１０からのバースト読み出しが行われる。このため、生成したアドレスの全てをＳＤＲＡＭ１０に供給する必要はない。しかし、１ライン分のデータをバースト読み出しすることはできないので、ＳＤＲＡＭコントローラ２２は、必要なタイミングでＳＤＲＡＭ１０にアドレスを供給する。ＳＤＲＡＭコントローラ２２は、これとともに、コマンドＣを生成し、必要なタイミングでＳＤＲＡＭ１０に供給する。この動作は、最初のアドレス（３２）が異なることを除けば、従来、各ラインのデータの読み出しにおいて行なわれている動作（各ラインの最初から最後までのデータの読み出し）と同一であり、追加回路を必要とせず、実現することができる。本実施形態では、この、所定の範囲の次のアドレスから１ライン分（次のラインの所定の範囲まで）の読み出しを、最後のラインまで行なう。このときに、最後のラインの残りのデータの読み出しに続いて、次のフレームの最初のラインの所定の範囲までのデータが読み出され、読み出し用ＦＩＦＯ２３に格納される。しかし、ここで読み出されて格納された最初のラインのデータは利用することができない。すなわち、次のフレームのデータ入力前の垂直同期信号ＶＳＹＮＣによって、ＳＤＲＡＭ１０および読み出し用ＦＩＦＯ２３のアドレスがクリアされ、最初のラインの所定の範囲までのデータのＳＤＲＡＭ１０からの読み出し、および読み出し用ＦＩＦＯ２３への格納が再び行なわれる。例えば、読み出したライン数をカウントするカウンタ、および、各ラインで読み出しを行なった回数（クロック数）をカウントするカウンタを設け、最後のラインの最後の画素のデータの読み出しが完了したタイミングに達したことを検知するとともに、検知したときに読み出しを停止する回路を追加すれば、最初のラインの無駄な読み出しを行なわないようにすることができる。しかし、本実施形態では、無駄な読み出しを許容して回路規模を小さく抑えている。

一方、垂直同期信号ＶＳＹＮＣを検知したアドレスカウンタ（ＳＤＲＡＭ読み出しアドレス（Ａ））のクリア、および、それに続く最初のラインの所定の範囲のデータの読み出しを行なわずに、直前のラインにおける最後のラインのデータの読み出しに続いて読み出した、次のフレームの最初のラインの所定の範囲のデータを利用することもできる。この場合、例えば、上記のように、読み出したライン数をカウントするカウンタ、および、各ラインで読み出しを行なった回数（クロック数）をカウントするカウンタを設け、最後のラインの最後の画素のデータの読み出しが完了したタイミングに達したことを検知した時点で、アドレスカウンタをクリアする。クリアの後、（読み出し準備が完了してから）最初のラインの所定の範囲のデータをＳＤＲＡＭ１０から読み出し、読み出し用ＦＩＦＯ２３に格納する。垂直同期信号ＶＳＹＮＣを検知したクリアを行なわない場合、最初のフレームのデータが入力されている期間内に行なわれる読み出しは、正しいアドレスからは行なわれない。しかし、次のフレームのデータが入力されている期間に、直前のフレームの最後のラインの最後の画素のデータの読み出しが完了したタイミングに達した（正しいアドレスからの読み出しが行なわれていないので、実際に、最後の画素のデータの読み出しが完了したとは限らない）ことを検知してクリアすることにより、次のフレームからは、正しいアドレスから読み出すことができる。もともと、最初に、即ちＳＤＲＡＭ１０へのデータ書き込みがまだ行なわれていない状態で行なう読み出しでは、意味のあるデータを読み出すことはできないので、最初に正しいアドレスから読み出すことができなくても、問題はない。

図６は、比較例の、リードデータイネーブル信号の立ち上がり付近のタイミングを示す図である。

ここでは、リードデータイネーブル信号ＲＤＥが‘Ｌ’レベルから‘Ｈ’レベルに遷移したことを受けて、ＳＤＲＡＭからの過去データＰＤの読み出し準備が開始される。すなわち、アドレスＡとして初期アドレス（０）がＳＤＲＡＭ１０に供給されるとともに、コマンドＣが供給される。また、読み出し用ＦＩＦＯのアドレスを初期アドレスにクリアするためのＦＩＦＯアドレスクリア信号ＦＡＣが供給される。これを受けて、ＳＤＲＡＭから過去データ（Ｄ０，Ｄ１，…）が所定時間だけ遅れて順次出力されて読み出し用ＦＩＦＯに格納される。そして、さらに所定時間だけ遅れて読み出し用ＦＩＦＯから過去データ（Ｄ０，Ｄ１，…）として読み出され、出力される。従って、この比較例では、リードデータイネーブル信号ＲＤＥの立ち上がりエッジから起算したレイテンシは大きい。このように大きなレイテンシの分だけ現在データを遅延させるためには、回路規模の大きなシフトレジスタ４０が必要とされる。

以上、実施形態の一例に沿って本発明のメモリ制御装置および画像処理装置の説明を行った。上記の実施形態では、それぞれのフレームの画素の画素値のデータとともに入力されるデータ有効信号を、そのまま、ライトデータイネーブル信号ＷＤＥおよびリードデータイネーブル信号ＲＤＥとして利用した。従って、リードデータイネーブル信号ＲＤＥとライトデータイネーブル信号ＷＤＥとが同時に‘Ｈ’レベルになり、これらの信号が‘Ｈ’レベルである期間内に、現在データＣＤがＳＤＲＡＭインターフェース２０に入力される。しかし、画像処理装置の構成によっては、互いに異なるタイミングで‘Ｈ’レベルになるリードデータイネーブル信号ＲＤＥとライトデータイネーブル信号ＷＤＥを利用する場合もある。

例えば、本発明のＳＤＲＡＭインターフェース２０は、書き込み用ＦＩＦＯ２１の前段に圧縮処理を行う回路を設け、読み出し用ＦＩＦＯ２３の後段に伸長処理を行う回路を設けた構成にすることができる。そして、入力された現在データに対して圧縮処理を行ってから、書き込み用ＦＩＦＯ２１を介してＳＤＲＡＭ１０に格納し、過去データを読み出し用ＦＩＦＯ２３を介して読み出した後で、伸長処理を行ってから、画像処理装置に入力することができる。この場合、入力された現在データは、圧縮回路での処理に必要な時間だけ遅れて書き込み用ＦＩＦＯ２１に到達する。従って、データ有効信号をこの遅れ時間だけ遅延させて、ライトデータイネーブル信号ＷＤＥとして利用することができる。一方、リードデータイネーブル信号ＲＤＥとしては、データ有効信号をそのまま利用することができる。なお、この場合にも、入力された現在データは、圧縮処理を行うことなく、シフトレジスタ、もしくはその他の遅延回路に入力され、必要な時間だけ遅延させてから、画像処理装置に入力される。すなわち、圧縮処理を行う回路を書き込み用ＦＩＦＯ２１の前段に設ける場合と設けない場合とのいずれであっても、遅延回路には、ＳＤＲＡＭインターフェースへの現在データの入力が開始されるのと同時に、現在データの入力が開始される。

本発明の画像処理装置の一実施形態の構成を示す図である。 図１に示すＳＤＲＡＭインターフェースの構成を示す図である。 図２に示すＳＤＲＡＭインターフェースにおけるアクセスタイミングを示す図である。 垂直同期信号の立ち下がり付近のタイミングを示す図である。 リードデータイネーブル信号の立ち上がり付近のタイミングを示す図である。 比較例の、リードデータイネーブル信号の立ち上がり付近のタイミングを示す図である。 従来のメモリ制御回路の概略構成を示す図である。 図７に示すメモリ制御回路におけるアクセスのタイミングを示す図である。

符号の説明

１ 画像処理装置
１０ ＳＤＲＡＭ
２０ ＳＤＲＡＭインターフェース
３０ 画像処理回路
４０ シフトレジスタ
２１ 書き込み用ＦＩＦＯ
２２ ＳＤＲＡＭコントローラ
２３ 読み出し用ＦＩＦＯ

Claims (8)

1. 複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、該フレームの順番に受け、次のフレームを構成する画素の画素値を示すデータをフレームメモリに書き込むとともに、該フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、該フレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、該フレームメモリヘの書き込み、もしくは、該フレームメモリからの読み出しを指示する制御信号を生成して該フレームメモリに供給するメモリ制御回路において、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを前記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、該フレームメモリに供給することを特徴とするメモリ制御回路。
2. 前記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
   前記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項１記載のメモリ制御回路。
3. 前記それぞれのフレームが複数のラインで構成されており、該複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、該ラインの順番に受け、
   前記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、前記直前のフレームの次のラインの最初から前記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項１または２に記載のメモリ制御回路。
4. 前記フレームメモリから読み出したデータを，一時的に保持する読み出し用ＦＩＦＯをさらに備え、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に前記フレームメモリから読み出したデータを、前記読み出し用ＦＩＦＯに保持し、該次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、該読み出し用ＦＩＦＯから読み出して出力することを特徴とする請求項１ないし３のいずれかに記載のメモリ制御回路。
5. フレームメモリと、
   複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、該フレームの順番に受け、次のフレームを構成する画素の画素値を示すデータを前記フレームメモリに書き込むとともに、該フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、該フレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、該フレームメモリヘの書き込み、もしくは、該フレームメモリからの読み出しを指示する制御信号を生成して該フレームメモリに供給するメモリ制御回路と、
   前記次のフレームを構成する画素の画素値を示すデータの入力と、前記メモリ制御回路が前記フレームメモリから読み出した直前のフレームを構成する画素の画素値を示すデータとの入力を受け、両データに基づいた処理を行う画像処理回路とを備えた画像処理装置において、
   前記メモリ制御回路が、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを前記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、該フレームメモリに供給することを特徴とする画像処理装置。
6. 前記メモリ制御回路が、
   前記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
   前記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項５記載の画像処理装置。
7. 前記それぞれのフレームが複数のラインで構成されており、
   前記メモリ制御回路が、
   該複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、該ラインの順番に受け、
   前記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、前記直前のフレームの次のラインの最初から前記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項５または６に記載の画像処理装置。
8. 前記メモリ制御回路が、
   前記フレームメモリから読み出したデータを一時的に保持する読み出し用ＦＩＦＯをさらに備え、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に前記フレームメモリから読み出したデータを、前記読み出し用ＦＩＦＯに保持し、該次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、該読み出し用ＦＩＦＯから読み出して出力することを特徴とする請求項５ないし７のいずれかに記載の画像処理装置。

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