JP2009168712A - 検出回路 - Google Patents

Abstract

【課題】簡易で検出感度の高い検出回路を提供する。
【解決手段】単一の閾値電圧生成回路２０により生成される閾値電圧Ｖｔｈと、負荷ＤＲを駆動するプリドライバ５０からの出力電圧Ｖｏｕｔとを単一のコンパレータ３０により比較し、比較結果と入力電圧との排他的論理和を論理回路４０により求めることにより天地絡を検出する。
【選択図】図１

Description

本発明は、検出回路に関し、例えば天絡と地絡とを検出する回路に関する。

従来の天地絡検出回路では、天絡側と地絡側の双方で閾値電圧と出力電圧とを比較していたため、閾値電圧を決定する回路とコンパレータとが２つ必要であり、その分だけ回路設計に制約が課され、または小型化・高集積化の妨げとなっていた。

また、閾値電圧も通常ＤＣ的（電流検知型）であるため、検出感度の向上にも限界があった。
特開２０００−１７４６２５

本発明の目的は、検出感度の高い検出回路を簡易な構成で提供することにある。

本発明によれば、
駆動電流を生成して負荷へ供給する駆動回路に接続される検出回路であって、
閾値電圧を生成する単一の閾値電圧生成回路と、
前記駆動回路の出力電圧が入力される第１の入力端子と、前記閾値電圧生成回路により生成される閾値電圧が入力される第２の入力端子とを有し、前記出力電圧と前記閾値電圧とを比較し、比較結果を出力する単一の比較回路と、
前記駆動回路への入力電圧と前記比較回路からの出力とが入力されて排他的論理和を出力する論理回路と、
を備える検出回路が提供される。

本発明によれば、検出感度の高い検出回路が簡易な構成で提供される。

以下、図面を参照しながら本発明の実施の形態のいくつかについて説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。

（１）第１の実施の形態
図１は、本発明の第１の実施の形態による検出回路の概略構成を含む回路図である。同図に示す検出回路は、駆動電流を生成して負荷ＤＲに供給するプリドライバ回路５０に接続される。

プリドライバ回路５０は、制御回路７０とＣＭＯＳ回路７２とを含み、本実施形態において、例えば駆動回路に対応する。制御回路７０の第１の端子はプリドライバ回路５０の入力端子Ａに接続されて入力電圧Ｖｉｎが入力される。制御回路７０の第２の端子は、ＣＭＯＳ回路７２を構成するｐＭＯＳトランジスタＴｒ１のゲートに接続され、制御回路７０の第３の端子は、ＣＭＯＳ回路７２を構成するｎＭＯＳトランジスタＴｒ２のゲートに接続され、制御信号を各ゲートに供給する。ｐＭＯＳトランジスタＴｒ１のソースは電源Ｖｃｃに接続され、ｎＭＯＳトランジスタＴｒ２のソースはＧＮＤ接続される。ｐＭＯＳトランジスタＴｒ１およびｎＭＯＳトランジスタＴｒ２の各ドレインは、プリドライバ回路５０の出力端子ＯＵＴに共通に接続される。

制御回路７０は、例えばインバータやバッファで構成される。本実施形態において、入力電圧Ｖｉｎと電源Ｖｃｃとは同一の電圧を有し、例えば５Ｖである。

負荷ＤＲは、本実施形態において等価的に抵抗Ｒと容量Ｃから構成され、抵抗Ｒ１００，Ｒ２００、キャパシタＣ１００およびトランジスタＴｒ１００を含み、例えばモータドライバなどが該当する。

本実施形態による検出回路は、単一の閾値電圧生成回路２０と単一のコンパレータ３０と論理回路４０とを備える。本実施形態において、閾値電圧生成回路２０は、電源電圧ＶｃｃとＧＮＤとの間に直列に接続された抵抗Ｒ１、Ｒ２で構成され、抵抗分割により閾値電圧Ｖｔｈを生成する。

コンパレータ３０は、本実施形態において、例えば比較回路に対応し、その第１の入力端子は、トランジスタＴｒ１、Ｔｒ２の各ドレインが接続されるノードＮ１に接続されてプリドライバ回路５０の出力電圧Ｖｏｕｔが入力される。コンパレータ３０の第２の入力端子は、抵抗Ｒ１、Ｒ２の接続ノードＮ２に接続されて閾値電圧Ｖｔｈが入力される。

論理回路４０は、その第１の入力端子がコンパレータ３０の出力端子に接続され、その第２の入力端子がプリドライバ回路５０の入力端子Ａに接続され、コンパレータ３０の出力電圧ＶＢとプリドライバ回路５０の入力電圧Ｖｉｎとの排他的論理和を検出電圧ＶＱとして出力する。

図２（ａ）および（ｂ）は、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、コンパレータ３０の出力電圧ＶＢおよび検出電圧ＶＱの論理を表す真理値表である。図２（ａ）に示すように、入力電圧Ｖｉｎのレベルと出力電圧Ｖｏｕｔのレベルが一致する正常動作時には、検出電圧ＶＱのレベルはＬ（Ｌｏｗ：ロー）になる。この一方、図２（ｂ）は、異常動作時の真理値表を示したものであり、出力電圧Ｖｏｕｔのレベルが常にＬとなる地絡動作時では検出電圧ＶＱのレベルがＨ（Ｈｉｇｈ：ハイ）となり、出力電圧Ｖｏｕｔのレベルが常にＨとなる天絡動作時では検出電圧ＶＱのレベルが同様にＨとなる。

本実施形態の検出回路の動作について図３および図４の電圧波形図を参照しながらより詳細に説明する。

図３は天絡異常の有無を検出するための電圧波形図である。正常動作時には、入力電圧ＶｉｎのレベルがＨからＬになると出力電圧Ｖｏｕｔのレベルもこれにほぼ追随するようにしてＨからＬになるため、閾値電圧Ｖｔｈを下回る。この一方、天絡異常時には、出力端子ＯＵＴが電源Ｖｃｃに短絡された状態となるため、入力電圧ＶｉｎのレベルがＨからＬになった後も、出力電圧ＶｏｕｔのレベルがＨのままであり、閾値電圧Ｖｔｈを常に上回る。このため、天絡異常を確実に検出することができる。

図４は、地絡異常の有無を検出するための電圧波形図である。正常動作時には、入力電圧ＶｉｎのレベルがＬからＨになると出力電圧Ｖｏｕｔのレベルもこれにほぼ追随するようにしてＬからＨになるため、閾値電圧Ｖｔｈを上回る。この一方、地絡異常時には、出力端子ＯＵＴがＧＮＤに短絡された状態となるため、入力電圧ＶｉｎのレベルがＬからＨになった後も、出力電圧ＶｏｕｔのレベルがＬのままであり、閾値電圧Ｖｔｈを常に下回る。このため、地絡異常を確実に検出することができる。

（比較例）
比較例としての従来技術による回路の一例を図５に示す。同図に示すように、従来の検出回路では、天絡側と地絡側で抵抗Ｒ３００、Ｒ４００で閾値電圧Ｖｔｈをそれぞれ生成し、さらに天絡側と地絡側のそれぞれにコンパレータを設けて、各抵抗を流れる電流Ｉを電圧に換算したもの（Ｒ×Ｉ）と閾値電圧Ｖｔｈとをそれぞれ比較することにより天地絡を検出していた。

このため、従来の検出回路では閾値電圧Ｖｔｈを決定する回路とコンパレータとがそれぞれ２つ必要となり、小型化・高集積化の妨げになるという問題があった。また、もともと電流検知型であるために、負荷ＤＲとして、例えば等価的に抵抗Ｒと容量Ｃから構成されるものに接続される場合は、図６に示すように、入力電圧ＶｉｎのレベルがＬからＨになるときに出力電流が跳ね上がる（突入電流）ので、閾値電圧Ｖｔｈとして突入電流×抵抗値を上回る値を設定しなければならず、結果的には、突入後の通常波形での電圧値とのマージンを大きく取らざるを得ないことになり、このため検出感度が低いという欠点もあった。

これに対して、本実施形態によれば、単一の閾値電圧生成回路と単一のコンパレータとで検出回路を構成するので、回路構成が簡素になる上、図６に示したようなマージンを取る必要がないため、検出感度も向上するという効果がある。

（２）第２の実施の形態
図７は、本発明の第２の実施の形態による検出回路の概略構成を含む回路図である。同図に示す検出回路の特徴は、図１に示す検出回路が備える閾値電圧生成回路２０に代えて、ヒステリシス効果を発揮する閾値電圧生成回路２２を備える点にある。本実施形態の検出回路のその他の構成は、図１に示す検出回路と実質的に同一である。

閾値電圧生成回路２２は、電源電圧ＶｃｃとＧＮＤとの間に直列に接続された抵抗Ｒ１、Ｒ２およびＲ３と、ｎＭＯＳトランジスタＴｒ３とで構成される。抵抗Ｒ２とＲ３との接続ノードＮ４がコンパレータ３０の第２の入力端子に接続される。ｎＭＯＳトランジスタＴｒ３は、ゲートが入力端子Ａに接続され、ソースがＧＮＤに接続され、ドレインが抵抗Ｒ１とＲ２との接続ノードＮ３に接続される。ｎＭＯＳトランジスタＴｒ３がＯＦＦしている時は、抵抗Ｒ１＋Ｒ２と抵抗Ｒ３との抵抗分割により閾値電圧Ｖｔｈが生成され、ｎＭＯＳトランジスタＴｒ３がＯＮしている時は、抵抗Ｒ２と抵抗Ｒ３との抵抗分割により閾値電圧Ｖｔｈが生成されることにより、抵抗分割で生成される閾値電圧Ｖｔｈにヒステリシス効果が現れ、図８の波形図に示すように、入力電圧Ｖｉｎのレベル変動に応じて閾値電圧Ｖｔｈを変更させることができる。これにより、単一のコンパレータ３０を用いても天絡時と地絡時とで閾値電圧Ｖｔｈを別個に設定することができ、ヒステリシス効果がない場合の電圧波形図である図９との対比によっても明らかなように、天地絡検出の感度を高めることができる。

（３）第３の実施の形態
図１０は、本発明の第３の実施の形態による検出回路の概略構成を含む回路図である。同図に示す検出回路の特徴は、図７に示す閾値電圧生成回路２２の構成に加え、一端が抵抗Ｒ２とＲ３との接続ノードＮ４に接続され、他端がＧＮＤに接続されたキャパシタＣ１をさらに含む閾値電圧生成回路２４を備える点にある。本実施形態の検出回路のその他の構成は、図７に示す検出回路と実質的に同一である。

このように、ｎＭＯＳトランジスタＴｒ３に加えてキャパシタＣ１をさらに設けることにより、図１１の電圧波形図に示すように、天絡時と地絡時とで閾値電圧Ｖｔｈを別個に設定するだけでなく、閾値電圧Ｖｔｈ自体をＡＣ的に変化させることができる。これにより、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、閾値電圧Ｖｔｈにヒステリシス効果はあるがＡＣ的な変動がない場合の電圧波形図である図８との対比によっても明らかなように、天地絡検出の感度をさらに高めることができる。

（４）第４の実施の形態
図１２は、本発明の第４の実施の形態による検出回路の概略構成を含む回路図である。同図に示す検出回路の特徴は、図１に示す検出回路が備える閾値電圧生成回路２０に代えて、一端が抵抗Ｒ１とＲ２との接続ノードＮ２に接続され、他端がＧＮＤに接続されたキャパシタＣ２をさらに含む閾値電圧生成回路２６を備える点にある。本実施形態の検出回路のその他の構成は、図７に示す検出回路と実質的に同一である。

このように、閾値電圧Ｖｔｈが生成される接続ノードＮ２に接続されるキャパシタＣ１を設けることにより、閾値電圧ＶｔｈをＡＣ的に変化させることができる。これにより、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、図１に示す検出回路よりも天地絡検出の感度を高めることができる。

（５）変形例
上述した実施形態では、天絡と地絡の双方を検出できる形態について説明したが、本発明はこれに限ることなく、天絡のみを検出する場合や地絡のみを検出する場合にも勿論適用可能である。このような場合の適用例を第３および第４の実施の形態の変形例として４例挙げておく。ただし、以下の４例はあくまでも例示であり、第１および第２の実施の形態についても同様の変形例を挙げることができるのは勿論である。

（変形例１）
第１の変形例を図１３の回路図に示す。本変形例では、駆動回路として図１０に示すプリドライバ回路５０に代えてプリドライバ回路５２が設けられている。プリドライバ回路５２はインバータ６２とｐＭＯＳトランジスタＴｒ１とを含む。インバータ６２は、入力端子がプリドライバ回路５２の入力端子Ａに接続されて入力電圧Ｖｉｎの入力を受け、その論理レベルを反転して出力端子からｐＭＯＳトランジスタＴｒ１のゲートと、閾値電圧生成回路２２が含むｎＭＯＳトランジスタＴｒ３のゲートとに出力する。ｐＭＯＳトランジスタＴｒ１は、ゲートがインバータ６２の出力端子に接続され、ソースが電源Ｖｃｃに接続され、ドレインがプリドライバ回路５２の出力端子ＯＵＴに接続される。本変形例のその他の構成は、図１０に示す回路と実質的に同一である。

本変形例の検出回路によれば、図１０においてソースがＧＮＤ接続されてＣＭＯＳの一部を構成するｎＭＯＳトランジスタＴｒ２が設けられていないので、地絡のみを検出することができる。本例の検出回路には、第３の実施の形態と同様に、ｎＭＯＳトランジスタＴｒ３に加えてキャパシタＣ１が閾値電圧生成回路２４にさらに設けられているため、閾値電圧ＶｔｈをＡＣ的に変化させることができ、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、高い感度で地絡を検出することができる。

（変形例２）
図１４は、第２の変形例を示す回路図である。本変形例では、駆動回路として図１０に示すプリドライバ回路５０に代えてプリドライバ回路５４が設けられている。プリドライバ回路５４はインバータ６２と抵抗Ｒ４とｎＭＯＳトランジスタＴｒ２とを含む。抵抗Ｒ４は、一端が電源Ｖｃｃに接続され、他端がｎＭＯＳトランジスタＴｒ２のドレインに接続される。インバータ６２は、その出力端子から、入力電圧Ｖｉｎのレベルが反転された電圧をｎＭＯＳトランジスタＴｒ２のゲートと、閾値電圧生成回路２４が含むｎＭＯＳトランジスタＴｒ３のゲートとに出力する。ｎＭＯＳトランジスタＴｒ２のソースはＧＮＤに接続され、そのドレインは接続ノードＮ７を介してプリドライバ回路５４の出力端子ＯＵＴと抵抗Ｒ４とに接続される。

本変形例の検出回路によれば、図１０においてソースがＶｃｃ接続されてＣＭＯＳの一部を構成するｐＭＯＳトランジスタＴｒ１が設けられていないので、天絡のみを検出することができる。本例の検出回路には、第３の実施の形態と同様に、ｎＭＯＳトランジスタＴｒ３に加えてキャパシタＣ１が閾値電圧生成回路２４にさらに設けられているため、閾値電圧ＶｔｈをＡＣ的に変化させることができ、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、高い感度で天絡を検出することができる。

（変形例３）
図１５は、第３の変形例を示す回路図である。本変形例では、駆動回路として図１２に示すプリドライバ回路５０に代えてプリドライバ回路５６が設けられている。プリドライバ回路５６はインバータ６２とｐＭＯＳトランジスタＴｒ１とを含む。インバータ６２は、その入力端子がプリドライバ回路５６の入力端子Ａに接続されて入力電圧Ｖｉｎの入力を受け、その論理レベルを反転してその出力端子からｐＭＯＳトランジスタＴｒ１のゲートに出力する。ｐＭＯＳトランジスタＴｒ１は、ゲートがインバータ６２の出力端子に接続され、ソースが電源Ｖｃｃに接続され、ドレインがプリドライバ回路５６の出力端子ＯＵＴに接続される。本変形例のその他の構成は、図１２に示す回路と実質的に同一である。

本変形例の検出回路によれば、図１２においてソースがＧＮＤ接続されてＣＭＯＳの一部を構成するｎＭＯＳトランジスタＴｒ２が設けられていないので、地絡のみを検出することができる。本例の検出回路には、第４の実施の形態と同様に、一端が抵抗Ｒ１とＲ２との接続ノードＮ２に接続され、他端がＧＮＤに接続されたキャパシタＣ２がさらに設けられているため、閾値電圧ＶｔｈをＡＣ的に変化させることができ、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、高い感度で地絡を検出することができる。

（変形例４）
図１６は、第４の変形例を示す回路図である。本変形例では、駆動回路として図１２に示すプリドライバ回路５０に代えてプリドライバ回路５８が設けられている。プリドライバ回路５８はインバータ６２と抵抗Ｒ４とｎＭＯＳトランジスタＴｒ２とを含む。抵抗Ｒ４は、一端が電源Ｖｃｃに接続され、他端がｎＭＯＳトランジスタＴｒ２のドレインに接続される。インバータ６２は、その出力端子から、入力電圧Ｖｉｎのレベルが反転された電圧をｎＭＯＳトランジスタＴｒ２のゲートに出力する。ｎＭＯＳトランジスタＴｒ２のソースはＧＮＤに接続され、そのドレインはプリドライバ回路５４の出力端子ＯＵＴと抵抗Ｒ４とに接続される。

本変形例の検出回路によれば、図１２においてソースがＶｃｃ接続されてＣＭＯＳの一部を構成するｐＭＯＳトランジスタＴｒ１が設けられていないので、天絡のみを検出することができる。本例の検出回路には、第４の実施の形態と同様に、閾値電圧Ｖｔｈが生成される接続ノードＮ２に接続されるキャパシタＣ２を設けることにより、閾値電圧ＶｔｈをＡＣ的に変化させることができ、時間の経過と共に閾値電圧Ｖｔｈの値を出力電圧Ｖｏｕｔのレベル変化に追随するように変動させることができるので、高い感度で天絡を検出することができる。

本発明の第１の実施の形態による検出回路の概略構成を含む回路図である。 図１に示す回路における入力電圧、出力電圧、コンパレータ出力および検出電圧の論理を表す真理値表である。 図１に示す検出回路の動作を説明する電圧波形図である。 図１に示す検出回路の動作を説明する電圧波形図である。 比較例としての従来技術による回路の一例を示す回路図である。 図５に示す回路の問題点を説明する電圧波形図である。 本発明の第２の実施の形態による検出回路の概略構成を含む回路図である。 図７に示す回路の動作を説明する電圧波形図である。 図７に示す回路の動作を説明する電圧波形図である。 本発明の第３の実施の形態による検出回路の概略構成を含む回路図である。 図１０に示す回路の動作を説明する電圧波形図である。 本発明の第４の実施の形態による検出回路の概略構成を含む回路図である。 第１の変形例を示す回路図である。 第２の変形例を示す回路図である。 第３の変形例を示す回路図である。 第４の変形例を示す回路図である。

符号の説明

２０，２２，２４，２６：閾値電圧生成回路
３０：コンパレータ
４０：論理（排他的論理和）回路
５０，５２，５４，５６，５８：プリドライバ回路
６２：インバータ
Ｃ１，Ｃ１００：キャパシタ
ＤＲ：負荷
Ｒ１〜Ｒ３，Ｒ１００，Ｒ２００：抵抗
Ｔｒ１〜Ｔｒ３：ＭＯＳトランジスタ
Ｖｉｎ：入力電圧
Ｖｏｕｔ：出力電圧

Claims (5)

1. 駆動電流を生成して負荷へ供給する駆動回路に接続される検出回路であって、
   閾値電圧を生成する単一の閾値電圧生成回路と、
   前記駆動回路の出力電圧が入力される第１の入力端子と、前記閾値電圧生成回路により生成される閾値電圧が入力される第２の入力端子とを有し、前記出力電圧と前記閾値電圧とを比較し、比較結果を出力する単一の比較回路と、
   前記駆動回路への入力電圧と前記比較回路からの出力とが入力されて排他的論理和を出力する論理回路と、
   を備える検出回路。
2. 前記閾値電圧生成回路は、ヒステリシス効果を生成する素子を含むことを特徴とする請求項１に記載の検出回路。
3. 前記駆動回路は、前記入力電圧の高低を反転させるインバータと、前記インバータの出力電圧がゲートに接続され、電源電圧がソースに接続され、ドレインから前記出力電圧が出力されるトランジスタと、を含み、
   前記論理回路は、地絡のみを検出する、
   ことを特徴とする請求項１または２に記載の検出回路。
4. 前記駆動回路は、前記入力電圧の高低を反転させるインバータと、前記インバータの出力電圧がゲートに接続され、ソースがＧＮＤ接続され、抵抗素子を介して電源電圧と接続されるドレインから前記出力電圧が出力されるトランジスタと、を含み、
   前記論理回路は、天絡のみを検出する、
   ことを特徴とする請求項１または２に記載の検出回路。
5. 前記閾値電圧生成回路は、一方がＧＮＤ接続され、他方に前記閾値電圧が入力される容量素子をさらに含むことを特徴とする請求項１乃至４のいずれかに記載の検出回路。

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