JP2009140304A

JP2009140304A - 半導体チップ

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Publication number: JP2009140304A
Application number: JP2007316938A
Authority: JP
Inventors: Mutsuhiro Omori; 睦弘大森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-12-07
Filing date: 2007-12-07
Publication date: 2009-06-25
Also published as: US20090150651A1; US8046618B2

Abstract

【課題】無駄な電力消費を抑止でき、必要最低限の電力消費で運用することが可能な半導体チップを提供する。
【解決手段】互いに通信可能な複数の処理装置（ＰＥ）１１，１２を有し、各ＰＥ１１，１２は、コア（演算ユニット）１１１，１２１と、コア１１１，１１２に１対１で接続される個別メモリ（ＬＳ）１１２，１１３と、コア１１１，１１２とＬＳ１１２，１２２の電力供給またはクロック供給のオン、オフを独立に制御する制御部１１４，１１５、１２４，１２５と、を含む。
【選択図】図２

Description

本発明は、プロセッサエレメント等の処理装置を複数含む半導体チップに関するものである。

複数の同一プロセッサエレメント（Processing Element：ＰＥ）を含む半導体チップが知られている。
各ＰＥは、演算ユニット（コア：ＣＯＲＥ）と、コアに１対１に接続される個別メモリＬＳ：ＬｏｃａｌＳｔｏｒａｇｅ）と、他のＰＥとの通信を行うための通信ユニット（ＣＯＭ）とにより構成される。

このような半導体システムにおいて、ＰＥ間で使用しないコアの個別メモリ（ＬＳ）を使用する、換言すればＰＥ間でコアのＬＳを貸し借りする技術が提案されている（たとえば非特許文献１参照）。

また、ＰＥ全体をパワーゲート（ＰｏｗｅｒＧａｔｅ：ＰＧ）で電源を切断する技術も知られている（たとえば特許文献１参照）。

図１は、提案されているＰＥ間でコアのＬＳを貸し借りする技術にパワーゲートの技術を適用した場合の構成例を示す図である。

図１の例では、２つのＰＥ−ａとＰＥ−ｂが電源電位Ｖｃｃに接続され、ＰＥ−ａとＰＥ−ｂ間でＬＳを貸し借りできるように構成されている。

ＰＥ−ａは、コア１ａ、コア１ａのＬＳ２ａ、および通信ユニット（ＣＯＭ）３ａにより構成されている。そして、ＰＥ−ａ全体の電源端子と電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部４ａを有している。
ＰＥ−ｂは、コア１ｂ、コア１ｂのＬＳ２ｂ、および通信ユニット（ＣＯＭ）３ｂにより構成されている。そして、ＰＥ−ｂ全体の電源端子と電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部４ｂを有している。
そして、ＰＥ−ａの通信ユニット３ａとＰＥ−ｂの通信ユニット３ｂとが接続されている。

図１（Ａ）に示すように、ＰＥ−ａとＰＥ−ｂ共に動作させる場合には、パワー制御部４ａ，４ｂによりＰＥ−ａとＰＥ−ｂ共にオン状態（動作状態）に保持される。

図１（Ｂ）に示すように、ＰＥ−ａのみを動作させる場合には、パワー制御部４ａによりＰＥ−ａがオン状態（動作状態）に保持され、パワー制御部４ｂによりＰＥ−ｂはオフ状態（非動作状態）に保持される。

図１（Ｃ）に示すように、ＰＥ−ａが動作し、ＰＥ−ｂのＬＳ２ｂを使用する場合、すなわちＰＥ−ａがＰＥ−ｂのＬＳ２ｂを借りる場合（ＰＥ−ｂがＬＳ２ｂをＰＥ−ａに貸す場合）には、パワー制御部４ａ，４ｂによりＰＥ−ａとＰＥ−ｂ共にオン状態に保持される。
「NGARC フォーラム 2007 九州大次世代マルチプロセッサーのメモリアーキテクチャ」特許第３８９９０９２号

ところが、上述した技術では、ＰＥ−ａが動作し、ＰＥ−ｂのＬＳ２ｂを使用する場合、ＰＥ−ｂのコア１ｂは使用しないのに、パワー制御部４ａ，４ｂによりＰＥ−ａとＰＥ−ｂ共にオン状態に保持されコア１ｂにも電力が供給されている。
その結果、図１の構成においては、必要最低限の電力消費で運用することが困難で、無駄な電力が消費されるという不利益がある。

本発明は、無駄な電力消費を抑止でき、必要最低限の電力消費で運用することが可能な半導体チップを提供することにある。

本発明の第１の観点の半導体チップは、互いに通信可能な複数の処理装置を有し、上記各処理装置は、演算ユニットと、上記演算ユニットに１対１で接続される個別メモリと、上記演算ユニットと上記個別メモリの電力消費に関する動作のオン、オフを独立に制御する制御部と、を含む。

好適には、上記各処理装置は、他の処理装置との通信を可能とする通信ユニットを有し、上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御される。

好適には、上記制御部は、上記演算ユニットと上記個別メモリへの電力供給を独立に制御する。

好適には、上記制御部は、上記演算ユニットと上記個別メモリへのクロック供給を独立に制御する。

好適には、上記個別メモリは、複数に分割され、上記制御部は、上記分割された複数の個別メモリへの電力供給を独立に制御する。

好適には、上記個別メモリは、複数に分割され、上記制御部は、上記分割された複数の個別メモリへのクロック供給を独立に制御する。

好適には、上記各処理装置は、他の処理装置との通信を可能とする通信ユニットを有し、上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御され、上記制御部は、電源電位と上記演算ユニット、上記分割された各個別メモリ、および通信ユニットの各電源端子間に接続され、ゲートにオン、オフを制御する信号が供給される複数のトランジスタと、制御信号に応じて上記複数のトランジスタのオン、オフを独立に制御するパワーゲートコントロールユニットと、を含む。

好適には、上記各処理装置は、他の処理装置との通信を可能とする通信ユニットを有し、上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御され、上記制御部は、電源電位と上記演算ユニット、上記分割された各個別メモリ、および通信ユニットの各クロック端子間に接続され、クロックを通過させるか否かを制御する信号が供給される複数のゲートと、制御信号に応じて上記複数のゲートを独立に制御するゲートコントロールユニットと、を含む。

本発明の第２の観点の半導体チップは、互いに通信可能な複数の処理装置と、上記各処理装置の役割分担した内容に従い制御するための制御信号を上記各処理装置に供給するメイン処理装置と、上記複数の処理装置と外部とを接続するバスと、を有し、上記各処理装置は、演算ユニットと、上記演算ユニットに１対１で接続される個別メモリと、上記メイン制御装置により供給される制御信号に応じて、上記演算ユニットと上記個別メモリの電力消費に関する動作のオン、オフを独立に制御する制御部と、を含む。

本発明によれば、半導体チップは、複数の処理装置の各々が演算ユニットに１対１で接続される個別メモリを有している。そして、各処理装置においては、演算ユニットと個別メモリの電力消費に関する動作のオン、オフが独立に制御される。

本発明によれば、無駄な電力消費を抑止でき、必要最低限の電力消費で運用することができる。

以下、本発明の実施形態を図面に関連付けて説明する。

図２（Ａ）〜（Ｃ）は、本発明の実施形態に係る半導体チップの基本的な構成の概要を示す図である。
ここではＰＥが二つの場合を説明する。２つのＰＥ、ＰＥ-ａとＰＥ-ｂが互いに通信ユニット（ＣＯＭ）により接続された構造を想定する。

図２の半導体チップ１０は、２つのＰＥ１１（ＰＥ−ａ）とＰＥ１２（ＰＥ−ｂ）が互いにＬＳ（個別メモリ）を貸し借りできるように構成されている。

ＰＥ１１（ＰＥ−ａ）は、コア１１１、コア１１１のＬＳ１１２、および通信ユニット（ＣＯＭ）１１３により構成されている。そして、ＰＥ１１（ＰＥ−ａ）のコア１１１の電源端子ＴＶと電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部１１４、およびＬＳ１１２の電源端子ＴＶと電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部１１５を有している。
なお、通信ユニット（ＣＯＭ）１１３は、電源線ＬＰを介してＬＳ１１２により電力を供給するように構成されている。したがって、パワー制御部１１５がオンの場合には、ＬＳ１１２および通信ユニット（ＣＯＭ）１１３に電力が供給される。一方、パワー制御部１１５がオフの場合には、ＬＳ１１２および通信ユニット（ＣＯＭ）１１３には電力が供給されない。

ＰＥ１２（ＰＥ−ｂ）は、コア１２１、コア１２１のＬＳ１２２、および通信ユニット（ＣＯＭ）１２３により構成されている。そして、ＰＥ１２（ＰＥ−ｂ）のコア１２１の電源端子ＴＶと電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部１２４、およびＬＳ１２２の電源端子ＴＶと電源電位Ｖｃｃとの間に接続され、その電力供給ラインをオン、オフできるパワーゲートによるパワー制御部１２５を有している。
なお、通信ユニット（ＣＯＭ）１２３は、電源線ＬＰを介してＬＳ１２２により電力を供給するように構成されている。したがって、パワー制御部１２５がオンの場合には、ＬＳ１２２および通信ユニット（ＣＯＭ）１２３に電力が供給される。一方、パワー制御部１２５がオフの場合には、ＬＳ１２２および通信ユニット（ＣＯＭ）１２３には電力が供給されない。

そして、ＰＥ１１（ＰＥ−ａ）の通信ユニット１１３とＰＥ１２（ＰＥ−ｂ）の通信ユニット１２３とバス１３により接続されている。

図２（Ａ）に示すように、ＰＥ１１（ＰＥ−ａ）とＰＥ１２（ＰＥ−ｂ）共に動作させる場合には、パワー制御部１１４，１１５、および１２４，１２５によりＰＥ１１（ＰＥ−ａ）のコア１１１，ＬＳ１１２，通信ユニット１１３とＰＥ１２（ＰＥ−ｂ）のコア１２１，ＬＳ１２２，通信ユニット１２３の全ての要素がオン状態に保持される。

図２（Ｂ）に示すように、ＰＥ１１（ＰＥ−ａ）のみを動作させる場合には、パワー制御部１１４，１１５によりＰＥ１１（ＰＥ−ａ）のコア１１１，ＬＳ１１２，通信ユニット１１３の全ての要素がオン状態に保持される。一方、ＰＥ（ＰＥ−ｂ）１２は、パワー制御部１２４，１２５によりコア１２１，ＬＳ１２２，通信ユニット１２３の全ての要素がオフ状態に保持される。

図２（Ｃ）に示すように、ＰＥ１１（ＰＥ−ａ）が動作し、そのＬＳ１１２だけでは容量が足りない場合などではＰＥ１２（ＰＥ−ｂ）のＬＳ１２２を利用するために、すなわちＰＥ１１（ＰＥ−ａ）がＰＥ１２（ＰＥ−ｂ）のＬＳ１２２を借りる場合（ＰＥ−ｂがＬＳ１２２をＰＥ−ａに貸す場合）には、次のようにパワー制御が行われる。
ＰＥ１１（ＰＥ−ａ）は、パワー制御部１１４，１１５によりＰＥ１１（ＰＥ−ａ）のコア１１１，ＬＳ１１２，通信ユニット１１３の全ての要素がオン状態に保持される。
一方、ＰＥ（ＰＥ−ｂ）１２は、パワー制御部１２４によりコア１２１がオフ状態に保持され、パワー制御部１２５によりＬＳ１２２および通信ユニット１２３がオン状態に保持される。

このように、ＬＳ（個別メモリ）の貸し借りを行う場合に、動作させないコア（Ｃｏｒｅ）の電源を切れるようにすることでその部分の消費電力を削減することができるため、必要最小限の電力消費での運用が可能となる。

なお、ＰＥがさらに多く実装される場合においては、各ＰＥに共通のメモリとして演算処理させないＰＥにおけるＬＳを利用する場合も同様に、ＬＳを利用するＰＥのコアに電力を供給しないようにすることで、消費電力を低くすることが可能である。

上述の説明ではパワーゲートによりコアとＬＳを独立にオン、オフ制御する場合について説明したが、たとえばクロックゲートによりコアとＬＳを独立にオン、オフ制御するように構成することも可能である。

次に、図２に示す構成を有する複数のＰＥを含む半導体チップの全体構成とゲート制御信号の供給例について説明する。

図３は、本実施形態に係る半導体チップの全体構成および各ＰＥのゲート制御信号の供給の様子を示す図である。

半導体チップ２０は、メインＰＥ（ＭａｉｎＰＥ）２１、ＬＳ（個別メモリ）を貸し借り可能な複数（図３では４）のＰＥ１１（ＰＥ-ａ）、ＰＥ１２（ＰＥ-ｂ）、ＰＥ１３（ＰＥ-ｃ）、ＰＥ１４（ＰＥ-ｄ）、およびＡＸＩ（Advanced eXtensible Interface）バス２２を有する。
なお、図３において、ＬＳ（個別メモリ）を貸し借り可能なＰＥについては、理解を容易にするために図２と同様の符号を付している。

図３の半導体チップ２０において、各ＰＥ１１（ＰＥ-ａ）、ＰＥ（１２）ＰＥ-ｂ、ＰＥ１３（ＰＥ-ｃ）、ＰＥ１４（ＰＥ-ｄ）にはそれぞれのゲート制御信号ＧＣＴＬ-ａ、ＧＣＴＬ-ｂ、ＧＣＴＬ-ｃ、ＧＣＴＬ-ｄがメインＰＥ２１から供給される。
メインＰＥ２１ではそれぞれのＰＥ１１（ＰＥ-ａ）、ＰＥ（１２）ＰＥ-ｂ、ＰＥ１３（ＰＥ-ｃ）、ＰＥ１４（ＰＥ-ｄ）に役割分担した内容に従い電力制御を行う。
また、各ＰＥ１１（ＰＥ-ａ）、ＰＥ（１２）ＰＥ-ｂ、ＰＥ１３（ＰＥ-ｃ）、ＰＥ１４（ＰＥ-ｄ）のプログラムおよびデータインタフェースＣＯＭＩＯ-ａ、ＣＯＭＩＯ-ｂ、ＣＯＭＩＯ-ｃ、ＣＯＭＩＯ-ｄはＡＸＩバス２２に接続され、半導体チップ２０の外部との通信経路が確保される。

図４は、メインＰＥから各ＰＥに供給するゲート制御信号ＧＣＴＬの値を決定するための手順を示す図である。

この手順はソフトウエア制御かハードウェア制御かはどちらでもよいことになるが、メインＰＥなどにおけるプログラムによって実現することができる。

ＧＣＴＬ制御開始では、まずＰＥ全体を停止させるという要求であるかどうか判断し（ＳＴ１）、ＹｅｓならばＧＣＴＬ=０として処理を終了する（ＳＴ２）。

ステップＳＴ１において、ＰＥ全体の停止要求ではないと判断したならば次に進みＰＥ全体稼動要求であるかどうか判断し（ＳＴ３）、ＹｅｓならばＧＣＴＬ=１として処理を終了する（ＳＴ４）。

ステップＳＴ３において、ＰＥ全体の稼動要求でないと判断したならば、ＬＳ全体稼動要求であるかどうか判断し（ＳＴ５）、ＹｅｓならばＧＣＴＬ=２として処理を終了する（ＳＴ６）。

ステップＳＴ５において、ＬＳ全体の稼動要求でないと判断したならば次に進みＬＳ1,2,3稼動要求であるかどうか判断し（ＳＴ７）、ＹｅｓならばＧＣＴＬ=３として処理を終了する（ＳＴ８）。

ステップＳＴ７において、ＬＳ1,2,3稼動要求でないと判断したならば次に進みＬＳ1,2稼動要求であるかどうか判断し（ＳＴ９）、ＹｅｓならばＧＣＴＬ=４として処理を終了する（ＳＴ１０）。

ステップＳＴ９において、ＬＳ1,2の稼動要求でないと判断したならば次に進みＧＣＴＬ=５として処理を終了する（ＳＴ１１）。

以上の構成と手順によりＰＥ全体の電力やクロックをオンとオフを行うのではなく、ＬＳの領域拡大やＬＳをＰＥ間の共有メモリとして利用する場合に、ＰＥ内で使わないコア（ＣＯＲＥ）の電力やクロックをオフにすることが可能となる。

以下に、本実施形態におけるパワーゲートおよびクロックゲートの実装例について説明する。

図５は、本実施形態に係る半導体チップの各ＰＥにおけるパワーゲートの実装例を示す図である。
図５においては、ＰＥを符号２００で示す。

図５のＰＥ２００は、コア２１０、ＬＳ２２０、通信ユニット部２３０、およびパワーゲート制御部２４０を有している。

図５の例では、ＬＳ２２０は、４つのバンク２２１，２２２，２２３，２２４に分割されている。
また、通信ユニット２３０は、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、および通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３を有する。

パワー制御部２４０は、パワーゲートコントコントロールブロック（ＰＧＣブロック）２４１、およびソースが電源電位Ｖｃｃに接続され、ドレインが各要素ブロックであるコア２１０の電源端子ＴＶ、４つのバンク２２１，２２２，２２３，２２４の各電源端子ＴＶ、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、通信ユニットＰＥ（ＣＯＭＰＥ）２３２，および通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３の各電源端子ＴＶにそれぞれ接続されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ２４２〜２４９を有する。
ＰＭＯＳトランジスタ２４２〜２４９のゲートはそれぞれＰＧＣブロック２４１のゲート制御線ＣＴＬ２４２〜ＣＴＬ２４９に接続されている。

また、図５においては、ひとつのＰＥのデータのインタフェースとしては２つ示している。
ひとつはプログラムのロードストアおよび演算前と演算後のデータの転送などを行うＣＯＭＩＯである。もうひとつはパワーゲートの制御を行うＧＣＴＬＩＦである。

ＰＧＣブロック２４１では，ＰＥ２００へのＧＣＴＬＩＦからの入力信号（ゲート制御信号）ＧＣＴＬをエンコードして各ブロックへの電力供給をオンオフするＰＭＯＳトランジスタ２４２〜２４９のゲートにオンオフ制御信号を供給する。

ＰＧＣブロック２４１のエンコード処理において、ゲート制御信号ＧＣＴＬ=０の場合はＰＧＣブロック２４１のすべてのゲート制御信号はハイレベルで出力され、すべてのＰＭＯＳトランジスタ２４２〜２４９はオフとなりすべてのブロックへの電力供給が停止される。

ＧＣＴＬ=１の場合は、ＰＧＣブロック２４１のすべてのゲート制御信号はローレベルで出力され、すてのＰＭＯＳトランジスタ２４２〜２４９はオンとなりすべてのブロックへ電力が供給される。

ＧＣＴＬ=２の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）、２２３（Ｂａｎｋ３）、２２４（Ｂａｎｋ４）の電力制御を行うＰＭＯＳトランジスタ２４８，２４９、２４３〜２４６はオンとなり、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、およびコア（ＣＯＲＥ）２１０の電力制御を行うＰＭＯＳトランジスタ２４２，２４７はオフとなって、バンク２２１〜２２４のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力はカットされる。

ＧＣＴＬ=３の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）、２２３（Ｂａｎｋ３）の電力制御を行うＰＭＯＳトランジスタ２４８，２４９、２４３〜２４５はオンとなり、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１、およびバンク２２４（Ｂａｎｋ４）の電力制御を行うＰＭＯＳトランジスタ２４２，２４７，２４６はオフとなって、バンク２２１〜２２４のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力がカットされる。

ＧＣＴＬ=４の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）の電力制御を行うＰＭＯＳトランジスタ２４８，２４９、２４３，２４４はオンとなり、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１、およびバンク２２３（Ｂａｎｋ３），２２４（Ｂａｎｋ４）の電力制御を行うＰＭＯＳトランジスタ２４２，２４７，２４５，２４６はオフとなって、バンク２２１，２２２のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力がカットされる。

ＧＣＴＬ=５の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）の電力制御を行うＰＭＯＳトランジスタ２４８，２４９、２４３はオンとなり、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１、およびバンク２２２（Ｂａｎｋ２），２２３（Ｂａｎｋ３），２２４（Ｂａｎｋ４）の電力制御を行うＰＭＯＳトランジスタ２４２，２４７，２４４〜２４６はオフとなって、バンク２２１のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力がカットされる。

次に、クロックゲートの実装例について説明する。

図６は、本実施形態に係る半導体チップの各ＰＥにおけるクロックゲートの実装例を示す図である。

図６のＰＥ２００Ａが図５のＰＥ２００と異なる点は、パワーゲート制御部の代わりにクロックゲート制御部２５０が設けられ、ＰＧＣブロック２４１に代わりにクロックゲートコントロールブロック（ＣＧＣブロック）２５１が配置され、ＰＭＯＳトランジスタ２４２〜２４９の代わりに２入力ＡＮＤゲート２５２〜２５９が配置されていることにある。そして、各ＡＮＤゲート２５２〜２５９の出力は、各要素ブロックであるコア２１０のクロック端子ＴＣＫ、４つのバンク２２１，２２２，２２３，２２４の各クロックＴＣＫ、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、および通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３の各クロック端子ＴＣＫにそれぞれ接続される。

ＣＧＣブロック２５１では，ＰＥ２００へのＧＣＴＬＩＦからの入力信号（ゲート制御信号）ＧＣＴＬをエンコードして各ブロックへのクロックＣＬＫの供給をオンオフするＡＮＤゲート２５２〜２５９のゲートにオンオフ制御信号を供給する。

ＣＧＣブロック２５１のエンコード処理において、ゲート制御信号ＧＣＴＬ=０の場合はＣＧＣブロック２５１のすべてのクロック制御信号はローレベルで出力され、すべてのＡＮＤゲート２５２〜２５９の出力はローレベルとなりすべてのブロックへのクロック供給が停止される。

ＧＣＴＬ=１の場合は、すべての出力はハイレベルですべてのアンドゲート２５２〜２５９の出力はクロックＣＬＫがそのまま通過となりすべてのブロックへクロックＣＬＫが供給される。

ＧＣＴＬ=２の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）、２２３（Ｂａｎｋ３）、２２４（Ｂａｎｋ４）のクロック制御を行うＡＮＤゲート２５８，２５９、２５３〜２５６の入力がハイレベルとなってクロックＣＬＫが供給され、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、およびコア（ＣＯＲＥ）２１０のクロック制御を行うＡＮＤゲート２５２，２５７の入力はローレベルとなってクロックＣＬＫの供給が停止となり、バンク２２１〜２２４のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力はカットされる。

ＧＣＴＬ=３の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）、２２３（Ｂａｎｋ３）のクロック制御を行うＡＮＤゲート２５８，２５９、２５３〜２５５の入力がハイレベルとなってクロックＣＬＫが供給され、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１０、および２２４（Ｂａｎｋ４）のクロック制御を行うＡＮＤゲート２５２，２５７，２５６の入力はローレベルとなってクロックＣＬＫの供給が停止となり、バンク２２１〜２２３のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力はカットされる。

ＧＣＴＬ=４の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）、２２２（Ｂａｎｋ２）のクロック制御を行うＡＮＤゲート２５８，２５９、２５３，２５４の入力がハイレベルとなってクロックＣＬＫが供給され、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１０、および２２３（Ｂａｎｋ３），２２４（Ｂａｎｋ４）のクロック制御を行うＡＮＤゲート２５２，２５７，２５５，２５６の入力はローレベルとなってクロックＣＬＫの供給が停止となり、バンク２２１，２２２のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力はカットされる。

ＧＣＴＬ=５の場合は、通信ユニットＰＥ（ＣＯＭＰＥ）２３２、通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）２３３、バンク２２１（Ｂａｎｋ１）のクロック制御を行うＡＮＤゲート２５８，２５９、２５３の入力がハイレベルとなってクロックＣＬＫが供給され、通信ユニットコア（ＣＯＭＣＯＲＥ）２３１、コア（ＣＯＲＥ）２１０、および２２２（Ｂａｎｋ２），２２３（Ｂａｎｋ３），２２４（Ｂａｎｋ４）のクロック制御を行うＡＮＤゲート２５２，２５７，２５４〜２５６の入力はローレベルとなってクロックＣＬＫの供給が停止となり、バンク２２１のＬＳが利用可能で、コア（ＣＯＲＥ）２１０などの余分な電力はカットされる。

以上説明したような構成を有することから、本実施形態の半導体チップによれば、次のような効果が実現可能となっている。
ＬＳ（個別メモリ）の貸し借りを行う場合に動作させないコア（Ｃｏｒｅ）の電源を切れるようにすることでその部分の消費電力を削減することができるため、必要最小限の電力消費での運用が可能となる。
バンク（ＢＡＮＫ）に分割されたＬＳごとに電力制御を行うことでＬＳの必要サイズにより最低限度のＬＳのみ稼動させることで、必要最小限の電力消費での運用が可能となる。

提案されているＰＥ間でコアのＬＳを貸し借りる技術にパワーゲートの技術を適用した場合の構成例を示す図である。本発明の実施形態に係る半導体チップの基本的な構成の概要を示す図である。本実施形態に係る半導体チップの全体構成および各ＰＥのゲート制御信号の供給の様子を示す図である。メインＰＥから各ＰＥに供給するゲート制御信号ＧＣＴＬの値を決定するための手順を示す図である。本実施形態に係る半導体チップの各ＰＥにおけるパワーゲートの実装例を示す図である。本実施形態に係る半導体チップの各ＰＥにおけるクロックゲートの実装例を示す図である。

符号の説明

１０・・・半導体チップ、１１〜１４・・・ＰＥ（ＰＥ−ａ〜ｄ）、１１１，１２１・・・コア、１１２，１２２・・・個別メモリ（ＬＳ）、１１３，１２３・・・通信ユニット（ＣＯＭ）、２０・・・半導体チップ、２１・・・メインＰＥ、２２・・・ＡＸＩ、２００，２００Ａ・・・ＰＥ、２１０・・・コア、２２０・・・ＬＳ、２２１〜２２４・・・バンク、２３０・・・通信ユニット部、２３１・・・通信ユニットコア（ＣＯＭＣＯＲＥ）、２３２・・・通信ユニットＰＥ（ＣＯＭＰＥ）、２３３・・・通信ユニットメモリ（ＣＯＭＭＥＭＯＲＹ）、２４０・・・パワーゲート制御部、２４１・・・パワーゲートコントコントロールブロック（ＰＧＣブロック）、２４２〜２４９・・・ＰＭＯＳトランジスタ、２５０・・・クロックゲート制御部、２５１・・・クロックゲートコントロールブロック（ＣＧＣブロック）、２５２〜２５９・・・２入力ＡＮＤゲート。
２５２〜２５９。

Claims

互いに通信可能な複数の処理装置を有し、
上記各処理装置は、
演算ユニットと、
上記演算ユニットに１対１で接続される個別メモリと、
上記演算ユニットと上記個別メモリの動作のオン、オフを独立に制御する制御部と、を含む
半導体チップ。
上記各処理装置は、
他の処理装置との通信を可能とする通信ユニットを有し、
上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御される
請求項１記載の半導体チップ。
上記制御部は、
上記演算ユニットと上記個別メモリへの電力供給を独立に制御する
請求項１記載の半導体チップ。
上記制御部は、
上記演算ユニットと上記個別メモリへのクロック供給を独立に制御する
請求項１記載の半導体チップ。
上記個別メモリは、複数に分割され、
上記制御部は、
上記分割された複数の個別メモリへの電力供給を独立に制御する
請求項３記載の半導体チップ。
上記個別メモリは、複数に分割され、
上記制御部は、
上記分割された複数の個別メモリへのクロック供給を独立に制御する
請求項４記載の半導体チップ。
上記各処理装置は、
他の処理装置との通信を可能とする通信ユニットを有し、
上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御される
請求項５記載の半導体チップ。
上記各処理装置は、
他の処理装置との通信を可能とする通信ユニットを有し、
上記通信ユニットは上記個別メモリがオンのときオン、オフのときオフに制御される
請求項６記載の半導体チップ。
上記制御部は、
電源電位と上記演算ユニット、上記分割された各個別メモリ、および通信ユニットの各電源端子間に接続され、ゲートにオン、オフを制御する信号が供給される複数のトランジスタと、
制御信号に応じて上記複数のトランジスタのオン、オフを独立に制御するパワーゲートコントロールユニットと、を含む
請求項７記載の半導体チップ。
上記制御部は、
電源電位と上記演算ユニット、上記分割された各個別メモリ、および通信ユニットの各クロック端子間に接続され、クロックを通過させるか否かを制御する信号が供給される複数のゲートと、
制御信号に応じて上記複数のゲートを独立に制御するゲートコントロールユニットと、を含む
請求項８記載の半導体チップ。
互いに通信可能な複数の処理装置と、
上記各処理装置の役割分担した内容に従い制御するための制御信号を上記各処理装置に供給するメイン処理装置と、
上記複数の処理装置と外部とを接続するバスと、を有し、
上記各処理装置は、
演算ユニットと、
上記演算ユニットに１対１で接続される個別メモリと、
上記メイン制御装置により供給される制御信号に応じて、上記演算ユニットと上記個別メモリの電力消費に関する動作のオン、オフを独立に制御する制御部と、を含む
半導体チップ。