JP2009130005A - 表示装置 - Google Patents

Abstract

【課題】有機ＥＬ表示装置において、並走する配線の異物によるショートを防止する。
【解決手段】電源供給線１０５DSL と映像信号線１０６HSの画素回路Ｐの内側を上層配線にする。書込走査線１０４WSを下層配線にする。映像信号線１０６HSは、同層の電源供給線１０５DSL と交差する部分をオーバーラップさせる必要があるので下層配線にする。映像信号線１０６HSの上層配線を隣接する次行の画素回路Ｐの境界まで延在させ、次行の同層の電源供給線１０５DSL と交差する部分でオーバーラップさせる。異なる配線層にレイアウトされている書込走査線１０４WSと電源供給線１０５DSL は、導電性を有する異物が何れか一方の層に載っていても、書込走査線１０４WSと電源供給線１０５DSL が異物で接続される事態は起きない。
【選択図】図９

Description

本発明は、電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配列された画素アレイ部を有する表示装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。

画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。

有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。

有機ＥＬ素子は比較的低い印加電圧（たとえば１０Ｖ以下）で駆動できるため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は非常に高速である（たとえば数μｓ程度）ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機ＥＬ素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。

ところで、液晶表示素子を用いた液晶表示装置や有機ＥＬ素子を用いた有機ＥＬ表示装置を始めとする電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。

このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。

ここで、画素回路内の電気光学素子を発光させる際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ（サンプリングトランジスタと称する）で駆動トランジスタのゲート端（制御入力端子）に設けられた保持容量（画素容量とも称する）に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。

電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる有機ＥＬ表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。

有機ＥＬ素子を代表例とする電流駆動型の電気光学素子では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となる。たとえば、有機ＥＬ素子に駆動電流を供給する駆動方式としては、定電流駆動方式と定電圧駆動方式とに大別できる（周知の技術であるので、ここでは公知文献の提示はしない）。

有機ＥＬ素子の電圧−電流特性は傾きの大きい特性を有するので、定電圧駆動を行なうと、僅かな電圧のばらつきや素子特性のばらつきが大きな電流のばらつきを生じ大きな輝度ばらつきをもたらす。よって、一般的には、駆動トランジスタを飽和領域で使用する定電流駆動が用いられる。もちろん、定電流駆動でも、電流変動があれば輝度ばらつきを招くが、小さな電流ばらつきであれば小さな輝度ばらつきしか生じない。

逆に言えば、定電流駆動方式であっても、電気光学素子の発光輝度が不変であるためには、入力画像信号に応じて保持容量に書き込まれ保持される駆動信号が一定であることが重要となる。たとえば、有機ＥＬ素子の発光輝度が不変であるためには、入力画像信号に応じた駆動電流が一定であることが重要となる。

ところが、プロセス変動により電気光学素子を駆動する能動素子（駆動トランジスタ）の閾値電圧や移動度がばらついてしまう。また、有機ＥＬ素子などの電気光学素子の特性が経時的に変動する。このような駆動用の能動素子の特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。

このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている。

特開２００６−２１５２１３号公報

たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。

しかしながら、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタをオン／オフ制御する必要があり、そのために各種の走査線を画素アレイ部に縦方向や横方向に形成する必要がある。

同方向に延びる走査線を同じ配線層で並走させる場合、その配線間隔が狭いと、つまり、近接して並走させると、製造時に導電性を有する異物によって配線間が電気的に接続されてしまい歩留まりが低下する可能性がある。走査線が長いほどその可能性が高くなる。

また、特許文献１に記載の仕組みでは、前述のように、５ＴＲ駆動の構成を採っており、画素回路の構成が複雑である。画素回路の構成要素が多いことから、表示装置の高精細化の妨げとなる。その結果、５ＴＲ駆動の構成では、携帯機器（モバイル機器）などの小型の電子機器で用いられる表示装置への適用が困難になる。

このため、画素回路の簡素化を図りつつ、並走する走査線の異物による接続を防止する仕組みの開発要求がある。この際には、並走する走査線の異物による接続を防止するとともに、画素回路の簡素化に伴って、５ＴＲ駆動の構成では生じていない問題が新たに発生することがないようにすることも考慮されるべきである。

本発明は、上記事情に鑑みてなされたもので、先ず、並走する走査線の異物による接続を防止し、表示特性の向上を図ることのできる仕組みを提供することを目的とする。

さらに好ましくは、画素回路の簡素化により表示装置の高精細化を可能にする仕組みを提供することを目的とする。

また、画素回路の簡素化に当たっては、好ましくは、駆動トランジスタや電気光学素子の特性ばらつきによる輝度変化を抑制することの可能な仕組みを提供することを目的とする。

本発明に係る表示装置の一実施形態は、映像信号に基づいて画素回路内の電気光学素子を発光させる表示装置であって、先ず、画素アレイ部に行列状に配される画素回路内に、少なくとも、駆動電流を生成する駆動トランジスタ、駆動トランジスタの出力端側に接続された電気光学素子、映像信号線を介して供給される映像信号の内の信号電位に応じた情報を保持する保持容量、および保持容量に映像信号における信号電位に応じた情報を書き込むサンプリングトランジスタを備える。この画素回路においては、保持容量に保持された情報に基づく駆動電流を駆動トランジスタで生成して電気光学素子に流すことで電気光学素子を発光させる。

サンプリングトランジスタで保持容量に信号電位に応じた情報を書き込むので、サンプリングトランジスタは、その入力端（ソース端もしくはドレイン端の一方）に信号電位を取り込み、その出力端（ソース端もしくはドレイン端の他方）に接続された保持容量に信号電位に応じた情報を書き込む。もちろん、サンプリングトランジスタの出力端は、駆動トランジスタの制御入力端にも接続されている。

なお、ここで示した画素回路の接続構成は、駆動トランジスタとサンプリングトランジスタと言った２つのトランジスタを含む最も基本的な２ＴＲ構成を示したもので、画素回路は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。また、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。

たとえば、接続間には、必要に応じてさらに、スイッチング用のトランジスタや、ある機能を持った機能部などを介在させるなどの変更が加えられることがある。典型的には、表示期間（換言すれば非発光時間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタの出力端と電気光学素子との間に、もしくは駆動トランジスタの電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線との間に、もしくは駆動トランジスタの出力端と基準電圧線との間に配することがある。

このような変形態様の画素回路であっても、本項（課題を解決するための手段）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本発明に係る表示装置の一実施形態を実現する画素回路である。

また、画素回路を駆動するための周辺部には、たとえば、サンプリングトランジスタを水平周期で順次制御することで画素回路を線順次走査して、１行分の各保持容量に映像信号の信号電位に応じた情報を書き込む書込走査部と、書込走査部での線順次走査に合わせて映像信号がサンプリングトランジスタに供給されるように制御する水平駆動部を具備する制御部を設ける。

また、表示装置は、駆動電流を一定に維持する駆動信号一定化回路を備えたものとする。駆動信号一定化回路は、画素回路を構成する素子の接続態様や画素回路を走査駆動する走査部の組合せで構成される。これに対応して、制御部には、駆動信号一定化回路を制御する走査部を設ける。

駆動信号一定化回路とは、電気光学素子の電流−電圧特性の経時変化や駆動トランジスタの特性変化があった場合でも、駆動トランジスタの駆動電流を一定に維持しようとする回路を意味する。その具体的な回路構成はどのようなものであってもよい。サンプリングトランジスタ（スイッチングトランジスタの一例）および駆動トランジスタ以外に、駆動電流を一定に維持する制御を行なうための他のスイッチングトランジスタが設けられることもある。

たとえば、好ましくは、制御部は、駆動トランジスタの閾値電圧に対応する電圧を保持容量に保持するための閾値補正動作を行なうように制御する。２ＴＲ構成の場合、好ましくは、駆動電流を電気光学素子に流すために使用される第１電位に対応する電圧が駆動トランジスタの電源供給端に供給されかつ映像信号における基準電位がサンプリングトランジスタに供給されている時間帯でサンプリングトランジスタを導通させることで閾値電圧に対応する電圧を保持容量に保持させる。

このため、２ＴＲ構成の場合、好ましくは、書込走査部での線順次走査に合わせて１行分の各駆動トランジスタの電源供給端に印加される電源供給を制御するための走査駆動パルスを出力する駆動走査部を制御部に設け、また、水平駆動部は、各水平周期内で基準電位と信号電位で切り替わる映像信号をサンプリングトランジスタに供給する。サンプリングトランジスタは、駆動信号一定化機能に関わるスイッチングトランジスタとして機能し、その機能の実現のために、オン／オフ動作が制御される。

閾値補正動作は、必要に応じて、信号電位の保持容量への書込みに先行する複数の水平周期で繰り返し実行するとよい。ここで「必要に応じて」とは、１水平周期内の閾値補正期間では駆動トランジスタの閾値電圧に相当する電圧を十分に保持容量へ保持させることができない場合を意味する。閾値補正動作の複数回の実行により、確実に駆動トランジスタの閾値電圧に相当する電圧を保持容量に保持させるのである。

また、さらに好ましくは、制御部は、閾値補正動作に先立って、駆動トランジスタの制御入力端と出力端の電位や保持容量を、両端の電位差が閾値電圧以上になるように初期化を実行するように制御する。２ＴＲ構成の場合、好ましくは、第２電位に対応する電圧が駆動トランジスタの電源供給端に供給されかつサンプリングトランジスタの入力端（ソース端もしくはドレイン端の一方）に基準電位が供給されている時間帯でサンプリングトランジスタを導通させて駆動トランジスタの制御入力端を基準電位に設定しかつ出力端を第２電位に設定する。

さらに好ましくは、制御部は、閾値補正動作の後、サンプリングトランジスタを導通させることで保持容量に信号電位に応じた情報を書き込む際、駆動トランジスタの移動度に対する補正分を保持容量に書き込まれる信号に加えるように制御する移動度補正機能を実現するようにする。この際、２ＴＲ構成の場合、好ましくは、サンプリングトランジスタに信号電位が供給されている時間帯内の所定位置で、その時間帯より短い期間だけサンプリングトランジスタを導通させるとよい。

さらに好ましくは、保持容量は、ブートストラップ機能を実現するべく、駆動トランジスタの制御入力端と出力端側（事実上、電気光学素子の一方の端子側）の間に接続する。制御部は、保持容量に信号電位に対応する情報が書き込まれた時点でサンプリングトランジスタを非導通状態にして駆動トランジスタの制御入力端への映像信号の供給を停止させ、駆動トランジスタの出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御する。

通常の画素回路においては、水平走査用の縦配線と垂直走査用の横配線が必要であるから、基本的には、縦配線と横配線とのオーバーラップのために、最低でも２層配線が必要になる。ここで、本発明に係る表示装置の一実施形態における特徴的な事項として、２層配線を利用して、画素回路内もしくは隣接する２つの画素回路の間において、近くを並走する走査線（隣接配線と称する）の全体もしくは一部を異なる配線層にレイアウトする。異なる配線層にレイアウトされている隣接配線の部分については、導電性を有する異物が何れか一方の層に載っていても、隣接配線が異物で接続される事態は起きない。

本発明の一実施形態によれば、近くを並走する隣接配線の全体もしくは一部を異なる配線層にレイアウトするようにしたので、少なくとも、異なる配線層にレイアウトされている隣接配線の部分については、導電性を有する異物による隣接配線間の同層ショートが起こり得ないので、高歩留まりが実現可能である。

近くを並走する隣接配線の全体を異なる配線層にレイアウトすれば、導電性を有する異物による隣接配線間の同層ショートの可能性を完全に排除できる。

一方、近くを並走する隣接配線の一部を異なる配線層にレイアウトすれば、その一部では導電性を有する異物による隣接配線間の同層ショートが起こり得るので、同層ショートの可能性を完全に排除することはできない。しかしながら、その一部（つまり同層になる部分）では、縦配線および横配線の何れか一方と、それに対しての交差配線（縦配線に対しての横配線、横配線に対しての縦配線）を、異なる配線層にレイアウトすることができる。これにより、交差配線を上層配線と下層配線で繋ぐことでオーバーラップさせるという処理が不要になり、ブリッジ（上層配線と下層配線を繋ぐこと）の回数を少なくすることができるため、交差配線の負荷を軽減することができる。

ここで、画素回路内において並走する配線が幾つになるかは画素回路の構成次第である。この際、閾値補正機能およびそれに先立つ閾値補正準備機能（初期化機能）や移動度補正機能を実現するに当たって、駆動トランジスタの電源供給端を第１電位と第２電位との間で遷移させる、つまり電源電圧をスイッチングパルスとして使用することが有効に機能する。すなわち、閾値補正機能や移動度補正機能を組み込むため、各画素回路の駆動トランジスタに供給する電源電圧をスイッチングパルスとして使用すると、補正用のスイッチングトランジスタやその制御入力端を制御する走査線が不要になる。

結果として、２ＴＲ駆動の構成をベースとして各トランジスタの駆動タイミングなどの変形を加えるだけでよく、画素回路の構成素子数と配線本数が大幅に削減でき、画素アレイ部を縮小することができ、表示装置の高精細化を達成し易くなる。画素回路の簡素化を図りつつ、導電性を有する異物による隣接配線間の同層ショートを防止することができる。素子数や配線数が少ないため高精細化に適しており、高精細の表示が求められる小型の表示装置を容易に実現できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本実施形態では、たとえば画素の表示素子（電気光学素子、発光素子）として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。

なお、以下においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する全ての実施形態が同様に適用できる。

図１に示すように、有機ＥＬ表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００と、映像信号処理部３００を備えている。駆動信号生成部２００と映像信号処理部３００とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵されている。

製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部３００の全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで有機ＥＬ表示装置１として提供することも可能である。また、このような有機ＥＬ表示装置１は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。

表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２と、画素回路Ｐを垂直方向に走査する垂直駆動部１０３と、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６と、外部接続用の端子部（パッド部）１０８などが集積形成されている。すなわち、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。

垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。

垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。

図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部が設けられることもある。

画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。

端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部３００から映像信号Ｖsig が供給されるようになっている。

一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSなど必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必要なパルス信号が供給される。

端子部１０８の各端子は、配線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。

画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。

たとえば、画素アレイ部１０２には、走査線（ゲート線）１０４WS、電源供給線１０５DSL 、および映像信号線（データ線）１０６HSが形成されている。両者の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。

具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。

書込走査部１０４および駆動走査部１０５は、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。水平駆動部１０６は、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。

本実施形態の有機ＥＬ表示装置１においては、一例として線順次駆動について考えており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に、画素アレイ部１０２に書き込む。

たとえば、水平駆動部１０６は、線順次駆動に対応するため、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部３００から入力される画素信号を、垂直駆動部１０３によって選択された行の１ライン分の全ての画素回路Ｐに同時に書き込むべく、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせる。

垂直駆動部１０３の各部は、線順次駆動に対応するため、論理ゲートの組合せ（ラッチも含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する。なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。

同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。

＜画素回路＞
図２は、図１に示した有機ＥＬ表示装置１を構成する本実施形態の画素回路Ｐに対する第１比較例を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。

図３は、本実施形態の画素回路Ｐに対する第２比較例を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。

図４は有機ＥＬ素子や駆動トランジスタの動作点を説明する図である。図４Ａは、有機ＥＬ素子や駆動トランジスタの特性ばらつきが駆動電流Ｉdsに与える影響を説明する図である。

図５は、本実施形態の画素回路Ｐの構成例を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。

＜比較例の画素回路：第１例＞
図２に示すように、第１比較例の画素回路Ｐは、基本的にｐチャネル型の薄膜電界効果トランジスタ（ＴＦＴ）でドライブトランジスタが構成されている点に特徴を有する。また、ドライブトランジスタの他に走査用に２つのトランジスタを使用した３Ｔｒ駆動の構成を採っている。

具体的には、第１比較例の画素回路Ｐは、ｐチャネル型の駆動トランジスタ１２１、アクティブＬの駆動パルスが供給されるｐチャネル型の発光制御トランジスタ１２２、アクティブＨの駆動パルスが供給されるｎチャネル型のサンプリングトランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７、および保持容量（画素容量とも称される）１２０を有する。駆動トランジスタ１２１は、制御入力端子であるゲート端Ｇに供給される電位に応じた駆動電流を有機ＥＬ素子１２７に供給するようになっている。

なお、一般的には、サンプリングトランジスタ１２５はアクティブＬの駆動パルスが供給されるｐチャネル型に置き換えることもできる。発光制御トランジスタ１２２はアクティブＨの駆動パルスが供給されるｎチャネル型に置き換えることもできる。

サンプリングトランジスタ１２５は、駆動トランジスタ１２１のゲート端Ｇ（制御入力端子）側に設けられたスイッチングトランジスタであり、また、発光制御トランジスタ１２２もスイッチングトランジスタである。

一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表わしている。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７と並列に示す。

画素回路Ｐは、垂直走査側の各走査線１０４WS，１０５DSと水平走査側の走査線である映像信号線１０６HSの交差部に配されている。書込走査部１０４からの書込走査線１０４WSは、サンプリングトランジスタ１２５のゲート端Ｇに接続され、駆動走査部１０５からの駆動走査線１０５DSは発光制御トランジスタ１２２のゲート端Ｇに接続されている。

サンプリングトランジスタ１２５は、ソース端Ｓを信号入力端として映像信号線１０６HSに接続され、ドレイン端Ｄを信号出力端として駆動トランジスタ１２１のゲート端Ｇに接続され、その接続点と第２電源電位Ｖc2（たとえば正電源電圧、第１電源電位Ｖc1と同じでもよい）との間に保持容量１２０が設けられている。括弧書きで示すように、サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させ、ドレイン端Ｄを信号入力端として映像信号線１０６HSに接続し、ソース端Ｓを信号出力端として駆動トランジスタ１２１のゲート端Ｇに接続することもできる。

駆動トランジスタ１２１、発光制御トランジスタ１２２、および有機ＥＬ素子１２７は、第１電源電位Ｖc1（たとえば正電源電圧）と基準電位の一例である接地電位GND の間で、この順に直列に接続されている。具体的には、駆動トランジスタ１２１は、ソース端Ｓが第１電源電位Ｖc1に接続され、ドレイン端Ｄが発光制御トランジスタ１２２のソース端Ｓに接続されている。発光制御トランジスタ１２２のドレイン端Ｄが、有機ＥＬ素子１２７のアノード端Ａに接続され、有機ＥＬ素子１２７のカソード端Ｋが接地電位GND に接続されている。

なお、より簡易な構成としては、図２に示した画素回路Ｐの構成においては、最も単純な回路として、発光制御トランジスタ１２２を取り外した２Ｔｒ駆動の構成を採ることもできる。この場合、有機ＥＬ表示装置１としては駆動走査部１０５を取り外した構成を採ることになる。

図２に示した３Ｔｒ駆動や図示を割愛した２Ｔｒ駆動の何れにおいても、有機ＥＬ素子１２７は電流発光素子のため、有機ＥＬ素子１２７に流れる電流量をコントロールすることで発色の諧調を得る。このため、駆動トランジスタ１２１のゲート端Ｇへの印加電圧を変化させることで、有機ＥＬ素子１２７に流れる電流値をコントロールする。

具体的には、まず書込走査部１０４からアクティブＨの書込駆動パルスWSを供給して書込走査線１０４WSを選択状態とし、水平駆動部１０６から信号線１０６HSに画素信号Ｖsig を印加すると、ｎチャネル型のサンプリングトランジスタ１２５が導通して画素信号Ｖsig が保持容量１２０に書き込まれる。

保持容量１２０に書き込まれた信号電位が駆動トランジスタ１２１のゲート端Ｇの電位となる。続いて、書込駆動パルスWSをインアクティブ（本例ではＬレベル）にして書込走査線１０４WSを非選択状態とすると、信号線１０６HSと駆動トランジスタ１２１とは電気的に切り離されるが、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは保持容量１２０によって、原理的には、安定に保持される。

続いて、駆動走査部１０５からアクティブＬの走査駆動パルスDSを供給して駆動走査線１０５DSを選択状態にすると、ｐチャネル型の発光制御トランジスタ１２２が導通し、第１電源電位Ｖc1から接地電位GND に向かって駆動電流が駆動トランジスタ１２１、発光制御トランジスタ１２２、および有機ＥＬ素子１２７を流れる。

次に、走査駆動パルスDSをインアクティブ（本例ではＨレベル）にして駆動走査線１０５DSを非選択状態とすると、発光制御トランジスタ１２２がオフし、駆動電流は流れなくなる。

発光制御トランジスタ１２２は、１フィールド期間に占める有機ＥＬ素子１２７の発光時間（デューティ）を制御するために挿入されたものであり、先にも述べたことから推測されるように、画素回路Ｐとしては、当該発光制御トランジスタ１２２を備えていることは必須ではない。

駆動トランジスタ１２１および有機ＥＬ素子１２７に流れる電流は、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じた値となり、有機ＥＬ素子１２７はその電流値に応じた輝度で発光し続ける。

このように、書込走査線１０４WSを選択して信号線１０６HSに与えられた画素信号Ｖsig を画素回路Ｐの内部に伝える動作を、以下「書込み」と呼ぶ。このように、一度信号の書込みを行なえば、次に書き換えられるまでの間、有機ＥＬ素子１２７は一定の輝度で発光を続ける。

このように、第１比較例の画素回路Ｐでは、駆動トランジスタ１２１のゲート端Ｇに供給する印加電圧を入力信号（画素信号Ｖsig ）に応じて変化させることで、ＥＬ有機ＥＬ素子１２７に流れる電流値を制御している。このとき、ｐチャネル型の駆動トランジスタ１２１のソース端Ｓは第１電源電位Ｖc1に接続されており、この駆動トランジスタ１２１は常に飽和領域で動作している。

＜比較例の画素回路：第２例＞
次に、本実施形態の画素回路Ｐの特徴を説明する上での比較例として、図３に示す第２比較例の画素回路Ｐについて説明する。画素アレイ部１０２に第２比較例の画素回路Ｐを備える有機ＥＬ表示装置１を第２比較例の有機ＥＬ表示装置１と称する。

第２比較例および本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点に特徴を有する。

ｐチャネル型のトランジスタではなく、ｎチャネル型のトランジスタで駆動トランジスタを構成することができれば、トランジスタ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、トランジスタ基板の低コスト化が可能となり、このような構成の画素回路Ｐの開発が期待される。

第２比較例の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点で本実施形態と同じであるが、有機ＥＬ素子１２７の経時劣化による駆動電流Ｉdsに与える影響を防ぐための駆動信号一定化回路が設けられていない。

具体的には、第２比較例の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１、発光制御トランジスタ１２２、およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。

駆動トランジスタ１２１は、ドレイン端Ｄが第１電源電位Ｖc1に接続され、ソース端Ｓが発光制御トランジスタ１２２のドレイン端Ｄに接続されている。発光制御トランジスタ１２２のソース端Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され、有機ＥＬ素子１２７のカソード端Ｋが接地電位GND に接続されている。このような画素回路Ｐでは、駆動トランジスタ１２１のドレイン端Ｄ側が第１電源電位Ｖc1に接続され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

サンプリングトランジスタ１２５は、ソース端Ｓが映像信号線HSに接続され、ドレイン端Ｄは駆動トランジスタ１２１のゲート端（制御入力端）Ｇに接続され、その接続点と第２電源電位Ｖc2（たとえば正電源電圧、第１電源電位Ｖc1と同じでもよい）を供給する基準線との間に保持容量１２０が設けられている。括弧書きで示すように、サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。

このような画素回路Ｐでは、発光制御トランジスタを設けるか否かに関わらず、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄ側が第１電源電位Ｖc1に接続され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

なお、より簡易な構成としては、図３に示した画素回路Ｐの構成においても、最も単純な回路として、発光制御トランジスタ１２２を取り外した２Ｔｒ駆動の構成を採ることもできる。この場合、有機ＥＬ表示装置１としては駆動走査部１０５を取り外した構成を採ることになる。

次に、図３に示す第２比較例の画素回路Ｐの動作を説明する。ここでは、発光制御トランジスタ１２２の動作を割愛して説明する。先ず、信号線HSから供給される映像信号Ｖsig の電位（以下、映像信号線電位とも称する）の内の有効期間の電位（信号電位と称する）をサンプリングし、発光素子の一例である有機ＥＬ素子１２７を発光状態にする。

具体的には、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位にある時間帯に、書込走査線WSの電位が高レベルに遷移することで、ｎチャネル型のサンプリングトランジスタ１２５はオン状態となり、信号線HSから供給される映像信号線電位を保持容量１２０に充電する。これにより駆動トランジスタ１２１のゲート端Ｇの電位（ゲート電位Ｖｇ）は上昇を開始し、ドレイン電流を流し始める。そのため、有機ＥＬ素子１２７のアノード電位は上昇し発光を開始する。

この後、書込駆動パルスWSが低レベルに遷移すると、保持容量１２０にその時点の映像信号線電位、つまり、映像信号Ｖsig の電位の内の有効期間の電位（信号電位）が保持される。これによって、駆動トランジスタ１２１のゲート電位Ｖｇが一定となり、発光輝度が次のフレーム（またはフィールド）まで一定に維持される。書込走査線WSの電位が高レベルにある期間が映像信号Ｖsig のサンプリング期間となり、書込駆動パルスWSが低レベルに遷移した以降が保持期間となる。

＜発光素子のＩel−Ｖel特性と駆動トランジスタのＩ−Ｖ特性＞
一般的に、図４に示すように、駆動トランジスタ１２１はドレイン・ソース間電圧に関わらず駆動電流Ｉdsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣox、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。なお、“＾”はべき乗を示す。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御され定電流源として動作する。

ところが、一般的に有機ＥＬ素子を始めとする電流駆動型の発光素子のＩ−Ｖ特性は、図４Ａ（１）に示すように時間が経過すると劣化する。図４Ａ（１）に示す有機ＥＬ素子で代表される電流駆動型の発光素子の電流−電圧（Ｉel−Ｖel）特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

たとえば、発光素子の一例である有機ＥＬ素子１２７に発光電流Ｉelが流れるとき、そのアノード・カソード間電圧Ｖelは一意的に決定される。ところが、図４Ａ（１）に示すように、発光期間中では、有機ＥＬ素子１２７のアノード端Ａは駆動トランジスタ１２１のドレイン・ソース間電流Ｉds（＝駆動電流Ｉds）で決定される発光電流Ｉelが流れ、それによって有機ＥＬ素子１２７のアノード・カソード間電圧Ｖel分だけ上昇する。

図２に示した第１比較例の画素回路Ｐは、この有機ＥＬ素子１２７のアノード・カソード間電圧Ｖel分の上昇の影響は駆動トランジスタ１２１のドレイン端Ｄ側に現れるが、駆動トランジスタ１２１が飽和領域で動作する定電流駆動であるため、有機ＥＬ素子１２７には定電流Ｉdsが流れ続け、有機ＥＬ素子１２７のＩel−Ｖel特性が劣化してもその発光輝度が経時劣化することはない。

駆動トランジスタ１２１と発光制御トランジスタ１２２と保持容量１２０とサンプリングトランジスタ１２５とを備え、図２に示した接続態様とされた画素回路Ｐの構成にて、電気光学素子の一例である有機ＥＬ素子１２７の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路が構成されるようになっているのである。

つまり、画素回路Ｐを映像信号Ｖsig で駆動するとき、ｐチャネル型の駆動トランジスタ１２１のソース端Ｓは第１電源電位Ｖc1に接続されており、常に飽和領域で動作するように設計されているので、式（１）に示した値を持つ定電流源となる。

また、第１比較例の画素回路Ｐにおいては、有機ＥＬ素子１２７のＩel−Ｖel特性の経時変化（図４Ａ（１））とともに、駆動トランジスタ１２１のドレイン端Ｄの電圧が変化してゆくが、駆動トランジスタ１２１は、保持容量１２０のブートストラップ機能によってゲート・ソース間電圧Ｖgsが原理的には一定に保持されるため、駆動トランジスタ１２１は定電流源として動作し、その結果、有機ＥＬ素子１２７には一定量の電流が流れ、有機ＥＬ素子１２７を一定の輝度で発光させることができ、発光輝度は変化しない。

第２比較例の画素回路Ｐでも、駆動トランジスタ１２１のソース端Ｓの電位（ソース電位Ｖｓ）は、駆動トランジスタ１２１と有機ＥＬ素子１２７との動作点で決まるし、駆動トランジスタ１２１は飽和領域で駆動されるので、動作点のソース電圧に対応したゲート・ソース間電圧Ｖgsに関し、前述の式（１）に規定された電流値の駆動電流Ｉdsを流す。

ところが、第１比較例の画素回路Ｐのｐチャネル型の駆動トランジスタ１２１をｎチャネル型に変更した単純な回路（第２比較例の画素回路Ｐ）では、ソース端Ｓが有機ＥＬ素子１２７側に接続されてしまう。その結果、前述の図４Ａ（１）に示したように経時劣化する有機ＥＬ素子１２７のＩel−Ｖel特性により、同じ発光電流Ｉelに対するアノード・カソード間電圧ＶelがＶel1 からＶel2 へと変化することで、駆動トランジスタ１２１の動作点が変化してしまい、同じゲート電位Ｖｇを印加しても駆動トランジスタ１２１のソース電位Ｖｓは変化してしまう。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは変化してしまう。

特性式（１）から明らかなように、ゲート・ソース間電圧Ｖgsが変動すると、たとえゲート電位Ｖｇが一定であっても駆動電流Ｉdsが変動し、同時に有機ＥＬ素子１２７に流れる電流値（発光電流Ｉel）が変化し、発光輝度は変化してしまうことになる。

このように第２比較例の画素回路Ｐでは、発光素子の一例である有機ＥＬ素子１２７のＩel−Ｖel特性の経時変動による有機ＥＬ素子１２７のアノード電位変動が、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの変動となって現れ、ドレイン電流（駆動電流Ｉds）の変動を引き起こす。この原因による駆動電流Ｉdsの変動は画素回路Ｐごとの発光輝度のばらつきや経時変動となって現れ、画質の劣化が起きる。

これに対して、詳細は後述するが、ｎチャネル型の駆動トランジスタ１２１を使用する場合においても、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓの変動にゲート端Ｇの電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまり駆動トランジスタ１２１のソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させる。これにより、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能により、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時変動補正能力を向上させることができる。

もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。

＜駆動トランジスタのＶgs−Ｉds特性＞
また、第１および第２比較例では、駆動トランジスタ１２１の特性については特に問題視していなかったが、画素ごとに駆動トランジスタ１２１の特性が異なると、その影響が駆動トランジスタ１２１に流れる駆動電流Ｉdsに影響を及ぼす。一例としては、式（１）から分かるように、移動度μや閾値電圧Ｖthが画素によってばらついた場合や経時的に変化した場合、ゲート・ソース間電圧Ｖgsが同じであっても、駆動トランジスタ１２１に流れる駆動電流Ｉdsにばらつきや経時変化が生じ、有機ＥＬ素子１２７の発光輝度も画素ごとに変化してしまうことになる。

たとえば、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧Ｖthや移動度μなどの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。

たとえば、図４Ａ（２）は、駆動トランジスタ１２１の閾値ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。閾値電圧がＶth１とＶth２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。

前述のように、駆動トランジスタ１２１が飽和領域で動作しているときのドレイン電流Ｉdsは、特性式（１）で表される。特性式（１）から明らかなように、閾値電圧Ｖthが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、閾値電圧Ｖthのばらつきに対して何ら対策を施さないと、図４Ａ（２）に示すように、閾値電圧がＶth１のときＶgsに対応する駆動電流がＩds１となるのに対して、閾値電圧がＶth２のときの同じゲート電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。

また、図４Ａ（３）は、駆動トランジスタ１２１の移動度ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。移動度がμ１とμ２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。

特性式（１）から明らかなように、移動度μが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、移動度μのばらつきに対して何ら対策を施さないと、図４Ａ（３）に示すように、移動度がμ１のときＶgsに対応する駆動電流がＩds１となるのに対して、移動度がμ２のときの同じゲート電圧Ｖgsに対応する駆動電流がＩds２となり、Ｉds１と異なってしまう。

図４Ａ（２）や図４Ａ（３）に示すように、閾値電圧Ｖthや移動度μの違いでＶin−Ｉds特性に大きな違いが出てしまうと、同じ信号振幅Ｖinを与えても、駆動電流Ｉdsすなわち発光輝度が異なってしまい、画面輝度の均一性（ユニフォーミティ）が得られない。

＜閾値補正および移動度補正の概念＞
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング（詳細は後述する）とすることで、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。

本実施形態の閾値補正動作および移動度補正動作では、詳細は後述するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスや経時により変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。

移動度補正時には、大きな移動度μ１に対しては移動度補正パラメータΔＶ１が大きくなるようにする一方、小さい移動度μ２に対しては移動度補正パラメータΔＶ２も小さくなるように負帰還をかけることになる。こう言った意味で、移動度補正パラメータΔＶを負帰還量ΔＶとも称する。

＜本実施形態の画素回路＞
図３に示す第２比較例の画素回路Ｐにおける有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路（ブートストラップ回路）を搭載し、また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ駆動方式を採用したのが図５に示す本実施形態の画素回路Ｐである。本実施形態の画素回路Ｐを画素アレイ部１０２に備える有機ＥＬ表示装置１を本実施形態の有機ＥＬ表示装置１と称する。

本実施形態の画素回路Ｐは、第２比較例の画素回路Ｐと同様に、ｎチャネル型の駆動トランジスタ１２１を使用する。加えて、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。

すなわち、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ点に特徴を有する。

２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。

図３に示した第２比較例に対しての構成上の大きな違いは、保持容量１２０の接続態様を変形して、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。

具体的には、本実施形態の画素回路Ｐは、保持容量１２０、ｎチャネル型の駆動トランジスタ１２１、およびアクティブＨ（ハイ）の書込駆動パルスWSが供給されるｎチャネル型のサンプリングトランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７を有する。

駆動トランジスタ１２１のゲート端Ｇ（ノードＮＤ１２２）とソース端Ｓとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端Ｓが直接に有機ＥＬ素子１２７のアノード端Ａに接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。好ましくはこのカソード電位Ｖcathは、図３に示した第２比較例と同様に基準電位を供給する全画素共通の配線Ｖcath（好ましくはGND ）に接続されている。

駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。

具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖssとを切り替えて供給する電源電圧切替回路を具備している。

第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位Ｖｏ（オフセット電位Ｖofs とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。

サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HSに接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇ（ノードＮＤ１２２）に接続されている。そのゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。

サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。

＜本実施形態の画素回路の動作＞
図６は、図５に示した本実施形態の画素回路Ｐに関する本実施形態の駆動タイミングの基本例を説明するタイミングチャートである。図６Ｂ〜図６Ｌは、図６に示したタイミングチャートの各期間における等価回路と動作状態を説明する図である。図７は、閾値補正動作時における駆動トランジスタ１２１のソース電位Ｖｓの変化を示す図である。図７Ａは、移動度補正動作時における駆動トランジスタ１２１のソース電位Ｖｓの変化を示す図である。

以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。

因みに、信号振幅Ｖinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインＧinput と称する。ここで、書込みゲインＧinput は、具体的には、電気回路的に保持容量１２０と並列に配置される寄生容量を含めた全容量Ｃ１と、電気回路的に保持容量１２０と直列に配置される全容量Ｃ２との容量直列回路において、信号振幅Ｖinを容量直列回路に供給したときに容量Ｃ１に配分される電荷量に関係する。式で表せば、ｇ＝Ｃ１／（Ｃ１＋Ｃ２）とすると、書込みゲインＧinput ＝Ｃ２／（Ｃ１＋Ｃ２）＝１−Ｃ１／（Ｃ１＋Ｃ２）＝１−ｇとなる。以下の説明において、“ｇ”が登場する記載は書込みゲインを考慮したものである。

また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。因みに、駆動トランジスタ１２１のゲート・ソース間に保持容量１２０が設けられている場合に、ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇率をブートストラップゲイン（ブートストラップ動作能力）Ｇbst と称する。ここで、ブートストラップゲインＧbst は、具体的には、保持容量１２０の容量値Ｃｓ、駆動トランジスタ１２１のゲート・ソース間に形成される寄生容量Ｃ１２１gsの容量値Ｃgs、ゲート・ドレイン間に形成される寄生容量Ｃ１２１gdの容量値Ｃgd、およびサンプリングトランジスタ１２５のゲート・ソース間に形成される寄生容量Ｃ１２５gsの容量値Ｃwsに関係する。式で表せば、ブートストラップゲインＧbst ＝（Ｃｓ＋Ｃgs）／（Ｃｓ＋Ｃgs＋Ｃgd＋Ｃws）となる。

図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、１行分（図では１行目）について駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。

基本的には、書込走査線１０４WSや電源供給線１０５DSL の１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。図６における各タイミングや信号は、処理対象行を問わず、第１行目のタイミングや信号と同じタイミングや信号で示す。そして、説明中において区別が必要とされるときには、そのタイミングや信号に、処理対象行を“_ ”付きの参照子で示すことで区別する。

また、本実施形態の駆動タイミングでは、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。また、映像信号Ｖsig の有効期間と非有効期間を合わせた１水平期間ごとに、閾値補正動作を３回に亘って繰り返すようにする。その各回の映像信号Ｖsig の有効期間と非有効期間の切替タイミング（ｔ１３Ｖ，ｔ１５Ｖ）、および書込駆動パルスWSのアクティブとインアクティブの切替タイミング（ｔ１３Ｗ，ｔ１５Ｗ）については、そのタイミングに、各回を“_ ”なしの参照子で示すことで区別する。

本実施形態では、１水平期間を処理サイクルとして、閾値補正動作を３回に亘って繰り返すようにしているが、この繰り返し動作は必須ではなく、１水平期間を処理サイクルとして、１回のみの閾値補正動作を実行するようにしてもよい。

１水平期間が閾値補正動作の処理サイクルとなるのは、行ごとに、サンプリングトランジスタ１２５が信号振幅Ｖinの情報を保持容量１２０にサンプリングする前に、閾値補正動作に先立って、電源供給線１０５DSL の電位を第２電位Ｖssにセットし、また駆動トランジスタ１２１のゲートをオフセット電位Ｖofs にセットし、さらにソース電位を第２電位Ｖssにセットする初期化動作を経てから、電源供給線１０５DSL の電位が第１電位Ｖccにある状態でかつ映像信号線１０６HSがオフセット電位Ｖofs にある時間帯でサンプリングトランジスタ１２５を導通させて駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持させようとする閾値補正動作を行なうからである。

必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の容量Ｃｓや第２電位Ｖssの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。本実施形態において、閾値補正動作を複数回実行するのは、この対処のためである。すなわち、信号振幅Ｖinの情報の保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。

ある行（ここでは第１行目とする）について、タイミングｔ１１以前の前フィールドの発光期間Ｂでは、書込駆動パルスWSがインアクティブＬでありサンプリングトランジスタ１２５が非導通状態である一方、電源駆動パルスDSL は高電位の電源電圧側である第１電位Ｖccにある。

したがって、図６Ｂに示すように、映像信号線１０６HSの電位に関わらず、前フィールドの動作によって保持容量１２０に保持されている電圧状態（駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs）に応じて有機ＥＬ素子１２７に駆動トランジスタ１２１から駆動電流Ｉdsが供給され、全画素共通の配線Ｖcath（好ましくはGND ）に流れ込むことで、有機ＥＬ素子１２７が発光状態にある。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは保持容量１２０に保持されている駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じて式（１）に示される値をとる。

この後、線順次走査の新しいフィールドに入って、先ず、駆動走査部１０５は、書込駆動パルスWSがインアクティブＬにある状態で、１行目の電源供給線１０５DSL_1 に与える電源駆動パルスDSL_1 を高低電位側の第１電位Ｖccから低電位側の第２電位Ｖssに切り替える（ｔ１１_1：図６Ｃを参照）。このタイミング（ｔ１１_1）は、図６に示すように、映像信号Ｖsig が有効期間の信号電位（Ｖofs ＋Ｖin）にある期間内としている。しかし、ｔ１１_1は、必ずしもこのタイミングで遷移させる必要はない。

次に、書込走査部１０４は、電源供給線１０５DSL_1 が第２電位Ｖssにある状態のままで、書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W0）。このタイミング（ｔ１３W0）は、直前の水平期間における映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs から有効期間の信号電位（Ｖofs ＋Ｖin）に切り替わり、その後に、オフセット電位Ｖofs に切り替わるタイミング（ｔ１３V0）と同じかそれよりも少し遅れたタイミングにする。この後に書込駆動パルスWSをインアクティブＬに切り替えるタイミング（ｔ１５W0）は、オフセット電位Ｖofs から信号電位（Ｖofs ＋Ｖin）に切り替わるタイミング（ｔ１５V0）と同じかそれよりも少し前のタイミングにする。

つまり、好ましくは、書込駆動パルスWSをアクティブＨにする期間（ｔ１３Ｗ〜ｔ１５Ｗ）は、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある時間帯（ｔ１３Ｖ〜ｔ１５Ｖ）内とする。これは、電源供給線１０５DSL が第１電位Ｖccにある状態のときで映像信号Ｖsig が信号電位（Ｖofs ＋Ｖin）にあるときに書込駆動パルスWSをアクティブＨにすると信号振幅Ｖinの情報の保持容量１２０へのサンプリング動作（信号電位の書込み動作）がなされてしまい、閾値補正動作としては不都合が生じるからである。

タイミングｔ１１_1〜ｔ１３W0（放電期間Ｃと称する）では、電源供給線１０５DSL の電位は第２電位Ｖssまで放電され、さらに駆動トランジスタ１２１のソース電位Ｖｓは第２電位Ｖssに近い電位まで遷移する。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動する。

電源駆動パルスDSL を低電位側の第２電位Ｖssにしたままで、書込駆動パルスWSをアクティブＨに切り替えると（ｔ１３W0）、図６Ｄに示すように、サンプリングトランジスタ１２５が導通状態になる。

このとき、映像信号線１０６HSはオフセット電位Ｖofs にある。したがって、駆動トランジスタ１２１のゲート電位Ｖｇは導通したサンプリングトランジスタ１２５を通じて映像信号線１０６HSのオフセット電位Ｖofs となる。これと同時に、駆動トランジスタ１２１がオンすることで、駆動トランジスタ１２１のソース電位Ｖｓは低電位側の第２電位Ｖssに固定される。

つまり、電源供給線１０５DSL の電位が高電位側の第１電位Ｖccから映像信号線１０６HSのオフセット電位Ｖofs より十分低い第２電位Ｖssにあることで、駆動トランジスタ１２１のソース電位Ｖｓが映像信号線１０６HSのオフセット電位Ｖofs より十分低い第２電位Ｖssに初期化（リセット）される。このようにして、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。次に電源駆動パルスDSL を高電位側の第１電位Ｖccにするまでの期間（ｔ１３W0〜ｔ１４_1）が、初期化期間Ｄとなる。なお、放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖｇとソース電位Ｖｓを初期化する閾値補正準備期間とも称する。

電源供給線１０５DSL の配線容量が大きい場合は比較的早いタイミングで電源供給線１０５DSL を高電位Ｖccから低電位Ｖssに切り替えるとよい。この放電期間Ｃおよび初期化期間Ｄ（ｔ１１_1〜ｔ１４_1）を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。このため、本実施形態では、初期化処理を２回行なうようにしている。すなわち、電源供給線１０５DSL_1 が第２電位Ｖssにある状態のままで、書込駆動パルスWSをインアクティブＬに切り替えた後（ｔ１５W0）、映像信号Ｖsig を信号電位（Ｖofs ＋Ｖin）に切り替える（ｔ１５V0）。さらに、映像信号Ｖsig をオフセット電位Ｖofs に切り替えた後（ｔ１３V1）、書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W1）。

放電期間Ｃにおいて、第２電位Ｖssが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖss＜ＶthEL＋Ｖcath”であれば有機ＥＬ素子１２７は消光する。また、駆動トランジスタ１２１のソース端とドレイン端が事実上逆転して電源供給線１０５DSL が駆動トランジスタ１２１のソース側となり、有機ＥＬ素子１２７のアノード端Ａは第２電位Ｖssに充電される（図６Ｃを参照）。

さらに、初期化期間Ｄにおいては、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖss”という値をとる（図６Ｄを参照）。この“Ｖofs −Ｖss”が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きくないと閾値補正動作を行なうことができないために、“Ｖofs −Ｖss＞Ｖth”とする。

次に、書込駆動パルスWSをアクティブＨにしたままで、電源供給線１０５DSL に与える電源駆動パルスDSL を第１電位Ｖccに切り替える（ｔ１４_1）。駆動走査部１０５は、それ以降は、次のフレーム（あるいはフィールド）の処理まで、電源供給線１０５DSL の電位を第１電位Ｖccに保持しておく。

電源供給線１０５DSL を第１電位Ｖccに切り替えると（ｔ１４_1）、駆動トランジスタ１２１のソース端とドレイン端が再度逆転して電源供給線１０５DSL が駆動トランジスタ１２１のドレイン側となる（図６Ｅを参照）。これにより、駆動電流Ｉdsが保持容量１２０に流れ込み、駆動トランジスタ１２１の閾値電圧Ｖthを補正（キャンセル）する第１回目の閾値補正期間（第１閾値補正期間Ｅと称する）に入る。この第１閾値補正期間Ｅは、書込駆動パルスWSがインアクティブＬにされるタイミング（ｔ１５W1）まで継続する。

ここで、本実施形態の駆動走査部１０５は、電源供給線１０５DSL の電位を、低電位側である第２電位Ｖssから高電位側である第１電位Ｖccに遷移させるタイミング（ｔ１４_1）を、映像信号線１０６HSが映像信号Ｖsig の非有効期間であるオフセット電位Ｖofs にある時間帯（ｔ１３V1〜ｔ１５V1）、さらに好ましくは書込駆動パルスWSがアクティブである時間帯（ｔ１３W1〜ｔ１５W1）とする。

ところで、タイミング（ｔ１４_1）以降の第１閾値補正期間Ｅでは、図６Ｅに示すように、電源供給線１０５DSL の電位が低電位側の第２電位Ｖssから高電位側の第１電位Ｖccに遷移することで、駆動トランジスタ１２１のソース電位Ｖｓが上昇を開始する。

すなわち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsig のオフセット電位Ｖofs に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまで駆動電流Ｉdsが流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となる。

すなわち、有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と寄生容量Ｃelを充電するために使われる。

この結果、駆動トランジスタ１２１に駆動電流Ｉdsが流れると、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２１の電位は、図７に示すように、時間とともに上昇してゆく。そして、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで閾値補正期間を終了させる。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。

ゲート・ソース間電圧Ｖgsが閾値電圧Ｖthとなるまでは、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthよりも大きいため、図６Ｅに示すように駆動電流Ｉdsが流れる。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため有機ＥＬ素子１２７が発光することはない。

ここで、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に接続された保持容量１２０に書き込まれることになる。しかしながら、第１閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミング（ｔ１３W1）（詳しくはその後に電源駆動パルスDSL を第１電位Ｖccに戻した時点ｔ１４）からインアクティブＬに戻すタイミング（ｔ１５W1）までであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。

具体的には、ゲート・ソース間電圧ＶgsがＶｘ１（＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖｓが低電位側の第２電位Ｖssから“Ｖofs −Ｖｘ１”になったときに終わってしまう。このため、第１閾値補正期間Ｅが完了した時点（ｔ１５W1）では、Ｖｘ１が保持容量１２０に書き込まれる。

次に、駆動走査部１０５は、１水平期間の後半部で、書込駆動パルスWSをインアクティブＬに切り替え（ｔ１５W1）、さらに水平駆動部１０６は、映像信号線１０６HSをオフセット電位Ｖofs から信号電位（Ｖofs ＋Ｖin）に切り替える（ｔ１５V1）。これにより、図６Ｆに示すように、映像信号線１０６HSが信号電位（Ｖofs ＋Ｖin）に変化する一方、書込走査線１０４WSの電位（書込駆動パルスWS）はローレベルになる。

このときには、サンプリングトランジスタ１２５は非導通（オフ）状態にあり、それ以前に保持容量１２０に保持されたＶｘ１に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖｓが僅かに上昇する。この上昇分をＶａ１とすると、ソース電位Ｖｓは“Ｖofs −Ｖｘ１＋Ｖａ１”となる。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動することで、ゲート電位Ｖｇが“Ｖofs ＋Ｖａ１”となる。

第１閾値補正期間Ｅ後の、水平駆動部１０６が映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）からオフセット電位Ｖofs に切り替え（ｔ１３V2）、駆動走査部１０５が書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W2）までの期間（他行書込み期間と称する）Ｆは、他の行の画素に対する信号振幅Ｖinの情報のサンプリング期間となり、この処理対象行のサンプリングトランジスタ１２５はオフ状態にする必要がある。これで、１回目の１水平期間の処理が完結する。

次の１水平周期（１Ｈ）の前半になると、水平駆動部１０６が映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）からオフセット電位Ｖofs に切り替え（ｔ１３V2）、駆動走査部１０５が書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W2）。これにより、ドレイン電流が保持容量１２０に流れ込み、駆動トランジスタ１２１の閾値電圧Ｖthを補正（キャンセル）する第２回目の閾値補正期間（第２閾値補正期間Ｇと称する）に入る。この第２閾値補正期間Ｇは、書込駆動パルスWSがインアクティブＬにされるタイミング（ｔ１５W2）まで継続する。

第２閾値補正期間Ｇでは、第１閾値補正期間Ｅと同様の動作をする。具体的には、図６Ｇに示すように、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsig のオフセット電位Ｖofs に保持されることとなり、ゲート電位が直前の“Ｖｇ＝オフセット電位Ｖofs ＋Ｖａ１”からオフセット電位Ｖofs に切り替わる。このときの駆動トランジスタのゲート端Ｇの電位変動量Ｖａ１の情報が、保持容量１２０、駆動トランジスタのゲートソース間の寄生容量Ｃｇｓを介して駆動トランジスタのソース端Ｓに入力される。このときのソース端Ｓへの入力量はｇＶａ１と表され、ソース電位Ｖｓは、直前の“Ｖofs −Ｖｘ１＋Ｖａ１”からｇＶａ１だけ低下するので、“Ｖofs −Ｖｘ１＋（１−ｇ）Ｖａ１”となる。

ここで、駆動トランジスタ１２１のゲート・ソース間電圧Ｖｘ１−（１−ｇ）Ｖａ１が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きいならば、この後、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となる。

しかしながら、第２閾値補正期間Ｇは、書込駆動パルスWSをアクティブＨにしたタイミング（ｔ１３W2）からインアクティブＬに戻すタイミング（ｔ１５W2）までであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。この点は、第１閾値補正期間Ｅと同じであり、ゲート・ソース間電圧ＶgsがＶｘ２（＜Ｖｘ１、かつ＞Ｖth）になったとき、つまり、駆動トランジスタ１２１のソース電位Ｖｓが“Ｖofs −Ｖｘ１”から“Ｖofs −Ｖｘ２”になったときに終わってしまう。このため、第２閾値補正期間Ｇが完了した時点（ｔ１５W2）ではＶｘ２が保持容量１２０に書き込まれる。

次に、駆動走査部１０５は、１水平期間の後半部で、他の行の画素に対する信号電位のサンプリングを行なうため、書込駆動パルスWSをインアクティブＬに切り替え（ｔ１５W2）、さらに水平駆動部１０６は、映像信号線１０６HSをオフセット電位Ｖofs から信号電位（Ｖofs ＋Ｖin）に切り替える（ｔ１５V2）。これにより、図６Ｈに示すように、映像信号線１０６HSが信号電位（Ｖofs ＋Ｖin）に変化する一方、書込走査線１０４WSの電位（書込駆動パルスWS）はローレベルになる。

このときには、サンプリングトランジスタ１２５は非導通（オフ）状態にあり、それ以前に保持容量１２０に保持されたＶｘ２に応じたドレイン電流が有機ＥＬ素子１２７に流れることで、ソース電位Ｖｓが僅かに上昇する。この上昇分をＶａ２とすると、ソース電位Ｖｓは“Ｖofs −Ｖｘ２＋Ｖａ２”となる。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動することで、ゲート電位Ｖｇが“Ｖofs ＋Ｖａ２”となる。

第２閾値補正期間Ｇ後の、水平駆動部１０６が映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）からオフセット電位Ｖofs に切り替え（ｔ１３V3）、駆動走査部１０５が書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W3）までの期間（他行書込み期間と称する）Ｈは、他の行の画素に対する信号振幅Ｖinの情報のサンプリング期間となり、この処理対象行のサンプリングトランジスタ１２５はオフ状態にする必要がある。これで、２回目の１水平期間の処理が完結する。

さらに、次の１水平周期（１Ｈ）の前半になると、水平駆動部１０６が映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）からオフセット電位Ｖofs に切り替え（ｔ１３V3）、駆動走査部１０５が書込駆動パルスWSをアクティブＨに切り替える（ｔ１３W3）。これにより、ドレイン電流が保持容量１２０に流れ込み、駆動トランジスタ１２１の閾値電圧Ｖthを補正（キャンセル）する第３回目の閾値補正期間（第３閾値補正期間Ｉと称する）に入る。この第３閾値補正期間Ｉは、書込駆動パルスWSがインアクティブＬにされるタイミング（ｔ１５W3）まで継続する。

この第３閾値補正期間Ｉでは、第１閾値補正期間Ｅや第２閾値補正期間Ｇと同様の動作をする。具体的には、図６Ｉに示すように、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsig のオフセット電位Ｖofs に保持されることとなり、ゲート電位が直前の“Ｖｇ＝オフセット電位Ｖofs ＋Ｖａ２”からオフセット電位Ｖofs に切り替わる。このときの駆動トランジスタのゲート端Ｇの電位変動量Ｖａ２の情報が、保持容量１２０、駆動トランジスタのゲートソース間の寄生容量Ｃｇｓを介して駆動トランジスタのソース端Ｓに入力される。このときのソース端Ｓへの入力量はｇＶａ２と表され、ソース電位Ｖｓは、直前の“Ｖofs −Ｖｘ２＋Ｖａ２”からｇＶａ２だけ低下するので、“Ｖofs −Ｖｘ１＋（１−ｇ）Ｖａ２”となる。

この後、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。ゲート・ソース間電圧Ｖgsがちょうど閾値電圧Ｖthとなったところでドレイン電流がカットオフする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖofs −Ｖth”となる。

つまり、複数回（本例では３回）に亘る閾値補正期間での処理によって、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。ここで、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間に接続された保持容量１２０に書き込まれることになる。

なお、３回に亘る閾値補正期間Ｅ，Ｇ，Ｉでは、何れもドレイン電流が専ら保持容量１２０側や有機ＥＬ素子１２７の寄生容量Ｃel側に流れ、カソード電位Ｖcath側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように共通接地配線cathの電位Ｖcathを設定しておく。

この後、水平駆動部１０６により信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの情報の書込み期間（サンプリング期間とも称する）とする。この信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。詳しくは、書込みゲインＧinputを考慮したとき、前述の比率ｇが関与する。

この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは“Ｖin＋Ｖth”となる。書込みゲインＧinputを考慮したときには、（１−ｇ）Ｖin＋Ｖth＝Ｇinput・Ｖin＋Ｖthとなる。また、同時に、このサンプリング期間で移動度補正を実行する。すなわち、本実施形態の駆動タイミングにおいて、サンプリング期間は移動度補正期間を兼ねることとなる。信号振幅Ｖinは階調に応じた電圧である。

具体的には、先ず、書込駆動パルスWSをインアクティブＬに切り替え（ｔ１５W3）、さらに水平駆動部１０６は、映像信号線１０６HSをオフセット電位Ｖofs から信号電位（Ｖofs ＋Ｖin）に切り替える（ｔ１５V3）ことで、最後（本例では３回目）の閾値補正期間を完了させる。こうすることで、図６Ｊに示すように、サンプリングトランジスタ１２５が非導通（オフ）状態とされ、次のサンプリング動作および移動度補正動作の準備が完了する。次に書込駆動パルスWSをアクティブＨにするタイミング（ｔ１６_1）まで期間を書込み＆移動度補正準備期間Ｊと称する。

次に、映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）に保持したままで、書込走査部１０４は、書込駆動パルスWSをアクティブＨに切り替え（ｔ１６_1）、水平駆動部１０６が映像信号線１０６HSを信号電位（Ｖofs ＋Ｖin）からオフセット電位Ｖofs に切り替えるタイミング（ｔ１８_1）までの間での適当なタイミングで、つまり、映像信号線１０６HSが信号電位（Ｖofs ＋Ｖin）にある時間帯での適当なとき、インアクティブＬに切り替える（ｔ１７_1）。この書込駆動パルスWSがアクティブＨにある期間（ｔ１６_1〜ｔ１７_1）を、サンプリング期間＆移動度補正期間Ｋと称する。

これにより、図６Ｋに示すように、サンプリングトランジスタ１２５が導通（オン）状態となり、駆動トランジスタ１２１のゲート電位Ｖｇは信号電位（Ｖofs ＋Ｖin）となる。したがって、サンプリング期間＆移動度補正期間Ｋでは、駆動トランジスタ１２１のゲート端Ｇが信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。

駆動トランジスタ１２１のゲート電位Ｖｇはサンプリングトランジスタ１２５をオンしているために信号電位（Ｖofs ＋Ｖin）となるが、電源供給線１０５DSL から電流が流れるためソース電位Ｖｓは時間とともに上昇してゆく。

後述するが、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、書込みゲインを考慮したときは“Ｖofs −Ｖth＋ｇＶin＋ΔＶ＜ＶthEL＋Ｖcath”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。このときのソース電位Ｖｓが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和を越えなければ、駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のソース電位Ｖｓは上昇していく。このとき、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す駆動電流Ｉdsは移動度μを反映したものとなる。

図６のタイミングチャートでは、この上昇分をΔＶで表してある。書込みゲインを考慮したときは、この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝（１−ｇ）Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝（１−ｇ）Ｖin＋Ｖth−ΔＶ”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖｓは、ゲート電位Ｖｇ（＝Ｖofs ＋Ｖin）から保持容量に保持される電圧“Ｖgs＝（１−ｇ）Ｖin＋Ｖth−ΔＶ”を差し引いた値“（１−ｇ）Ｖofs ＋ｇ（Ｖofs ＋Ｖin）−Ｖth＋ΔＶ”＝“Ｖofs ＋ｇＶin−Ｖth＋ΔＶ”となる。

このようにして、本実施形態の駆動タイミングでは、サンプリング期間＆移動度補正期間Ｋ（ｔ１６〜ｔ１７）において、映像信号Ｖsig における信号振幅Ｖinの情報のサンプリングと移動度μを補正する負帰還量（移動度補正パラメータ）ΔＶの調整が行なわれる。負帰還量ΔＶはΔＶ＝Ｉds・（Ｃel＋Ｃgs＋Ｃｓ）／ｔである。

書込走査部１０４は、サンプリング期間＆移動度補正期間Ｋの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。ここで「負帰還量を最適化する」とは、映像信号電位の黒レベルから白レベルまでの範囲で、どのレベルにおいても適切に移動度補正を行なうことができるようにすることを意味する。

負帰還量ΔＶはΔＶ＝Ｉds・（Ｃel＋Ｃgs＋Ｃｓ）／ｔであるから、ゲート・ソース間電圧Ｖgsにかける負帰還量ΔＶは、ドレイン電流Ｉdsの取り出し時間すなわちサンプリング期間＆移動度補正期間Ｋに依存しており、この期間を長くとるほど、負帰還量が大きくなる。その際、移動度補正期間ｔは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。たとえば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、移動度補正期間ｔは長めに設定することがよい。

また、負帰還量ΔＶはΔＶ＝Ｉds・（Ｃel＋Ｃgs＋Ｃｓ）／ｔであるから、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きいほど、負帰還量ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、負帰還量ΔＶは小さくなる。このように、負帰還量ΔＶは駆動電流Ｉdsに応じて決まる。

また、信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、負帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、サンプリング期間＆移動度補正期間Ｋは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。たとえば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、サンプリング期間＆移動度補正期間Ｋは長めに設定するのがよい。

たとえば、映像信号線電位（信号線１０６HSの電位）の立上りもしくは書込走査線１０４WSの書込駆動パルスWSの遷移特性に傾斜をつけることで、移動度補正期間を映像線信号電位に自動的に追従させて、その最適化を図る。信号線１０６HSの電位が高いとき（駆動電流Ｉdsが大きいとき）補正期間が短くなり、信号線１０６HSの電位が低いとき（駆動電流Ｉdsが小さいとき）補正期間は長くなるように、自動的に調整する。こうすることで、映像信号電位（映像信号Ｖsig ）に追従して、適切な補正期間を自動的に設定できるため、画像の輝度や絵柄によらず最適な移動度補正が可能となる。

また、負帰還量ΔＶは、Ｉds・（Ｃel＋Ｃgs＋Ｃｓ）／ｔであり、画素回路Ｐごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた負帰還量ΔＶとなるので、画素回路Ｐごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、図７Ａに示すように、駆動トランジスタ１２１の移動度μが大きいほど駆動電流Ｉdsが大きく、ソース電位Ｖｓの上昇が早く、負帰還量ΔＶの絶対値が大きくなる。逆に移動度μが小さいものは駆動電流Ｉdsが小さく、ソース電位Ｖｓの上昇は遅くく、負帰還量ΔＶの絶対値が小さくなる。換言すると、移動度μが大きいほど負帰還量ΔＶが大きくなるので、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり、一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなるので、画素回路Ｐごとの移動度μのばらつきを取り除くことができる。

このようにして、本実施形態の駆動タイミングでは、サンプリング期間＆移動度補正期間Ｋにて、信号振幅Ｖinの情報のサンプリングと移動度μのばらつきを補正するための負帰還量ΔＶの調整が同時に行なわれる。もちろん、負帰還量ΔＶはサンプリング期間＆移動度補正期間Ｋの時間幅を調整することで最適化可能である。

次に、書込走査部１０４は、映像信号線１０６HSが信号電位（Ｖofs ＋Ｖin）にある状態で、書込駆動パルスWSをインアクティブＬに切り替える（ｔ１７_1）。これにより、図６Ｌに示すように、サンプリングトランジスタ１２５が非導通（オフ）状態となり発光期間Ｌに進む。水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSへの信号電位（Ｖofs ＋Ｖin）の供給を停止してオフセット電位Ｖofs に戻す（ｔ１８_1）。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。

この結果、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。

このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、“（１−ｇ）Ｖofs ＋ｇ（Ｖofs ＋Ｖin）−Ｖth＋ΔＶ＋Ｖel”＝“Ｖofs ＋ｇＶin−Ｖth＋ΔＶ＋Ｖel”となる。

駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）のＶgsに“Ｖin−ΔＶ＋Ｖth”を代入することで、式（２−１）のように表すことができる。書込みゲインを考慮したときには、式（１）のＶgsに“（１−ｇ）Ｖin−ΔＶ＋Ｖth”を代入することで、式（２−２）のように表すことができる。式（２−１）や式（２−２）（纏めて式（２）と称する）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。

この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅Ｖinによって決まる。換言すると、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。

その際、保持容量１２０に保持される情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。

また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓとの間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれ、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsを一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇する。駆動トランジスタ１２１のソース電位Ｖｓが“Ｖofs ＋ｇＶin−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖｇは“Ｖofs ＋Ｖin＋Ｖel”となる。

このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、有機ＥＬ素子１２７のアノード端Ａの電位（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。

ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２１の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に一定に維持される。

駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin−ΔＶ＋Ｖthもしくは≒（１−ｇ）Ｖin−ΔＶ＋Ｖth）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。

このような、有機ＥＬ素子１２７の特性変動に拘らず、駆動トランジスタ１２１のゲート・ソース間電圧を一定に維持し輝度を一定に維持する補正のための動作（保持容量１２０の効果による動作）をブートストラップ動作と呼ぶ。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。

つまり、本実施形態の画素回路Ｐとそれを駆動する本実施形態の駆動タイミングでは、電気光学素子の一例である有機ＥＬ素子１２７の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路が構成され、ブートストラップ動作が機能するようになっているのである。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても一定電流Ｉdsが常に流れ続けるため、有機ＥＬ素子１２７は画素信号Ｖsig に応じた輝度で発光を続けることになり輝度が変化することはない。

また、本実施形態の画素回路Ｐとそれを駆動する本実施形態の駆動タイミングでは、駆動トランジスタ１２１の閾値電圧Ｖthを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である閾値補正回路が構成され閾値補正動作が機能するようになっている。駆動トランジスタ１２１の閾値電圧Ｖthを反映させたゲート・ソース間電位Ｖgsとして、当該閾値電圧Ｖthのばらつきの影響を受けない一定電流Ｉdsを流すことができる。

特に、本実施形態の駆動タイミングでは、１回の閾値補正動作の処理サイクルを１水平期間とし、複数回に亘って閾値補正動作を繰り返すようにしており、確実に閾値電圧Ｖthを保持容量１２０に保持させるようにしている。このため、閾値電圧Ｖthの画素間差が確実に除去され、階調に拘らず、閾値電圧Ｖthのばらつきに起因する輝度ムラを抑制できる。

これに対して、閾値補正動作を１回にするなど閾値電圧Ｖthの補正が不十分な場合は、つまり閾値電圧Ｖthが保持容量１２０に保持されていない場合には、異なる画素回路Ｐの間で、低階調の領域では輝度（駆動電流Ｉds）に差が出てしまう。よって閾値電圧の補正が不十分な場合は、低階調で輝度のムラが現れ画質を損なうことになる。

加えて、本実施形態の駆動タイミングでは、サンプリングトランジスタ１２５による信号振幅Ｖinの情報の保持容量１２０への書込み動作と連動して駆動トランジスタ１２１の移動度μを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である移動度補正回路が構成され移動度補正動作が機能するようになっている。駆動トランジスタ１２１のキャリア移動度μを反映させたゲート・ソース間電位Ｖgsとして、当該キャリア移動度μのばらつきの影響を受けない一定電流Ｉdsを流すことができる。

つまり、本実施形態の画素回路Ｐは、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖthおよびキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖthおよびキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっているのである。

ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される信号振幅Ｖinに対応する安定した階調で表示でき、高画質の画像を得ることができる。

また、本実施形態の画素回路Ｐは、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。

また、駆動トランジスタ１２１およびその周辺部のサンプリングトランジスタ１２５をも含めてｎチャネル型のみのトランジスタを用いて画素回路Ｐを構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。

＜＜垂直配線と水平配線について＞＞
図８および図８Ａは、画素アレイ部１０２の垂直配線と水平配線の配線形態（レイアウト）の比較例を説明する図である。図８は、１画素分の走査配線のレイアウトを示しており、図８Ａは、垂直方向に隣接する２行分の画素回路Ｐの走査配線のレイアウトを示している。

図５に示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用の配線（以下カソード配線Ｗcathと称する）が横配線もしくは縦配線となる。

ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。

画面の左右方向について考察した場合、詳細説明図は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。

同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード配線Ｗcath）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。

これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層の金属配線が必要になる。

たとえば、図８（Ａ）に示す第１比較例では、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL とを上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。

また、サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSに関しては、画素回路Ｐ部分では上層側および下層側の一方（ここでは上層側とする）の金属配線にしているのに対して、同層の（上層側の金属配線である）書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。

また、図８（Ｂ）に示す第２比較例では、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL とを上層側および下層側の一方（ここでは下層側とする）の金属配線にしている。

また、サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSに関しては、全体を上層側および下層側の他方（ここでは上層側とする）の金属配線にしている。こうすることで、図８（Ａ）に示す第１比較例のような下層側の金属配線とのブリッジ（異なる層の金属配線を繋ぐこと）を避けている。

図８（Ａ）に示す第１比較例および図８（Ｂ）に示す第２比較例の何れにおいても、書込走査線１０４WSと電源供給線１０５DSL は同層の金属配線でレイアウトされており、１画素内では離して（画素回路Ｐの上端と下端にて）並走させたとしても、図８Ａに示すように、隣接する画素回路Ｐとの関係においては同層（同じレイヤ）でごく近くを並走（隣接）することになる。また、前述のように、書込走査線１０４WSおよび電源供給線１０５DSL は、画素アレイ部１０２周辺（パネル端）の対応する書込走査部１０４、駆動走査部１０５までレイアウトされるため、非常に長い。したがって、配線間スペースが狭いと、導電性を有するダストなどの異物によって同層の配線間が接続（ショート）する可能性が高くなり、歩留まり低下の原因となる。

そこで、本実施形態では、同層で並走する金属配線がダストなどによって接続（ショート）する可能性を低減することのできる仕組みを採る。以下、具体的に説明する。

＜垂直配線と水平配線の改善手法：第１例＞
図９は、本実施形態で採用する画素アレイ部１０２の垂直配線と水平配線の配線形態（レイアウト）の第１例を説明する図である。図９（Ａ）は、１画素分の走査配線のレイアウトを示しており、図９（Ｂ）は、垂直方向に隣接する２行分の画素回路Ｐの走査配線のレイアウトを示している。

第１例のレイアウトは、１画素内の並走配線（同方向に並走する各走査線）が偶数の場合に、画素回路Ｐ内では、各並走配線の全体を上層配線と下層配線で交互にレイアウトすることで、隣接配線を異なる層の金属配線でレイアウトする点に特徴を有する。縦配線と交差する部分は、横配線に対しての交差配線である縦配線を上層配線と下層配線で繋ぐことでオーバーラップさせる。オーバーラップ部分は、上層配線と下層配線とが電気的に接触することがないように、絶縁層を挟んで積層するのは言うまでもない（以下同様である）。こうすることで、画素回路Ｐ内および画素回路Ｐ外の何れにおいても、隣接配線の全体を異なる層の金属配線でレイアウトすることができ、ダストなどによる配線間ショート数を軽減することができる。

具体的には、第１例のレイアウトにおいては特に１画素内の横配線が２本の場合で示している。駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL と、サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSの画素回路Ｐの内側（画素回路Ｐが配置される画素ピッチ内における縦方向の中央部を意味する：以下同様）を、それぞれ上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。また、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSを上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。

映像信号線１０６HSは、同層の（上層側の金属配線である）電源供給線１０５DSL と交差する部分をオーバーラップさせる必要があるので下層側の金属配線にしている。加えて、映像信号線１０６HSの上層側の金属配線を隣接する次行の画素回路Ｐの境界まで延在させ、次行の同層の（上層側の金属配線である）電源供給線１０５DSL と交差する部分でオーバーラップさせるようにしている。

図９（Ａ）に示すように、１画素内では書込走査線１０４WSと電源供給線１０５DSL を離して（画素回路Ｐの上端と下端にて）並走させている。このとき、図９（Ｂ）に示すように、隣接する画素回路Ｐとの関係においては、異なる層でごく近くを並走（隣接）することになる。

このように、ごく近くを並走（隣接）することになる横方向の金属配線を異なる配線層にレイアウトすれば、上層側で導電性を有するダストなどの異物があっても上層レイヤと下層レイヤは接続（ショート）されることはないため、隣接配線間のショート対策を実現でき、高い歩留まりが実現できる。ダストなどによる隣接配線間の同層ショートが起こり難いレイアウトにでき、高歩留まりが実現可能となる。

画素回路Ｐ内および隣接する２つの画素回路Ｐの間において、隣接配線を異なる層の金属配線でレイアウトすることで、導電性を有する異物による配線間ショート数を軽減することができ、高歩留まりが実現できるのである。

また、図８（Ａ）に示す第１比較例との対比においては、縦配線である映像信号線１０６HSと横配線との下層側の金属配線とのブリッジ（異なる層の金属配線を繋ぐこと）間の距離を少なくできるので、映像信号線１０６HSの負荷を軽減することができる。

＜垂直配線と水平配線の改善手法：第２例＞
図９Ａは、本実施形態で採用する画素アレイ部１０２の垂直配線と水平配線の配線形態（レイアウト）の第２例を説明する図であり、垂直方向に隣接する２行分の画素回路Ｐの走査配線のレイアウトを示している。

第２例のレイアウトは、第１例のレイアウト手法を採用しつつ、ある行の最下端の上層側および下層側の一方の配線と、次行の最上端の上層側および下層側の他方の配線とを積層させることで、垂直方向の画素ピッチの狭小化を図るようにした点に特徴を有する。積層部分はオーバーラップ部分と同様に、上層配線と下層配線とが電気的に接触することがないように、絶縁層を挟んで積層するのは言うまでもない。

図示した例では、図９に示したレイアウトをベースとして、ある行の下層側の書込走査線１０４WSと、次行の上層側の電源供給線１０５DSL とを積層させることで、垂直方向の画素ピッチの狭小化を図る。

ここで、書込走査線１０４WSと映像信号線１０６HSとが交差する部分については、電源供給線１０５DSL と映像信号線１０６HSとを交差させる下層側の金属配線を避けるように、書込走査線１０４WS用の下層側の金属配線を自列の画素回路Ｐ側に迂回させて映像信号線１０６HSとオーバーラップさせる。

第１例のレイアウトでは、各行の画素幅が画素ピッチと一致するのに対して、第２例のレイアウトでは、各行（図ではＮ行目とＮ＋１行目）の画素幅が画素ピットと一致せず、Ｎ行目の下層側の書込走査線１０４WSとＮ＋１行目の上層側の電源供給線１０５DSL とを積層させたことで、垂直方向の画素ピッチを画素の積層分の１／２だけ狭くすることができる。

このような垂直方向の画素ピッチの狭小化を図るようにした第２例のレイアウトであっても、ごく近くを並走（隣接）することになる横方向の金属配線を異なる配線層にレイアウトしているので、横方向の金属配線同士に関しては、上層側で導電性の異物があっても上層レイヤと下層レイヤは接続（ショート）されることはないため、高い歩留まりが実現できる。すなわち、縦配線である映像信号線１０６HSと横配線である書込走査線１０４WSのオーバーラップする部分以外は、隣接配線は異なる層の金属配線であるので、隣接配線間のショート対策の効果はある。

加えて、第１例と同様に、図８（Ａ）に示す第１比較例との対比においては、縦配線である映像信号線１０６HSと横配線との下層側の金属配線とのブリッジ間距離を短くできるので、映像信号線１０６HSの負荷を軽減することができる。

＜垂直配線と水平配線の改善手法：第３例＞
図９Ｂは、本実施形態で採用する画素アレイ部１０２の垂直配線と水平配線の配線形態（レイアウト）の第３例を説明する図である。図９Ｂ（Ａ）は、１画素分の走査配線のレイアウトを示しており、図９Ｂ（Ｂ）は、垂直方向に隣接する２行分の画素回路Ｐの走査配線のレイアウトを示している。

第３例のレイアウトは、１画素内の並走配線（同方向に並走する各走査線）が奇数の場合に、その内の１本の走査線を画素回路Ｐが配置される画素ピッチ内の一方の最端部において上層配線と下層配線の何れか一方に形成し、他の１本の走査線を画素回路Ｐが配置される画素ピッチ内の他方（一方に対しての反対側）の最端部において上層配線と下層配線の他方に形成する点に特徴を有する。残りの内の偶数分は、好ましくは、第１例のレイアウトを適用して上層配線と下層配線を交互にレイアウトする。それでも残る最後の１本を上層側および下層側の何れか一方にレイアウトする。

つまり、画素回路Ｐの内側では、上層配線と下層配線の何れかを両側の最端部にレイアウトし、残りの内の偶数分は第１例のレイアウトを適用して上層配線と下層配線を交互にレイアウトし、最後の１本を上層側および下層側の何れか一方にレイアウトすることで、画素間の隣接配線の全体を異なる層の金属配線でレイアウトする。もちろん、縦配線と交差する部分は、横配線に対しての交差配線である縦配線を上層配線と下層配線で繋ぐことでオーバーラップさせる。こうすることで、少なくとも隣接する２つの画素回路Ｐの間においては、隣接配線の全体を異なる層の金属配線でレイアウトすることができ、ダストなどによる配線間ショート数を軽減することができる。

具体的には、第３例のレイアウトは、カソード配線Ｗcathを横方向の走査線として取り扱い、このカソード配線Ｗcathを画素回路Ｐ内で横方向の走査線である書込走査線１０４WSと近接して並走させるようにした例である。図示のように、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL と、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSの画素回路Ｐ部分およびカソード配線Ｗcathと交差する部分を、それぞれ上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。また、有機ＥＬ素子１２７のカソード配線Ｗcathを上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。

映像信号線１０６HSは、同層の（上層側の金属配線である）電源供給線１０５DSL や書込走査線１０４WSと交差する部分をオーバーラップさせる必要があるので下層側の金属配線にしている。加えて、カソード配線Ｗcathと交差する映像信号線１０６HSの上層側の金属配線を隣接する次行の画素回路Ｐまで延在させ、次行の同層の（上層側の金属配線である）電源供給線１０５DSL と交差する部分でオーバーラップさせるようにしている。

図９Ｂ（Ａ）に示すように、１画素内では電源供給線１０５DSL を上端にレイアウトし書込走査線１０４WSおよびカソード配線Ｗcathを下端にレイアウトすることで、電源供給線１０５DSL と書込走査線１０４WSおよびカソード配線Ｗcathを離して並走させている。このとき、カソード配線Ｗcathと書込走査線１０４WSは、異なる層でごく近くを並走（隣接）することになる。

また、図９Ｂ（Ｂ）に示すように、隣接する画素回路Ｐとの関係においては、前行のカソード配線Ｗcathと次行の電源供給線１０５DSL とは、異なる層でごく近くを並走（隣接）することになる。

このように、ごく近くを並走（隣接）することになる横方向の金属配線を異なる配線層にレイアウトすれば、上層レイヤである上層側でダストなどがあっても上層レイヤと下層レイヤは接続（ショート）されることはないため、隣接配線間のショート対策を実現でき、高い歩留まりが実現できる。

画素回路Ｐ内でも隣接配線を異なる層の金属配線でできるだけレイアウトし、また隣接する２つの画素回路Ｐの間においても隣接配線を異なる層の金属配線でレイアウトすることで、ダストなどによる配線間ショート数を軽減することができ、高歩留まりが実現できるのである。

加えて、画素の境界では同層配線間を広くできるので、つまり、画素の境界（カソード配線Ｗcathも）を挟んで同層でレイアウトすることになる前行の書込走査線１０４WSと次行の電源供給線１０５DSL の関係においては、その配線間隔を大きくすることができるので、導電性を有する異物の径がその大きな配線間隔以上でなければ接続（ショート）されることはないため、高い歩留まりが実現できる。

詳細説明は割愛するが、この第３例のレイアウトを採用しつつ、第２例のレイアウト手法と同様に、ある行の下層側のカソード配線Ｗcathと、次行の上層側の電源供給線１０５DSL とを積層させることで、垂直方向の画素ピッチの狭小化を図ることもできる。

＜垂直配線と水平配線の改善手法：第４例＞
図９Ｃは、本実施形態で採用する画素アレイ部１０２の垂直配線と水平配線の配線形態（レイアウト）の第４例を説明する図である。図９Ｃ（Ａ）は、１画素分の走査配線のレイアウトを示しており、図９Ｃ（Ｂ）は、垂直方向に隣接する２行分の画素回路Ｐの走査配線のレイアウトを示している。

第４例のレイアウトは、隣接配線のそれぞれについて全体を異なる配線層にレイアウトするのではなく、何れかの配線については、一部分を隣接配線と同層にレイアウトする点に特徴を有する。縦配線と交差する部分は、縦配線を上層配線と下層配線で繋ぐことでオーバーラップさせる。こうすることで、一部分を隣接配線と同層にした所では、隣接配線間のショートが起こる可能性が生じるものの、縦配線による横配線とのブリッジ（異なる層の金属配線を繋ぐこと）の回数を少なくでき、縦配線の負荷を軽減することができる。もちろん、一部分を隣接配線と同層にした所以外では、隣接配線は異なる配線層にレイアウトされるので隣接配線間のショート対策の効果が得られる。

図示する例は、図９Ｂに示した第３例のレイアウト手法をベースとして、カソード配線Ｗcathに関して第４例の手法を適用したものである。図示のように、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL と、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSの画素回路Ｐの内側を、それぞれ上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。

有機ＥＬ素子１２７のカソード配線Ｗcathは、映像信号線１０６HSと交差する部分は上層側および下層側の一方（ここでは上層側とする）の金属配線にし、映像信号線１０６HSと交差する部分以外は上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。

映像信号線１０６HSは、同層の（上層側の金属配線である）電源供給線１０５DSL や書込走査線１０４WSやカソード配線Ｗcathと交差する部分をオーバーラップさせる必要があるので下層側の金属配線にしている。加えて、書込走査線１０４WSやカソード配線Ｗcathと交差する映像信号線１０６HSの下層側の金属配線を隣接する次行の画素回路Ｐまで延在させ、次行の同層の（上層側の金属配線である）電源供給線１０５DSL と同層としている。

図９Ｃ（Ａ）に示すように、１画素内では電源供給線１０５DSL を上端にレイアウトし書込走査線１０４WSおよびカソード配線Ｗcathを下端にレイアウトすることで、電源供給線１０５DSL と書込走査線１０４WSおよびカソード配線Ｗcathを離して並走させている。このとき、カソード配線Ｗcathと書込走査線１０４WSは、映像信号線１０６HSと交差する部分以外では異なる層でごく近くを並走（隣接）することになる。隣接する書込走査線１０４WSとカソード配線Ｗcathとは全体が異なる層の配線ではなく、映像信号線１０６HSとオーバーラップする部分は同層の配線となっている。

また、図９Ｃ（Ｂ）に示すように、隣接する画素回路Ｐとの関係においては、前行のカソード配線Ｗcathと次行の電源供給線１０５DSL とは、映像信号線１０６HSと交差する部分以外では異なる層でごく近くを並走（隣接）することになる。隣接する前行のカソード配線Ｗcathと次号の電源供給線１０５DSL は全体が異なる層の配線ではなく、映像信号線１０６HSとオーバーラップする部分は同層の配線となっている。

このように、第４例のレイアウトでは、カソード配線Ｗcathと映像信号線１０６HSとが交差する部分以外では、第３例のレイアウト手法と同様のレイアウトであるから、第３例のレイアウト手法と同様の効果を享受できる。すなわち、映像信号線１０６HSとカソード配線Ｗcathとがオーバーラップする部分以外については、近接する隣接配線は異なる配線層にレイアウトされるので隣接配線間のショート対策の効果はある。

加えて、横配線であるカソード配線Ｗcathと、横配線に対しての交差配線である縦配線としての映像信号線１０６HSとが交差する部分では、それぞれが異なる配線層にレイアウトされるので、映像信号線１０６HSを上層配線と下層配線で繋ぐことでオーバーラップさせるという処理が不要になる。映像信号線１０６HSのブリッジの回数を少なくすることができるため、映像信号線１０６HSの負荷を軽減することができる。

近接する横方向の隣接配線は、映像信号線１０６HS（縦配線）とオーバーラップする部分のみ同じ層にレイアウトし、その他の部分は異なる配線層にレイアウトすることで、映像信号線１０６HSの負荷を小さくしつつ高歩留まりが実現可能となる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

＜駆動タイミングの変形例＞
駆動タイミングの側面では、電源供給線１０５DSL の電位が第２電位Ｖssから第１電位Ｖccに遷移するタイミングを映像信号Ｖsig の非有効期間であるオフセット電位Ｖofs の期間としつつ、様々な変形が可能である。

たとえば、第１の変形例として、図示を割愛するが、図６に示した駆動タイミングに対して、サンプリング期間＆移動度補正期間Ｋの設定方法を変形することができる。具体的には、先ず映像信号Ｖsig がオフセット電位Ｖofs から信号電位（Ｖofs ＋Ｖin）に遷移するタイミングｔ１５Ｖを図６に示した駆動タイミングよりも１水平期間の後半側にシフトさせて、信号電位（Ｖofs ＋Ｖin）の期間を狭くする。

また、閾値補正動作の完了時（閾値補正期間Ｉの完了時）には、先ず、書込駆動パルスWSをアクティブＨにしたままで、水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を供給して（ｔ１５）、書込駆動パルスWSをインアクティブＬにするまで（ｔ１７）の間を、保持容量１２０への信号振幅Ｖinの情報の書き込み期間とする。この信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正動作によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは“（１−ｇ）Ｖin＋Ｖth”となる。また、同時に、信号書込期間ｔ１５〜ｔ１７で移動度補正を実行する。すなわち、タイミングｔ１５〜ｔ１７は、信号書込期間と移動度補正期間の双方を兼ねることとなる。

なお、この移動度補正を実行する期間ｔ１５〜ｔ１７では、有機ＥＬ素子１２７は実際には逆バイアス状態にあるので発光することはない。この移動度補正期間ｔ１５〜ｔ１７では、駆動トランジスタ１２１のゲート端Ｇが映像信号Ｖsig のレベルに固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。以下、図６に示した駆動タイミングと同様である。

各駆動部（１０４，１０５，１０６）は、水平駆動部１０６が映像信号線１０６HSに供給する映像信号Ｖsig と書込走査部１０４が供給する書込駆動パルスWSとの相対的な位相差を調整して、移動度補正期間を最適化することができる。

ただし、書込み＆移動度補正準備期間Ｊが存在せずに、タイミングｔ１５Ｖ３〜ｔ１７がサンプリング期間＆移動度補正期間Ｋとなる。このため、書込走査線１０４WSや映像信号線１０６HSの配線抵抗や配線容量の距離依存の影響に起因する波形特性の相違がサンプリング期間＆移動度補正期間Ｋに影響を与えてしまう可能性がある。画面の書込走査部１０４に近い側と遠い側（すなわち画面の左右）でサンプリング電位や移動度補正時間が異なることになるので、画面の左右で輝度差が生じ、シェーディングとして視認される難点が懸念される。

また、第２の変形例として、電源供給のオフタイミング（第２電位Ｖss側への遷移タイミング）に変更を加えることもできる。具体的には、当該行のオフタイミングとオンタイミングの双方を同じ水平期間にすることができる。

この第２の変形例の駆動タイミングでは、ともに映像信号Ｖsig のオフセット電位Ｖofs の期間に電源スイッチング動作をさせており、またこのときにはサンプリングトランジスタ１２５をオンさせて駆動トランジスタ１２１のゲート端Ｇをオフセット電位Ｖofs に固定してローインピーダンス化しており電源パルス（電源駆動パルスDSL ）に起因するカップリングノイズに対する耐性が向上する。

＜画素回路の変形例＞
画素回路の側面では、駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路や閾値＆移動度補正回路の構成例として、駆動トランジスタ１２１としてｎチャネル型を用いた２ＴＲ構成としつつ駆動タイミングを工夫する例を示したが、これは有機ＥＬ素子１２７を駆動するための駆動信号を一定に維持する駆動信号一定化回路および駆動タイミングの一例に過ぎず、有機ＥＬ素子１２７の経時劣化やｎチャネル型の駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐための駆動信号一定化回路としては、その他の様々な回路を適用することができる。

たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、図５に示した２ＴＲ構成の画素回路Ｐがｎチャネル型の駆動トランジスタ１２１を用いて構成しているのに対し、ｐチャネル型の駆動トランジスタ（以下ｐ型駆動トランジスタ１２１ｐと称する）を用いて画素回路Ｐを構成する。これに合わせて、映像信号Ｖsig の信号振幅Ｖin（信号電位（Ｖofs ＋Ｖin））の極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。

なお、ここで説明した変形例は、図５に示した２ＴＲ構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではなく、サンプリングトランジスタ（スイッチングトランジスタの一例）および駆動トランジスタ以外に、駆動電流を一定に維持する制御を行なうための他のスイッチングトランジスタが設けられた、２ＴＲ構成以外であってもよい。ただし、高精細の表示が求められる小型の表示装置を実現する点では、２ＴＲ構成にて駆動信号一定化機能を実現するのが最適である。

ここで、各種の変形例においても、近接した隣接配線をできるだけ異なる配線層にレイアウトする本実施形態の仕組みを適用することで、導電性を有する異物による配線間ショートを軽減することができる。

この際、画素回路Ｐ内にて縦方向もしくは横方向に並走する配線数が、偶数の場合には第１例（あるいはその変形例である第２例）のレイアウト手法を適用し、奇数の場合には第３例（あるいはその変形例である第２例）のレイアウト手法を適用すればよい。また、何れについても、第４例のレイアウト手法を適用することもできる。

本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。 本実施形態の画素回路に対する第１比較例を示す図である。 本実施形態の画素回路に対する第２比較例を示す図である。 有機ＥＬ素子や駆動トランジスタの動作点を説明する図である。 有機ＥＬ素子や駆動トランジスタの特性ばらつきが駆動電流に与える影響を説明する図である。 本実施形態の画素回路の構成例を示す図である。 図５に示した本実施形態の画素回路に関する本実施形態の駆動タイミングの基本例を説明するタイミングチャートである。 図６に示した駆動タイミングにおける発光期間Ｂの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける放電期間Ｃの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける初期化期間Ｄの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける第１閾値補正期間Ｅの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける他行書込み期間Ｆの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける第２閾値補正期間Ｇの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける他行書込み期間Ｈの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける第３閾値補正期間Ｉの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける書込み＆移動度補正準備期間Ｊの等価回路と動作説明の図である。 図６に示した駆動タイミングにおけるサンプリング期間＆移動度補正期間Ｋの等価回路と動作説明の図である。 図６に示した駆動タイミングにおける発光期間Ｌの等価回路と動作説明の図である。 閾値補正動作時における駆動トランジスタのソース電位の変化を示す図である。 移動度補正動作時における駆動トランジスタのソース電位Ｖｓの変化を示す図である。 画素アレイ部の配線形態の比較例を説明する図（１画素分）である。 画素アレイ部の配線形態の比較例を説明する図（２行分）である。 本実施形態で採用する画素アレイ部の配線形態の第１例を説明する図である。 本実施形態で採用する画素アレイ部の配線形態の第２例を説明する図である。 本実施形態で採用する画素アレイ部の配線形態の第３例を説明する図である。 本実施形態で採用する画素アレイ部の配線形態の第４例を説明する図である。

符号の説明

１…有機ＥＬ表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０５…駆動走査部、１０６…水平駆動部、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２２…発光制御トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子（電気光学素子の一例）、２００…駆動信号生成部、３００…映像信号処理部、Ｃel…寄生容量、Ｐ…画素回路

Claims (11)

1. 駆動電流を生成する駆動トランジスタ、映像信号の信号振幅に応じた情報を保持する保持容量、前記駆動トランジスタの出力端側に接続された電気光学素子、および前記保持容量に前記信号振幅に応じた情報を書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、
   トランジスタを具備し、当該トランジスタを制御することで前記駆動電流を一定に維持する駆動信号一定化回路と
   を備え、
   前記画素回路内および隣接する画素回路の境界部分では、前記画素回路や前記駆動信号一定化回路を構成するトランジスタを制御するための隣接する２つの走査線が、異なる配線層に形成されている
   ことを特徴とする表示装置。
2. 前記隣接する２つの走査線のそれぞれの全体が、前記異なる配線層に形成されている
   ことを特徴とする請求項１に記載の表示装置。
3. 前記隣接する２つの走査線の内の一方の全体と、他方の一部を除く大部分とが、前記異なる配線層に形成されている
   ことを特徴とする請求項１に記載の表示装置。
4. 前記隣接する２つの走査線と交差する交差配線を有し、
   前記隣接する２つの走査線の内の前記他方は、前記一部が前記交差配線と同層に形成されている
   ことを特徴とする請求項３に記載の表示装置。
5. 前記画素回路内には、前記画素回路や前記駆動信号一定化回路を構成するトランジスタを制御するための同方向に並走する走査線を偶数本有し、
   前記偶数本の走査線が、前記画素回路が配置される画素ピッチ内で、上層配線と下層配線で交互に形成されている
   ことを特徴とする請求項１に記載の表示装置。
6. 前記画素回路内には、前記画素回路や前記駆動信号一定化回路を構成するトランジスタを制御するための同方向に並走する走査線を奇数本有し、
   前記奇数本の内の１本の走査線が、前記画素回路が配置される画素ピッチ内の一方の最端部において上層配線と下層配線の何れか一方に形成されており、
   前記奇数本の内の他の１本の走査線が、前記画素回路が配置される画素ピッチ内の他方の最端部において前記上層配線と下層配線の他方に形成されている
   ことを特徴とする請求項１に記載の表示装置。
7. 前記奇数本の内の偶数本の走査線が、前記画素回路が配置される画素ピッチ内で、上層配線と下層配線で交互に形成されている
   ことを特徴とする請求項６に記載の表示装置。
8. 隣接する２つの画素回路において、
   一方の画素回路における他方の画素回路と隣接する最端部に形成されている上層配線および下層配線の内の一方の配線と、他方の画素回路における前記一方の画素回路と隣接する最端部に形成されている前記上層配線および下層配線の内の他方の配線とが、絶縁層を挟んで積層されている
   ことを特徴とする請求項５，６に記載の表示装置。
9. 前記駆動信号一定化回路は、基準電位と信号電位で切り替わる映像信号をサンプリングトランジスタに供給するとともに、駆動電流を前記電気光学素子に流すために使用される第１電位に対応する電圧が前記駆動トランジスタの電源供給端に供給されかつ映像信号における基準電位が前記サンプリングトランジスタに供給されている時間帯で前記サンプリングトランジスタを導通させることで前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能を実現するように構成されたものである
   ことを特徴とする請求項１に記載の表示装置。
10. 前記駆動信号一定化回路は、前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能と、閾値補正動作の後に、前記サンプリングトランジスタを導通させることで前記保持容量に信号電位に応じた情報を書き込む際、前記駆動トランジスタの移動度に対する補正分を前記保持容量に書き込まれる信号に加える移動度補正機能とを実現するように構成されたものである
    ことを特徴とする請求項１に記載の表示装置。
11. 前記駆動信号一定化回路は、前記保持容量が前記駆動トランジスタの制御入力端と出力端側の間に接続されることでブートストラップ機能を実現するように構成されたものである
    ことを特徴とする請求項１に記載の表示装置。

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