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JP2009049121A - ヘテロ接合型電界効果トランジスタ及びその製造方法 - Google Patents

ヘテロ接合型電界効果トランジスタ及びその製造方法 Download PDF

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JP2009049121A JP2007212750A JP2007212750A JP2009049121A JP 2009049121 A JP2009049121 A JP 2009049121A JP 2007212750 A JP2007212750 A JP 2007212750A JP 2007212750 A JP2007212750 A JP 2007212750A JP 2009049121 A JP2009049121 A JP 2009049121A
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真一 星
Isao Tamai
功 玉井
Norihiko Toda
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Abstract

【課題】ヘテロ接合型電界効果トランジスタであって、ＡｌＮ層や、ｘが０．６以上であるＡｌｘＧａ１−ｘＮ層を、電子供給層として用いる。
【解決手段】チャネル層４０である第１ＧａＮ層と、電子供給層５０であるＡｌＮ層と、キャップ層６０である第２ＧａＮ層とが順次に積層された積層体３０を備えて構成される。また、この発明のヘテロ接合型電界効果トランジスタの他の好適実施形態によれば、チャネル層である第１ＧａＮ層と、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）と、キャップ層である第２ＧａＮ層とが順次に積層された積層体を備えて構成される。
【選択図】図１

Description

この発明は、ヘテロ接合型電界効果トランジスタ及びその製造方法に関するものであり、特に電子供給層がＡｌＮ層、あるいはＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）であるヘテロ接合型電界効果トランジスタ及びその製造方法に関する。
図１１を参照して、従来のヘテロ接合型電界効果トランジスタについて説明する。図１１は、従来のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
ヘテロ接合型電界効果トランジスタ１１０は、下地１２０上に、チャネル層１４０であるＧａＮ層と、電子供給層１５０であるＡｌＧａＮ層とが順次に積層されて構成されている。ヘテロ接合型電界効果トランジスタ１１０は、電子供給層１５０であるＡｌＧａＮ層と、チャネル層１４０であるＧａＮ層のヘテロ構造を有している。この構造によれば、チャネル層１４０と電子供給層１５０の境界面であるヘテロ界面１４２に形成される２次元電子ガス（２ＤＥＧ）が高濃度であり、及び、電子移動度も高いので、高電子移動度トランジスタとして良好な特性を示す。以下、ＡｌＧａＮ／ＧａＮヘテロ構造を有するヘテロ接合型電界効果トランジスタである高電子移動度トランジスタを、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と称することもある。
電子供給層１５０上には、オーミック接合で形成されたソース電極１８２及びドレイン電極１８４と、ショットキー接合で形成されたゲート電極１８０とが設けられている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１１０は、例えば、チャネル層１４０と電子供給層１５０に不純物が注入されて形成された素子分離領域１３５により、他の素子と分離される。電子供給層１５０の上側表面１５２上には、表面保護膜１９０としてシリコン窒化膜が形成されている。
なお、例えば、電子供給層１５０の組成が、ＡｌｘＧａ１−ｘＮ（ｘ＝０．２５）の場合、電子供給層の厚み（活性層厚）ａが２５ｎｍのとき、２ＤＥＧ濃度が約１．０×１０１３ｃｍ−２であり、電子移動度が１５００ｃｍ２／Ｖ・ｓである。
ＦＥＴの高周波化のためには、遮断周波数を大きくすることが有効であり、遮断周波数を大きくするためには、ゲート長Ｌｇの短縮が最も有効であることが知られている。
ここで、ゲート長Ｌｇの短縮を行うと、ピンチオフ特性の不良やしきい値電圧の負の方向へのシフトなど、ショートチャネル効果が生じる。ピンチオフ特性の不良は、ＦＥＴの動作電圧の低下を招く。また、しきい値電圧のシフトは、設計値に対する許容範囲を狭めるため、歩留まり等への影響がある。
このショートチャネル効果を防ぐためには、活性層厚ａとゲート長Ｌｇとの比（アスペクト比）Ｌｇ／ａが５以上であることが望ましい（例えば、非特許文献１参照）。
上述のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１１０では、活性層厚ａが２５ｎｍであるため、ゲート長Ｌｇが０．１μｍの短ゲート領域では、アスペクト比が４程度となり、ショートチャネル効果が起こってしまう。
ここで、活性層厚ａを小さく、すなわち電子供給層１５０の厚みを薄くしていくと、２ＤＥＧ濃度が低下してしまう。一方、ＡｌｘＧａ１−ｘＮのｘを大きく、すなわち、Ａｌ濃度を高めていき、最終的にＡｌＮにすれば、ＡｌｘＧａ１−ｘＮ（ｘ＝０．２５）の場合に比べて、電子供給層１５０の厚みを１／４以下にすることが理論上可能である。しかし、有機金属気相成長（ＭＯＣＶＤ）法でＡｌＧａＮを成長させる場合、ＡｌｘＧａ１−ｘＮのＡｌ濃度を高めていくと、ｘ＝０．５２程度でＡｌＧａＮ層の表面のひび割れが生じ、このひび割れがＦＥＴ特性に影響を与える（例えば、非特許文献２参照）。
また、表面酸化によりゲートリーク特性が悪化することが知られている（例えば、非特許文献３参照）。
同様に有機金属気相成長法でＡｌＮ層を成長させると、２ｎｍ厚程度のＡｌＮ層でも、その表面にひび割れが生じる。
このため、電子供給層１５０として、ＡｌＮや、ｘが０．６以上であるＡｌｘＧａ１−ｘＮを用いることができなかった。
このＡｌＮ層のひび割れは、ＭＯＣＶＤ法において、高温（１２００℃）でＡｌＮ層を成長させるため、成長後の降温中に、ＧａＮとＡｌＮとの熱膨張係数の差によって引き起こされる、あるいは、ＡｌＮの大気暴露による酸化に起因して生じることが考えられるが、その原因は明らかではない。
ＡｌＮ層の形成までの工程を、プラズマ分子線エピタキシー（ＰＡＭＢＥ：Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法で行う方法もある（非特許文献４参照）。
非特許文献４では、ＰＡＭＢＥ法でのＡｌＮの成長温度が２００〜３００℃と低いため、ひび割れを起こすことなく、ＡｌＮの成長が可能としている。
福田益美、平地康剛著「ＧａＡｓ電界効果トランジスタの基礎」コロナ社 １９９２年、ｐｐ５６−５９ Ｍ．Ｍｉｙｏｓｈｉ ｅｔ ａｌ．，"Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｄｉｆｆｅｒｅｎｔ−Ａｌ−Ｃｏｎｔｅｎｔ ＡｌＧａＮ／ＧａＮ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ Ｇｒｏｗｎ ｏｎ １００−ｍｍ−Ｄｉａｍｅｔｅｒ Ｓａｐｐｈｉｒｅ Ｓｕｂｓｔｒａｔｅｓ ｂｙ Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ"、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４３，Ｎｏ．１２，２００４，ｐｐ．７９３９−７９４３ Ｔ．Ｈａｓｈｉｚｕｍｅ ｅｔ ａｌ．，"Ｓｕｒｆａｃｅ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｓｓ ｏｆ ＡｌＧａＮ ｆｏｒ Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ Ｇａｔｅ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔｓ ｉｎ ＡｌＧａＮ／ＧａＮ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ"、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４５，Ｎｏ．４，２００６，ｐｐ．Ｌ１１１−Ｌ１１３ Ｍ．Ｈｉｇａｓｈｉｗａｋｉ ｅｔ ａｌ．，"ＡｌＮ／ＧａＮ Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ ＨＦＥＴｓ Ｕｓｉｎｇ Ｃａｔ−ＣＶＤ ＳｉＮ"，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．２７，Ｎｏ．９，２００６，ｐｐ．７１９−７２１ 岩崎天彦他著、「ＳｉＣ基板上ＡｌＧａＮ／ＧａＮ ＨＥＭＴの結晶成長に関する研究」、信学技報、ＩＥＩＣＥ ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲＴ、ＥＤ２００６−１５５、ＣＰＭ２００６−９２、ＬＱＥ２００６−５９（２００６−１０）
ここで、ＡｌＮ層を電子供給層として用いるとき、２ＤＥＧ濃度を高めるため、ＡｌＮ層は２ｎｍよりも厚く、少なくとも４〜５ｎｍ程度の厚みで形成されるのが好ましい。
しかしながら、非特許文献３では、２．５ｍｍ程度の厚みのＡｌＮ層の形成について報告されているが、それを超える厚みのＡｌＮ層の形成については、報告されていない。
また、スペーサ層としてＡｌＮ層を用いる検討がされている（例えば、非特許文献５参照）。この非特許文献５では、下地上にチャネル層であるＧａＮ層、スペーサ層であるＡｌＮ層、及び、電子供給層であるＡｌＧａＮ層を、有機金属気相成長法により形成する技術が開示されている。
しかしながら、非特許文献５では、ＡｌＮ層はスペーサ層として用いられるものであって、１ｎｍ程度の厚みが最適とされており、また、２ｎｍより大きい厚みで形成することについては、検討されていない。
そこで、この出願に係る発明者らが鋭意研究を行ったところ、ＭＯＣＶＤ法により、電子供給層としてのＡｌＮ層の形成に引き続いて、キャップ層としてＧａＮ層を形成すると、ＡｌＮ層の厚みが２．５ｎｍ以上であっても、ひび割れが解消され表面が平坦になることを見出した。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ＡｌＮ層や、ｘが０．６以上であるＡｌｘＧａＮ層を、電子供給層として用いるヘテロ接合型電界効果トランジスタ及びその製造方法を提供することにある。
上述した目的を達成するために、この発明のヘテロ接合型電界効果トランジスタは、チャネル層である第１ＧａＮ層と、電子供給層であるＡｌＮ層と、キャップ層である第２ＧａＮ層とが順次に積層された積層体を備えて構成される。
また、この発明のヘテロ接合型電界効果トランジスタの他の好適実施形態によれば、チャネル層である第１ＧａＮ層と、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）と、キャップ層である第２ＧａＮ層とが順次に積層された積層体を備えて構成される。
上述したヘテロ接合型電界効果トランジスタの実施にあたり、好ましくは、積層体上に、制御電極、第１主電極及び第２主電極を備えるのが良い。また、積層体と、制御電極の間にゲート絶縁膜を備える構成にすると好適である。
上述した目的を達成するために、この発明のヘテロ接合型電界効果トランジスタの製造方法は、以下の工程を備えて構成される。先ず、下地上に、チャネル層である第１ＧａＮ層を形成する。次に、チャネル層上に、電子供給層であるＡｌＮ層を形成する。次に、電子供給層上に、キャップ層である第２ＧａＮ層を形成する。ここで、チャネル層、電子供給層及びキャップ層は有機金属気相成長法により、同一装置内で積層される。
また、この発明のヘテロ接合型電界効果トランジスタの製造方法の他の好適実施形態は、以下の工程を備えて構成される。先ず、下地上に、チャネル層である第１ＧａＮ層を形成する。次に、チャネル層上に、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を形成する。次に、電子供給層上に、キャップ層である第２ＧａＮ層を形成する。ここで、チャネル層、電子供給層及びキャップ層は有機金属気相成長法により、同一装置内で積層される。
上述したヘテロ接合型電界効果トランジスタの製造方法の実施にあたり、好ましくは、キャップ層を形成する工程に続いて、有機金属気相成長法により、同一装置内でゲート絶縁膜として用いられるシリコン窒化膜を形成するのが良い。
また、この発明のヘテロ接合型電界効果トランジスタの製造方法の他の好適実施形態は、以下の工程を備えて構成される。先ず、下地上に、チャネル層であるＧａＮ層を形成する。次に、チャネル層上に、電子供給層であるＡｌＮ層を形成する。次に、電子供給層上に、ゲート絶縁膜として用いられるシリコン窒化膜を形成する。ここで、チャネル層、電子供給層及びシリコン窒化膜は有機金属気相成長法により、同一装置内で積層される。
また、この発明のヘテロ接合型電界効果トランジスタの製造方法の他の好適実施形態は、以下の工程を備えて構成される。先ず、下地上に、チャネル層であるＧａＮ層を形成する。次に、チャネル層上に、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を形成する。次に、電子供給層上に、ゲート絶縁膜として用いられるシリコン窒化膜を形成する。ここで、チャネル層、電子供給層及びシリコン窒化膜は有機金属気相成長法により、同一装置内で積層される。
この発明のヘテロ接合型電界効果トランジスタによれば、電子供給層として、ＡｌＮ層あるいは、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を備えているので、２ＤＥＧ濃度が従来のＡｌｘＧａ１−ｘＮ層（例えば、ｘ＝０．２５）の場合よりも高くなり、その結果、電子供給層の厚みを薄くできる。したがって、短ゲート領域であっても、アスペクト比を大きくすることができ、ショートチャネル効果を抑制できる。
また、この発明のヘテロ接合型電界効果トランジスタの製造方法によれば、電子供給層として形成された、ＡｌＮ層あるいは、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）の形成に続いて、キャップ層としてＧａＮ層、あるいは、ゲート絶縁膜としてＳｉＮ層を、同一装置内で有機金属気相成長法を用いて形成する。このため、ＡｌＮ層の大気暴露が起こらないので、ＡｌＮ層の酸化に起因する、ＡｌＮ層のひび割れを抑制することができる。また、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）層についても同様に、ひび割れを抑制することができる。
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
（第１実施形態）
図１を参照して、第１実施形態のヘテロ接合型電界効果トランジスタについて説明する。なお、このヘテロ接合型電界効果トランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）であるので、以下の説明では、ＨＥＭＴと称することもある。
図１は、第１実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
第１実施形態のヘテロ接合型電界効果トランジスタ１０は、下地２０上に、チャネル層４０である第１ＧａＮ層と、電子供給層５０であるＡｌＮ層と、キャップ層６０である第２ＧａＮ層とが順次に積層された積層体３０を備えて構成される。チャネル層４０である第１ＧａＮ層と、電子供給層５０であるＡｌＮ層の境界面である、ＡｌＮ／ＧａＮ−ヘテロ界面４５に、２次元電子ガス（２ＤＥＧ）が形成される。
キャップ層６０上には、オーミック接合で形成されたソース電極８２及びドレイン電極８４と、ショットキー接合で形成されたゲート電極８０とが設けられている。ＡｌＮ／ＧａＮ−ＨＥＭＴは、例えば、チャネル層４０と電子供給層５０に不純物が注入されて形成された素子分離領域３５により、他の素子と分離される。キャップ層６０の上側表面６２上には、表面保護膜としてシリコン窒化膜９０が形成されている。
この第１実施形態のヘテロ接合型電界効果トランジスタは、以下の工程で形成することができる。
まず、下地２０を用意する。下地２０は、ヘテロ接合型電界効果トランジスタで通常用いられているものと同様の構成にすることができる。例えば、シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層を備えたものを用いれば良い。バッファ層は、シリコンなどの基板とチャネル層との間で格子緩和効果を生じさせるために設けられている。バッファ層の形成は、例えばＡｌＮを有機金属気相成長法（ＭＯＣＶＤ法）により成長させることにより行われる。
次に、下地２０上に、チャネル層４０である第１ＧａＮ層を形成する。次に、チャネル層４０上に、電子供給層５０であるＡｌＮ層を形成する。次に、電子供給層５０上に、キャップ層６０である第２ＧａＮ層を形成する。
ここで、チャネル層４０、電子供給層５０及びキャップ層６０はＭＯＣＶＤ法により、同一装置内で積層される。ＡｌＮ層は、ＣＶＤ装置内に、アンモニア（ＮＨ３）ガス及びトリメチルアルミニウム（ＴＭＡ）ガスを、それぞれ６ｓｌｍ及び１０ｓｃｃｍの流量で導入し、１２００℃の成長温度で形成される。また、第１ＧａＮ層及び第２ＧａＮ層は、ＣＶＤ装置内に、ＮＨ３ガス及びトリメチルガリウム（ＴＭＧ）ガスを、それぞれ５ｓｌｍ及び６ｓｃｃｍで導入し、１０７０℃の成長温度で形成される。なお、ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｍ ｐｅｒ ｍｉｎｕｔｅ）及びｓｌｍ（ｓｔａｎｄａｒｄ ｌｉｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）は、０℃、１気圧（＝１０１３ｈＰａ）に換算した場合のガス流量を表す単位である。
ここで、ＡｌＮ層はＡｌが多く含まれるため、表面酸化の影響を受けやすく、ひび割れを誘発する。このことから、ＡｌＮ層が大気暴露されると、ゲートリーク電流の抑制が難しい。第１実施形態のヘテロ接合型電界効果トランジスタの製造方法では、電子供給層５０であるＡｌＮ層が、キャップ層６０である第２ＧａＮ層で被覆されているため、酸化を抑制できる。
図２に、ＭＯＣＶＤ法で厚さ２ｎｍのＡｌＮ層を形成した後の、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で観察したＡｌＮ層表面を示す。また、図３に、電子供給層であるＡｌＮ層の形成に続いて、キャップ層として第２ＧａＮ層を形成した後の、ＡＦＭで観察した第２ＧａＮ層表面を示す。図２及び図３は、いずれも１μｍ角の領域を示している。
図２では、表面にひび割れ構造が見られるのに対し、図３では、表面にはひび割れが見られず、良好な表面構造であることがわかる。ＡｌＮ層にひび割れが発生している場合には、ＡｌＮ層上に形成される第２ＧａＮ層の表面にもその影響が現れるが、ここでは、第２ＧａＮ層表面にはひび割れが見られない。すなわち、ＭＯＣＶＤ法によるＡｌＮ層の形成に続いて、同一装置内で第２ＧａＮ層を形成することにより、ＡｌＮ層のひび割れの発生を抑制することができていることがわかる。
ＡｌＮ層が形成された段階で成長を止めたときには、ＡＦＭ像において表面にひび割れが認められるので（図２参照）、ＡｌＮ層の形成に続いてＧａＮ層を形成したことが、ＡｌＮ層のひび割れの抑制をもたらしたと考えられる。この理由は明らかではないが、ＡｌＮ層を、第１ＧａＮ層及び第２ＧａＮ層で挟む構造にしたことで、ＡｌＮ層の破断が抑制されること、あるいは、ＡｌＮ層の表面を覆うことで、ＡｌＮ層の酸化が防止され、酸化に起因するひび割れ構造が抑制されること、などが挙げられる。
いずれにしても、１２００℃でＡｌＮ層を成長させた後、ＧａＮ層の成長のため、１０７０℃まで降温された段階や、あるいは、ＧａＮ層が成長している段階では、ＡｌＮ層のひび割れが生じておらず、また、ＧａＮ層の成長後は、室温まで降温されても、表面の平坦性が確保される。
例えば、電子供給層の厚みを２．５ｎｍとし、キャップ層の厚みを５ｎｍとすれば、活性層厚ａは７．５ｎｍとなり、ゲート長４０ｎｍまで短くしても、５以上のアスペクト比を確保できる。
２ＤＥＧ濃度を高めるためには、ＡｌＮ層の厚みをより大きくするのが良い。ＡｌＮ及びＧａＮは、格子定数がそれぞれ３．１１２Å及び３．１８７Åであり、その差が２．４％程度であるため、ＡｌＮ層を、ひび割れをおこすことなく形成できる臨界膜厚は、理論的には１０ｎｍ程度である。
図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）及び（Ｆ）に、それぞれＡｌＮ層の厚みが０．５ｎｍ、２．５ｎｍ、２．５５ｎｍ、６．０８ｎｍ、８．１２ｎｍ及び２０ｎｍの場合のＡＦＭ像を示す。ここでは、ＡｌＮ層上に形成されたＧａＮ層（第２ＧａＮ層）の表面について、図２及び３と同様に１μｍ角の領域のＡＦＭ像を示している。
また、図５に、ＡｌＮ層の厚みと、表面の平坦度との関係を示す。図５は横軸にＡｌＮ層の厚み（単位：μｍ）を取って示し、及び、縦軸に表面のＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）（単位：ｎｍ）を取って示している。表面のＲＭＳは、表面の平坦度の評価に用いられるものであり、表面の高さ方向の位置の分布を、平均位置からの距離の２乗平均として算出したものである。
ＡｌＮ層の厚みが２．５５ｎｍまでは、表面にひび割れがなく、ＲＭＳも０．２ｎｍ以下である。ＡｌＮ層の厚みが６．０８ｎｍになると、表面にひび割れが発生し、ＡｌＮ層の厚みが大きくなるにつれて、顕著になる。
ＡｌＮ層の厚みが６．０８ｎｍ以上の領域では、ＡｌＮ層の厚みに対して、ＲＭＳは１次関数的に増加する。すなわち、ＲＭＳの増加はひび割れの増加に対応する。一方、ＡｌＮ層の厚みが２．５５ｎｍまでは、ほぼ一定の値である。
ＡｌＮ層の厚みが６．０８ｎｍ以上の場合について、ＡｌＮ層の厚みとＲＭＳとの関係を１次直線で近似すると、ｙ＝０．１８ｘ−０．８９となり、およそｘ＝５のときｙが０になる。すなわち、ＡｌＮ層の厚みが５ｎｍ以下であれば、ひび割れによるＦＥＴの動作への影響が無視できる範囲と考えられる。
図６に、水銀プローブを用いたＣ−Ｖ測定による、キャリア濃度の測定結果を示す。図６は、横軸にゲート電極の下面、すなわち、積層体３０の上面からの深さ（単位：ｎｍ）を取って示し、縦軸に、キャリア濃度（単位：ｃｍ−３）を取って示している。図６は、ＡｌＮ層の厚みが２．５ｎｍ、及び第２ＧａＮ層の厚みが５ｎｍのときの測定結果である。このとき、深さ９ｎｍで、濃度が８．６×１０１９ｃｍ−３のキャリアの存在が認められた。
なお、同様の方法で、キャリア濃度を測定したところ、ＡｌＮ層の厚みが０．５ｎｍのとき、キャリアの存在は認められなかった。また、ＡｌＮ層の厚みが２．５ｎｍ以上であれば、ＡｌＮ層の厚みが２０ｎｍまで、キャリアの存在が認められている。
以上の結果から、キャリアの存在と、表面のＲＭＳを考慮すると、ＡｌＮ層の厚みを２．５ｎｍから５ｎｍとするのが好ましい。
ここで、ＡｌｘＧａ１−ｘＮのＡｌ濃度を高めて、ｘ＝１とすればＡｌＮになり、また、ｘが０．５２以上で、ＡｌｘＧａ１−ｘＮがひび割れ構造になることが知られている（非特許文献２参照）。
これに対し、ＡｌＮ層のひび割れの抑制に有効であるＧａＮキャップ層は、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）に対しても、ひび割れの抑制に有効であることは、容易に推測できる。そこで、電子供給層としてＡｌＮ層に代えて、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を用いることができる。
なお、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）の膜厚は、ｘの大きさに依存して定まる。２ＤＥＧ濃度を高めるために、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）の膜厚を、電子供給層としてＡｌＮ層を用いた場合よりも厚くするのが良い。このとき、ＡｌｘＧａ１−ｘＮ層とＧａＮ層の格子定数の差は、ＡｌＮ層とＧａＮ層の差に比べて小さくなるので、臨界膜厚が大きくなり、ＡｌＮ層と同等以上の厚みで形成できる。
この発明のヘテロ接合型電界効果トランジスタによれば、電子供給層として、ＡｌＮ層あるいは、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を備えているので、２ＤＥＧ濃度が従来のＡｌｘＧａ１−ｘＮ層（例えば、ｘ＝０．２５）の場合よりも高くなり、その結果、電子供給層の厚みを薄くできる。したがって、短ゲート領域であっても、アスペクト比を大きくすることができ、ショートチャネル効果を抑制できる。
また、この発明のヘテロ接合型電界効果トランジスタの製造方法によれば、電子供給層として形成された、ＡｌＮ層あるいは、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）の形成に続いて、キャップ層としてＧａＮ層を、同一装置内で有機金属気相成長法を用いて形成することにより、ＡｌＮ層あるいは、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）のひび割れを抑制することができる。
（第２実施形態）
図７を参照して、第２実施形態のヘテロ接合型電界効果トランジスタについて説明する。図７は、第２実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
第２実施形態のヘテロ接合型電界効果トランジスタ１１は、キャップ層を有する積層体上に、ゲート絶縁膜９２としてシリコン窒化膜を備え、ゲート絶縁膜９２上にゲート電極８０を備えて構成される、いわゆるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の電界効果トランジスタ（ＭＩＳＦＥＴ）である。
ＭＩＳ構造にすることにより、ゲートリーク電流を抑制することができる。ゲート絶縁膜として、厚み１４ｎｍのシリコン窒化膜を積層した場合であっても、電子供給層の厚み２．４ｎｍ、キャップ層の厚み３．３ｎｍであれば、活性層厚ａは２０ｎｍ以下となり、ゲート長１００ｎｍであっても、５以上のアスペクト比を維持できる。
従来のＧａＮ系ＭＩＳＦＥＴでは、電子供給層としてＡｌＧａＮ層を用いているため、アスペクト比が低い。例えば、ＡｌｘＧａ１−ｘＮ層（ｘ＝０．２５）で、電子供給層の厚みが２５ｎｍの場合、シリコン窒化膜の厚みを１４ｎｍとすると、活性層厚ａ、すなわち、ゲート電極からヘテロ界面までの距離は３９ｎｍとなり、ゲート長が０．１μｍでは、アスペクト比が２．５にまで低下する。
これに対し、ＡｌＮ／ＧａＮヘテロ界面に形成される２ＤＥＧを利用すれば、例えば、電子供給層５０であるＡｌＮ層の厚みは２．４ｎｍ、キャップ層６０である第２ＧａＮ層の厚みは３．３ｎｍとなり、シリコン窒化膜の厚みが１４ｎｍであっても、５以上のアスペクト比が維持できる。
図８に、水銀プローブを用いたＣ−Ｖ測定による、キャリア濃度の測定結果を示す。図８は、横軸にゲート電極の下面、すなわち、積層体３０の上面からの深さ（単位：ｎｍ）を取って示し、縦軸に、キャリア濃度（単位：ｃｍ−３）を取って示している。図８は、ＡｌＮ層の厚みが２．４ｎｍ、キャップ層の厚みが３．３ｎｍ及びシリコン窒化膜の厚みが１４ｎｍのときの測定結果である。このとき、深さ３０ｎｍで、濃度が１．７５×１０２０ｃｍ−３のキャリアの存在が認められた。
図９を参照して、ゲートリーク電流について説明する。図９（Ａ）は、図１を参照して説明した第１実施形態のヘテロ接合型電界効果トランジスタのゲートリーク電流を示す特性図であり、図９（Ｂ）は、図７を参照して説明した第２実施形態のヘテロ接合型電界効果トランジスタのゲートリーク電流を示す特性図である。図９（Ａ）及び（Ｂ）は横軸に、ソース−ゲート間の電圧Ｖｇｓ（単位：Ｖ）を取って示し、縦軸にソース−ゲート間を流れるリーク電流Ｉｄｓ（単位：Ａ）を取って示している。
第１実施形態では、電流Ｉｄｓが、１×１０−８〜１×１０−７Ａ程度であるのに対し、第２実施形態では、リーク電流は３桁程度低減され、１×１０−１２〜１×１０−１１Ａ程度である。
シリコン窒化膜は、プラズマＣＶＤ法や熱ＣＶＤ法など、任意好適な方法で形成することができるが、チャネル層、電子供給層及びキャップ層の積層体の形成に続いて、同じ装置内でＭＯＣＶＤ法により堆積するのが良い。この場合、シリコン窒化膜は、ＣＶＤ装置内に、ＮＨ３ガス及びシラン（ＳｉＨ４）ガスを、それぞれ４ｓｌｍ及び１００ｓｃｃｍで導入し、８５０℃の成長温度で形成される。
また、ここでは、チャネル層、電子供給層及びキャップ層の積層体の形成に続いて、ゲート絶縁膜の形成を同一装置内で行う。このため、ＳｉＮ／ＧａＮ界面状態が良好になり、その結果、ＭＩＳＦＥＴの動作上、界面準位が少なく、界面準位に起因する電流コラプスが改善し、ゲート耐圧の向上が期待できる。
なお、第２実施形態のヘテロ構造電界効果トランジスタについても、第１実施形態と同様に、電子供給層としてＡｌＮ層に変えて、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を用いることができる。
（第３実施形態）
図１０を参照して、第３実施形態のヘテロ接合型電界効果トランジスタについて説明する。図１０は、第３実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
第３実施形態のヘテロ接合型電界効果トランジスタ１２は、チャネル層４０であるＧａＮ層と、電子供給層５０であるＡｌＮ層とが順次に積層された積層体３２を備えて構成される。チャネル層であるＧａＮ層と、電子供給層であるＡｌＮ層のＡｌＮ／ＧａＮ−ヘテロ界面に、２次元電子ガス（２ＤＥＧ）が形成される。
電子供給層上に、ゲート絶縁膜９２であるシリコン窒化膜が形成されている。ＧａＮ層及びＡｌＮ層の形成は、第２実施形態と同様に、ＭＯＣＶＤ法で行われ、電子供給層であるＡｌＮ層の形成に続いて、ＭＯＣＶＤ装置内でシリコン窒化膜が形成される。
この結果、ＡｌＮ層の表面が大気露出することなくＳｉＮ層が形成されるので、ＡｌＮ層の表面酸化、及びこの表面酸化に起因するひび割れを防ぐことができる。
なお、第３実施形態のヘテロ構造電界効果トランジスタについても、第１及び第２実施形態と同様に、電子供給層としてＡｌＮ層に変えて、ＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を用いることができる。
第１実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図である。 原子間力顕微鏡で観察したＡｌＮ層表面を示す図である。 原子間力顕微鏡で観察した第２ＧａＮ層表面を示す図である。 ＡｌＮ層の厚みを変えた場合の、原子間力顕微鏡で観察した第２ＧａＮ層表面を示す図である。 ＡｌＮ層の厚みと、表面のＲＭＳとの関係を示す特性図である。 第１実施形態での、Ｃ−Ｖ測定によるキャリア濃度の測定結果を示す図である。 第２実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図である。 第２実施形態での、Ｃ−Ｖ測定によるキャリア濃度の測定結果を示す図である。 ヘテロ接合型電界効果トランジスタのゲートリーク電流を示す特性図である。 第３実施形態のヘテロ接合型電界効果トランジスタを説明するための概略図である。 従来のヘテロ接合型電界効果トランジスタを説明するための概略図である。
符号の説明
１０、１１、１２ ヘテロ接合型電界効果トランジスタ
２０ 下地
３０、３２ 積層体
３５ 素子分離領域
４０ チャネル層
４５ ＡｌＮ／ＧａＮ−ヘテロ界面
５０ 電子供給層
６０ キャップ層
８０ ゲート電極
８２ ソース電極
８４ ドレイン電極
９０、９４ 表面保護膜
９２ ゲート絶縁膜

Claims (9)

  1. チャネル層である第１ＧａＮ層と、
    電子供給層であるＡｌＮ層と、
    キャップ層である第２ＧａＮ層と
    が順次に積層された積層体を備える
    ことを特徴とするヘテロ接合型電界効果トランジスタ。
  2. チャネル層である第１ＧａＮ層と、
    電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）と、
    キャップ層である第２ＧａＮ層と
    が順次に積層された積層体を備える
    ことを特徴とするヘテロ接合型電界効果トランジスタ。
  3. 前記積層体上に、制御電極、第１主電極及び第２主電極を備える
    ことを特徴とする請求項１又は２に記載のヘテロ接合型電界効果トランジスタ。
  4. 前記積層体と、前記制御電極の間にゲート絶縁膜を備える
    ことを特徴とする請求項３に記載のヘテロ接合型電界効果トランジスタ。
  5. 下地上に、チャネル層である第１ＧａＮ層を形成する工程と、
    前記チャネル層上に、電子供給層であるＡｌＮ層を形成する工程と、
    前記電子供給層上に、キャップ層である第２ＧａＮ層を形成する工程と
    を備え、
    前記チャネル層、電子供給層及びキャップ層は有機金属気相成長法により、同一装置内で積層される
    ことを特徴とするヘテロ接合型電界効果トランジスタの製造方法。
  6. 下地上に、チャネル層である第１ＧａＮ層を形成する工程と、
    前記チャネル層上に、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を形成する工程と、
    前記電子供給層上に、キャップ層である第２ＧａＮ層を形成する工程と
    を備え、
    前記チャネル層、電子供給層及びキャップ層は有機金属気相成長法により、同一装置内で積層される
    ことを特徴とするヘテロ接合型電界効果トランジスタの製造方法。
  7. 前記キャップ層を形成する工程に続いて、有機金属気相成長法により、同一装置内でゲート絶縁膜として用いられるシリコン窒化膜を形成する
    ことを特徴とする請求項５又は６に記載のヘテロ接合型電界効果トランジスタの製造方法。
  8. 下地上に、チャネル層であるＧａＮ層を形成する工程と、
    前記チャネル層上に、電子供給層であるＡｌＮ層を形成する工程と、
    前記電子供給層上に、ゲート絶縁膜として用いられるシリコン窒化膜を形成する工程と
    を備え、
    前記チャネル層、電子供給層及びシリコン窒化膜は有機金属気相成長法により、同一装置内で積層される
    ことを特徴とするヘテロ接合型電界効果トランジスタの製造方法。
  9. 下地上に、チャネル層であるＧａＮ層を形成する工程と、
    前記チャネル層上に、電子供給層であるＡｌｘＧａ１−ｘＮ層（０．６≦ｘ＜１）を形成する工程と、
    前記電子供給層上に、ゲート絶縁膜として用いられるシリコン窒化膜を形成する工程と
    を備え、
    前記チャネル層、電子供給層及びシリコン窒化膜は有機金属気相成長法により、同一装置内で積層される
    ことを特徴とするヘテロ接合型電界効果トランジスタの製造方法。
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