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JP2009021528A - 半導体装置 - Google Patents

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JP2009021528A JP2007184955A JP2007184955A JP2009021528A JP 2009021528 A JP2009021528 A JP 2009021528A JP 2007184955 A JP2007184955 A JP 2007184955A JP 2007184955 A JP2007184955 A JP 2007184955A JP 2009021528 A JP2009021528 A JP 2009021528A
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Toshiba Corp
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Abstract

【目的】多層配線において配線層間の剥がれ耐性を向上させた装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、基板２００上に多層配線構造で形成され、最上層に電極パッド３０を有する実効配線１０と、多層配線構造内で実効配線１０の周囲を取り囲むように形成されたビアリング２０と、多層配線構造の最終表面を保護する積層保護膜ＰＦと、積層保護膜ＰＦと接する位置であって実効配線１０が形成される領域とチップ領域端との間に形成された、電極パッド３０を構成する導体とビアリング２０を構成する導体とのいずれよりもヤング率が大きい膜パターンで構成されるクラックストッパ膜４０と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に係り、例えば、多層配線構造を補強する機構を備えた半導体装置に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミニウム（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のビアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ビアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。
そして、最近は層間絶縁膜として比誘電率の低い低誘電率膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．１のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが３．４以下の低誘電率膜（ｌｏｗ−ｋ膜）を用いることにより、配線間の寄生容量を低減することが試みられている。
ここで、低誘電率膜は、その材料の密度を低下させたり、あるいは材料中の極性を排除したりすることなどにより形成される。例えば、材料密度の低下を図るために、一般的に材料の多孔質化（ポーラス化）が行われる。このように、低誘電率膜は膜密度が低いので、一般的にヤング率などの機械的物性値が低い。すなわち、低誘電率膜は、その材料自体の強度が弱い。これに加えて、低誘電率膜は、膜中の誘電率を下げるために極性の低い膜構造を有している。そのため、低誘電率膜同士、あるいは低誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が弱い。具体的には、低誘電率膜にビアホールや配線用溝などを加工形成する際に用いるガスの浸透や加工プロセスなどによって、膜の材料が変質する。これにより、低誘電率膜の材料自体の機械的強度が劣化したり、あるいは低誘電率膜を含む積層膜の界面における密着強度が劣化したりするおそれがある。
これら低誘電率膜の膜強度の弱さや、低誘電率膜を含む積層膜の界面における密着強度の弱さは、特に半導体装置の配線を多層構造に形成する多層化プロセスにおいて大きな障害となっている。この障害を克服するために、低誘電率膜内に補強材としてのダミー配線を配置することで信頼性向上が図られている。
低誘電率膜の膜強度の弱さや、低誘電率膜を含む積層膜の界面における密着強度の弱さに起因した不良としては、具体的に、シンター等熱工程時のビア周辺における絶縁膜破壊によるショート不良、ＣＭＰ工程における界面剥離不良、ボンディングやプロービング時のパッド下における絶縁膜破壊、ダイシング時のチッピング、またはパッケージング後の信頼性試験時（ＴＣＴ等）における絶縁膜界面剥がれなどが挙げられる。
シンター等熱工程時のビア周辺における絶縁膜破壊によるショート不良、ＣＭＰ工程における界面剥離不良、ボンディングやプロービング時のパッド下における絶縁膜破壊については、実効配線周辺にダミー配線を配置することにより信頼性向上に効果を挙げている。一方、ダイシング時のチッピング、またはパッケージング後の信頼性試験時（ＴＣＴ等）における絶縁膜界面剥がれなど、すなわち、チップ端を起点とする絶縁膜剥がれ不良についても、スクライブライン、およびスクライブラインとチップ内の実効配線が配置される領域との間の領域にビアリングやダミー配線を配置することで、チップ端を起点とする絶縁膜剥がれ不良を抑制する施策が取られている（例えば、特許文献１参照）。
近年、ＬＳＩの層間絶縁膜の低誘電率化とそれに伴う機械的強度の低下が進むにつれ、スクライブラインおよびスクライブラインとチップ内の実効配線が配置される領域との境界部に配置されるビアリングやダミー配線のチップ内に占める被覆率はより高く、またその構造もより複雑化している。具体的には、実効配線領域とスクライブラインの境界部に配置されるビアリングは、チップ端からの水分の浸透、およびクラックの進展を抑制する役割をもつが、このビアリングは、例えば最下層のＣｕ配線層から最上層のＣｕ配線層或いはその上の電極パッドまで実効配線領域を囲むように配置された配線構造とそれらを上下に接続する壁状のビア構造から構成される（例えば、特許文献２参照）。これらが実効配線領域とスクライブラインとの間の境界部に外周側に向かって少なくとも１本（１構造体）以上配置される。このビアリングの数は、絶縁膜の低誘電率化とそれに伴う機械的強度の低下が進むにつれ増加し、１０本近く配置される場合もある。このようなビアリング本数の増加は、チップ内の実質的な実効配線領域の面積を減少させることになり、高集積化を進める上で問題となっている。
また、ビアリングやスクライブライン上に配置されるダミー配線の構造は、１本の配線に複数の柱状ビアあるいは壁状ビアを接続させる形状など、より複雑化、かつ高被覆率化が進んでいる。これは、チップ端からのクラック進行を抑制するためであるが、一方で、複雑化する形状に起因する新たな問題が起こっている。絶縁膜内にＣｕ等の金属配線を形成した場合、絶縁膜と配線材料との線膨張係数の違いにより、熱工程時に絶縁膜／配線界面に熱応力が生じる。上記複雑な形状をもつビアリングやスクライブライン上に形成されたダミー配線においては、この熱応力が実効配線部よりも大きくなる可能性が高い。十分な機械的強度をもつ絶縁膜内であれば、この熱応力も問題にならないが、機械的強度の低い低誘電率膜内に複雑な形状、かつ高被覆率のビアリングやダミー配線が配置された場合、熱工程時に絶縁膜／配線界面に生じた熱応力により絶縁膜クラックが発生する危険がある。すなわち、チップ端からのクラックを抑制するために配置したビアリングやダミー配線が、その形状の複雑化、高被覆率化が進むことによって、それ自身が絶縁膜クラックの起点となる可能性が高い。
以上説明したように、層間絶縁膜に低誘電率膜を用いた半導体装置において、ビアリングやスクライブライン上のダミー配線が、高集積化の障害となり、また、熱工程時にビアリングやスクライブライン上のダミー配線を起点とする絶縁膜クラックが発生するおそれが非常に高い。これにより、半導体装置およびその製造プロセスにおいて致命的な不具合が生じるおそれが非常に高い。すなわち、半導体装置の性能や品質などが低下し、半導体装置の信頼性が低下するおそれがある。それとともに、不良な半導体装置が製造されて半導体装置の歩留まりが低下し、半導体装置の生産効率が低下するおそれがある。
特開２００５−２２９０８６号公報 特開２００５−１４２５５３号公報
本発明は、上述したような従来の問題点を克服し、多層配線において配線層間の剥がれ耐性を向上させた装置を提供することを目的とする。
本発明の一態様の半導体装置は、
基体上に多層配線構造で形成され、最上層に電極パッドを有する実効配線と、
前記多層配線構造内で、前記実効配線の周囲を取り囲むように形成された第１の補強材と、
前記多層配線構造の最終表面を保護する保護膜と、
前記保護膜と接する位置であって前記実効配線が形成される領域とチップ領域端との間に形成された、前記電極パッドを構成する導体と前記第１の補強材を構成する導体とのいずれよりもヤング率が大きい膜パターンで構成される第２の補強材と、
を備えたことを特徴とする。
本発明によれば、配線層間の剥がれ耐性を向上させることができる。よって、半導体装置の歩留まりを向上させることができる。
実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の断面の一例を示す概念図である。
多層配線構造を形成する場合、最小配線の配線幅を共通とする配線層グループに分類されて積層される。図１の例では、基板２００上にローカル（ＬＣ）層グループ、その上に中間（ＩＭ）層グループ、その上にセミグローバル（ＳＧ）層グループ、その上にグローバル（ＧＬ）層グループが形成される。そして、ＬＣ層グループは、例えば、１層の配線層１００で構成される。ＩＭ層グループは、例えば、５層の配線層１１１，１１２，１１３，１１４，１１５で構成される。ＳＧ層グループは、例えば、３層の配線層１２１，１２２，１２３で構成される。ＧＬ層グループは、例えば、１層の配線層１３１で構成される。各グループの配線層の積層数はこれに限るものではなく、それ以上でも以下でも構わない。ＬＣ層グループからＧＬ層グループに向かってグループ毎に最小配線の配線幅が順に大きくなっていく。また、配線層１００を除く各配線層には、配線と、その配線を下層側配線に接続するためのビアプラグとが形成されている。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、Ｃｕ配線より下層の例えばデバイス部分及びこのデバイス部分につながるタングステン（Ｗ）プラグ部分等の図示を省略している。また、ＧＬ層グループの最上層の配線層１３１上には拡散防止膜５２７が形成されている。そして、その上層側では電極パッド３０がＧＬ層グループの配線層１３１の実効配線１０にコンタクトプラグで接続されている。このように、実効配線１０は、基板２００上に多層配線構造で形成される。そして、実効配線１０の最上層には電極パッド３０が形成されている。
各グループ内の各配線層では、最小配線の配線幅を共通にすると共に、その配線幅に見合った比誘電率ｋをもった主たる絶縁膜が形成されている。すなわち、各グループ内の各配線層では、主たる絶縁膜の比誘電率ｋが略同一に形成されている。ＬＣ層グループやＩＭ層グループやＳＧ層グループでは、主たる絶縁膜の比誘電率ｋが３．４以下の、例えば、２．８程度の絶縁膜を用いる。ＳＧ層グループについては、比誘電率ｋが３．４より大きい絶縁膜を用いても構わない。ＧＬ層グループでは、絶縁膜の比誘電率ｋが４．１程度の絶縁膜を用いる。このように、少なくとも１層について比誘電率ｋが３．４以下のｌｏｗ−ｋ膜を層間絶縁膜として実効配線１０を形成する場合、そのｌｏｗ−ｋ膜を配置する層では、上述したように、機械的強度の補強や水分の浸入防止の観点から実効配線１０の周囲を取り囲むように形成されたビアリング２０（第１の補強材）を配置する。ここでは、例えば、複数のビアリング２０ａ〜２０ｃを３列に配置している場合を示しているが、これに限るものではなく、さらに多くても少なくても構わない。
そして、多層配線構造の最終表面を保護する積層保護膜ＰＦ(パッシベーション膜)が電極パッド３０の上面の少なくとも一部に開口部１５０を有するように配置される。ここで、上述したように、チップ端からのクラックを抑制するために配置したビアリング２０ａ〜２０ｃが、その形状の複雑化、高被覆率化が進むことによって、それ自身が絶縁膜クラックの起点となる可能性が高い。そのため、ビアリング２０の列数を増やす代わりに、或いは、現状よりも少なくした列数のビアリング構成にさらに、実施の形態１では、クラックストッパ膜４０（第２の補強材）を積層保護膜ＰＦ中に配置する。ここで、クラックストッパ膜４０は、積層保護膜ＰＦのいずれかの層の保護膜と接する位置であって実効配線１０が形成される領域とチップ領域端との間に形成される。
図２は、実施の形態１におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。
図２に示すように、クラックストッパ膜４０は、チップ１４の端と実効配線１０が形成される実効配線領域１２との間の領域に配置され、実効配線領域１２の周囲を取り囲むように配置される。
図３は、実施の形態１におけるビアリングの一例を示す概念図である。
ビアリング２０は、多層配線構造のダミー配線部２２と上下のダミー配線部２２をつなぐビアフェンス２４で構成される。そして、これらは、実効配線１０の周囲を取り囲むように形成される。図１では、ダミー配線部２２やビアフェンス２４の幅をそれぞれの配線層の配線幅に合わせているがこれに限るものではない。例えば、配線層グループに関わらず、同じ幅で形成されても構わない。例えば、ダミー配線部２２を幅１μｍでビアフェンス２４を幅０．５μｍで形成することができる。以下、各層の製造方法を順に説明する。
図４は、実施の形態１におけるＬＣ配線層の断面の一例を示す概念図である。
まず、基板２００上に多孔質の低誘電率絶縁性材料を用いた絶縁膜２２０を例えば１００ｎｍの厚さで形成する。絶縁膜２２０の材料として、多孔質の炭酸化シリコン（ＳｉＯＣ）を用いると好適である。多孔質のＳｉＯＣ膜により、比誘電率ｋが２．８程度の層間絶縁膜を得ることができる。ここでは、一例として、メチルシロキサンを主成分とする材料を用いて絶縁膜２２０を形成する。絶縁膜２２０の材料としては、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いることができる。例えば、スピナーで成膜し、この基板にホットプレート上で窒素雰囲気中での８０℃ベークを１分間行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温の４５０℃で３０分間キュアを行なうことにより形成することができる。
そして、絶縁膜２２０上にＣＶＤ法によってＳｉＯＣを例えば膜厚２０ｎｍ堆積することで、キャップ絶縁膜２２２を形成する。キャップ絶縁膜２２２として、例えば、比誘電率ｋが３．０程度のＳｉＯＣの他に、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜２２２を形成することで機械的強度が弱いＳｉＯＣの絶縁膜２２０を保護することができる。
そして、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝（トレンチ）をキャップ絶縁膜２２２と絶縁膜２２０内に形成する。ここでは、実効配線１０用のトレンチとビアリング２０ａ〜２０ｃのダミー配線部２２を形成するためのトレンチを形成する。
そして、スパッタ等の物理気相成長（ＰＶＤ）法により、トレンチ及びキャップ絶縁膜２２２表面に例えば１５０℃でバリアメタル材料を堆積させてバリアメタル膜２４０を形成する。バリアメタル膜２４０の材料としては、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。化合物としては、特に、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化ニオブ（ＮｂＮ）等の窒化物が好適である。そして、スパッタ等のＰＶＤ法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成されたトレンチ内壁及び基板２００表面に堆積（形成）させる。そして、このシード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０（銅含有膜の一例）をトレンチ内及び基板２００表面に堆積させる。その後、アニール処理を行う。アニールは電気炉、またはホットプレートを用い、フォーミングガス中、または窒素雰囲気中で、１５０℃〜３００℃の温度範囲で、電気炉の場合は約１時間、ホットプレートの場合は約１分〜５分行う。そして、アニール処理後にかかる状態からトレンチ上に堆積した余分なＣｕ膜２６０とバリアメタル膜２４０とをＣＭＰにより除去してダマシン配線を形成することで配線層１００を形成する。例えば、最小配線の配線幅が６５ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが６５ｎｍ／６５ｎｍで配線高さが１２０ｎｍに形成することができる。
ここで、配線層１００の主たる絶縁膜２２０は、ＳｉＯＣの代わりに有機絶縁膜、カーボン含有ＳｉＯ２膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、アモルファスカーボン膜（Ｆドープ）を用いても好適である。有機絶縁膜の材料としては、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。これらにより比誘電率ｋが３．４以下の絶縁膜を形成することができる。また、絶縁膜２２０上のキャップ絶縁膜２２２は省略しても構わない。また、カーボン含有ＳｉＯ２膜は、ＳＯＤ法の代わりに化学気相成長（ＣＶＤ）法を用いて形成すると好適である。ＳＯＤ法により形成されるＳｉＯＣを含むこれらの材料は、いずれも比誘電率３．４以下である。また、これらの内の１種類以上を含む積層膜により絶縁膜２２０を形成してもよい。
図５は、実施の形態１におけるＩＭ配線層の断面の一例を示す概念図である。
まず、配線層１００上にＣＶＤ法によってエッチングストッパ膜２１０を例えば膜厚３０ｎｍ堆積する。エッチングストッパ膜２１０の材料としては、例えば、炭窒化シリコン（ＳｉＣＮ）、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、或いは、これらの積層膜を用いると好適である。
そして、エッチングストッパ膜２１０上に、ＬＣ配線層と同様、多孔質の低誘電率絶縁性材料を用いた絶縁膜２２０を例えば１８０ｎｍの厚さで形成する。ここでは、ＬＣ配線層の主たる絶縁膜と同じＳｉＯＣ膜を形成する。多孔質のＳｉＯＣ膜により、比誘電率ｋが２．８程度の層間絶縁膜を得ることができる。よって、絶縁膜２２０の材料としては、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。形成方法もＬＣ配線層の場合と同様である。或いは、さらに、電子線（ＥＢ）照射、紫外線（ＵＶ）照射や熱によるキュアを行なっても好適である。
そして、絶縁膜２２０上にＣＶＤ法によってＳｉＯＣを例えば膜厚３０ｎｍ堆積することで、キャップ絶縁膜２２２を形成する。ここでは、ＬＣ配線層のキャップ絶縁膜２２２と同じＳｉＯＣ膜を形成する。よって、キャップ絶縁膜２２２として、例えば、比誘電率ｋが３．０程度のＳｉＯＣや、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜２２２を形成することで機械的強度が弱い絶縁膜２２０を保護することができる。
そして、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝（トレンチ）とその下層の孔（ビアホール）をキャップ絶縁膜２２２と絶縁膜２２０、及びエッチングストッパ膜２１０内に形成する。ここでも、実効配線１０用のトレンチやビアホールと共に、ビアリング２０ａ〜２０ｃのダミー配線部２２やビアフェンス２４を形成するための凹部を形成する。そして、スパッタ等のＰＶＤ法により、ビアホール内、トレンチ内及びキャップ絶縁膜２２２表面にＬＣ配線層と同様のバリアメタル膜２４０を形成する。そして、スパッタ等により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成されたビアホール内壁、トレンチ内壁及び基板２００表面に堆積（形成）させる。そして、このシード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０（銅含有膜の一例）をビアホール内、トレンチ内及び基板２００表面に堆積させる。そして、アニール処理後にかかる状態からトレンチ上に堆積した余分なＣｕ膜２６０とバリアメタル膜２４０とをＣＭＰにより除去してデュアルダマシン配線を形成することで配線層１１１を形成する。例えば、最小配線の配線幅が７０ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが７０ｎｍ／７０ｎｍで配線高さが１３０ｎｍに形成することができる。また、ビア径が７０ｎｍで高さが１１０ｎｍのビアプラグを形成することができる。
ここで、配線層１１１の主たる絶縁膜２２０は、ＳｉＯＣの代わりに有機絶縁膜、カーボン含有ＳｉＯ２膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、アモルファスカーボン膜（Ｆドープ）を用いても好適である。有機絶縁膜の材料としては、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。これらにより比誘電率ｋが３．４以下の絶縁膜を形成することができる。また、絶縁膜２２０上のキャップ絶縁膜２２２は省略しても構わない。また、カーボン含有ＳｉＯ２膜は、ＳＯＤ法の代わりにＣＶＤ法を用いて形成すると好適である。ＳＯＤ法により形成されるＳｉＯＣを含むこれらの材料は、いずれも比誘電率３．４以下である。また、これらの内の１種類以上を含む積層膜により絶縁膜２２０を形成してもよい。
そして、配線層１１１上に配線層１１２を形成する。続いて、配線層１１２上に配線層１１３を形成する。続いて、配線層１１３上に配線層１１４を形成する。続いて、配線層１１４上に配線層１１５を形成する。配線層１１２〜配線層１１５の形成方法は、配線層１１１と同様である。このようにして、ＩＭ配線層グループの複数（ここでは５層）の配線層１１１，１１２，１１３，１１４，１１５が積層される。
次に、ＩＭ配線層グループの最上層となる配線層１１５上に、配線層１２１を形成する。
図６は、実施の形態１におけるＳＧ配線層の製造方法の工程断面図である。
図６において、配線層１１５上に、ＣＶＤ法によってＳｉＮを例えば膜厚７０ｎｍ堆積することで、エッチングストッパ膜３１０の薄膜を形成する。エッチングストッパ膜３１０の材料としては、例えば、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、或いは、これらの積層膜を用いると好適である。
そして、エッチングストッパ膜３１０上に例えば４００ｎｍの膜厚で絶縁膜３２０を成膜する。ここでは、ＩＭ配線層グループの絶縁膜２２０と同じ材料を用いる。すなわち、ポリメチルシロキサンをＳＯＤ法で塗布する。絶縁膜３２０の材料としては、絶縁膜２２０と同様、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。形成方法もＬＣ配線層やＩＭ配線層の場合と同様である。或いは、さらに、電子線（ＥＢ）照射、紫外線（ＵＶ）照射や熱によるキュアを行なっても好適である。
次に、絶縁膜３２０上にＣＶＤ法によってＳｉＯＣを例えば膜厚５０ｎｍ堆積することで、キャップ絶縁膜３２２を形成する。キャップ絶縁膜３２２として、例えば、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜３２２を形成することで機械的強度が弱いＳｉＯＣの絶縁膜３２０を保護することができる。
続いて、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝（トレンチ）とその下層の孔（ビアホール）をキャップ絶縁膜３２２と絶縁膜３２０、及びエッチングストッパ膜３１０内に形成する。ここでも、実効配線１０用のトレンチやビアホールと共に、ビアリング２０ａ〜２０ｃのダミー配線部２２やビアフェンス２４を形成するための凹部を形成する。トレンチ、ビアホール及びキャップ絶縁膜３２２表面にバリアメタル材料を用いたバリアメタル膜３４０を形成する。すなわち、ＰＶＤ法の１つであるスパッタ法を用いるスパッタリング装置内で例えばＴａ膜の薄膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜３４０を形成する。バリアメタル膜の材料としては、上述したように、Ｔａ、Ｔｉ、Ｎｂ、Ｗ、Ｒｕ、Ｒｈ、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。そして、スパッタ等により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜３４０が形成されたビアホール内壁、トレンチ内壁及び基板２００表面に堆積（形成）させる。そして、このシード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜３６０（銅含有膜の一例）をビアホール内、トレンチ内及び基板２００表面に堆積させる。そして、アニール処理後にかかる状態からトレンチ上に堆積した余分なＣｕ膜３６０とバリアメタル膜３４０とをＣＭＰにより除去してデュアルダマシン配線を形成することで配線層１２１を形成する。例えば、最小配線の配線幅が１４０ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが１４０ｎｍ／１４０ｎｍで配線高さが２８０ｎｍに形成することができる。また、ビア径が１４０ｎｍで高さが２３０ｎｍのビアプラグを形成することができる。
ここで、配線層１２１の主たる絶縁膜３２０は、ＳｉＯＣの代わりに有機絶縁膜、カーボン含有ＳｉＯ２膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、アモルファスカーボン膜（Ｆドープ）を用いても好適である。有機絶縁膜の材料としては、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。これらにより比誘電率ｋが３．４以下の絶縁膜を形成することができる。また、絶縁膜３２０上のキャップ絶縁膜３２２は省略しても構わない。また、カーボン含有ＳｉＯ２膜は、ＳＯＤ法の代わりにＣＶＤ法を用いて形成すると好適である。ＳＯＤ法により形成されるＳｉＯＣを含むこれらの材料は、いずれも比誘電率３．４以下である。また、これらの内の１種類以上を含む積層膜により絶縁膜３２０を形成してもよい。図１では、ｌｏｗ−ｋ膜としているが、比誘電率が３．４以上より大きい絶縁膜を用いても構わない。
そして、配線層１２１上に配線層１２２を形成する。続いて、配線層１２２上に配線層１２３を形成する。配線層１２２〜配線層１２３の形成方法は、配線層１２１と同様である。このようにして、ＳＧ配線層グループの複数（ここでは３層）の配線層１２１，１２２，１２３が積層される。
次に、ＳＧ配線層グループの最上層となる配線層１２３上に配線層１３１を形成する。
図７は、実施の形態１におけるＧＬ配線層の断面の一例を示す概念図である。
まず、配線層１２３上にＣＶＤ法によってＳｉＣを例えば膜厚１００ｎｍ堆積することで、エッチングストッパ膜４１０の薄膜を形成する。エッチングストッパ膜４１０の材料としては、例えば、ＳｉＣＮ、ＳｉＣ、ＳｉＮ、或いは、これらの積層膜を用いると好適である。そして、エッチングストッパ膜４１０上にＣＶＤ法を用いてＳｉＯ２を例えば７００ｎｍの膜厚で堆積させ、絶縁膜４２０を形成する。これにより、ビアプラグ用のｋ＝４．１の主たる絶縁膜４２０を形成することができる。そして、絶縁膜４２０上にＣＶＤ法によってＳｉＮを例えば膜厚１５０ｎｍ堆積することで、エッチングストッパ膜４２２を形成する。エッチングストッパ膜４２２は、材料として、ＳｉＮ以外に、ＳｉＣＮ、ＳｉＣ、或いは、これらの積層膜を用いると好適である。続いて、エッチングストッパ膜４２２上にＣＶＤ法を用いてＳｉＯ２を例えば１０００ｎｍの膜厚で堆積させ、絶縁膜４２４を形成する。これにより、配線用のｋ＝４．１の主たる絶縁膜４２４を形成することができる。
そして、エッチングストッパ膜４１０をエッチングストッパとして開口したビアホール内、及びエッチングストッパ膜４２２をエッチングストッパとして開口したトレンチ内にバリアメタル膜４４０を形成する。バリアメタル膜４４０の材料としては、Ｔａ、Ｔｉ、Ｎｂ、Ｗ、Ｒｕ、Ｒｈ、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。そして、バリアメタル膜４４０が形成されたビアホール内壁、トレンチ内壁にＣｕ膜４６０を堆積させる。この後、アニール処理及びＣＭＰを経てデュアルダマシン配線を形成することで配線層１３１を形成する。配線層１３１では、例えば、最小配線の配線幅が１０００ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが１０００ｎｍ／１０００ｎｍで配線高さが１１００ｎｍに形成することができる。また、ビア径が６００ｎｍで高さが８５０ｎｍのビアプラグを形成することができる。このようにして、ＧＬ配線層グループの配線層１３１が形成される。
次に、ＧＬ配線層グループの配線層１３１上にＳｉＮを例えば７０ｎｍの膜厚で堆積させ、拡散防止膜５２７を形成する。拡散防止膜５２７は、材料として、ＳｉＮ以外に、ＳｉＣＮ、ＳｉＣ、或いは、これらの積層膜を用いると好適である。
次に、電極パッド３０と電極パッド３０のコンタクトプラグが配置されるプラグ層を形成する。まず、拡散防止膜５２７上にＣＶＤ法を用いてＳｉＯ２膜を堆積させ、絶縁膜５２８を形成する。そして、拡散防止膜５２７をエッチングストッパとして開口したコンタクトホール内及び絶縁膜５２８表面にバリアメタル膜３４を形成する。バリアメタル膜３４の材料としては、Ｔａ、Ｔｉ、Ｎｂ、Ｗ、Ｒｕ、Ｒｈ、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。そして、バリアメタル膜３４が形成されたコンタクトホール内壁及び絶縁膜５２８表面にＡｌ膜を堆積させる。そして、リソグラフィー工程とドライエッチング工程でＡｌ材を用いた電極パッド３０を形成する。
続いて、電極パッド３０上及び絶縁膜５２８表面上に、プラズマＣＶＤ法を用いて積層保護膜ＰＦの１層目となるＳｉＮ膜５３１を３８０℃で堆積させる。そして、ＳｉＮ膜５３１上全面に、スパッタ等のＰＶＤ法を用いて、クロム（Ｃｒ）膜を堆積させ、リソグラフィー工程とドライエッチング工程で、図２に示すような実効配線１０の周囲を取り囲むクラックストッパ膜４０（第２の補強材）を形成する。クラックストッパ膜４０は、電極パッド３０を構成する導体やビアリング２０を構成する導体のいずれよりもヤング率が大きい導体の膜パターンで構成される。例えば、電極パッド３０を構成する導体は、Ａｌ膜の部分とバリアメタル膜３４とで構成される。この場合、Ａｌ膜の体積割合にＡｌのヤング率（８０ＧＰａ）を乗じた値とバリアメタル膜３４の体積割合にバリアメタル材のヤング率を乗じた値とを加算した値が電極パッド３０を構成する導体の複合ヤング率となる。クラックストッパ膜４０のヤング率が電極パッド３０の複合ヤング率より大きくなるように形成する。同様に、ビアリング２０を構成する導体は、Ｃｕ膜２６０，３６０とバリアメタル膜２４０，３４０とで構成される。この場合、Ｃｕ膜２６０，３６０の体積割合にＣｕのヤング率（平均１３０ＧＰａ）を乗じた値とバリアメタル膜２４０，３４０の体積割合にバリアメタル材のヤング率を乗じた値とを加算した値がビアリング２０を構成する導体の複合ヤング率となる。
したがって、クラックストッパ膜４０のヤング率がビアリング２０の複合ヤング率より大きくなるように、クラックストッパ膜４０として、ヤング率１５０ＧＰａ以上程度の材料を配設する。例えば、クラックストッパ膜４０の材料として、Ｃｒ、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、Ｎｂ、モリブデン（Ｍｏ）、Ｔａ、Ｔｉ、Ｗ、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。ヤング率１５０ＧＰａ以上の材料を配設することでビアリング２０よりもさらに剛性を上げることができる。クラックストッパ膜４０は、電極パッド３０を構成する主たる材料であるＡｌやビアリング２０を構成する主たる材料であるＣｕとは異なるヤング率の大きい材料で形成されるためより剛性を高めることができる。形成方法は、ＰＶＤに限らずＣＶＤ法を用いても構わない。本実施の形態１では、Ｃｒ（ヤング率２６０ＧＰａ）を用いて、幅１０μｍ、厚さ０．５μｍのクラックストッパ膜４０を形成する。これにより、ダイシング時のチッピングやパッケージ後の信頼性試験時にチップ端から絶縁膜クラックが発生するのを抑制することができる。
そして、クラックストッパ膜４０上及びＳｉＮ膜５３１表面上に、プラズマＣＶＤ法を用いて積層保護膜ＰＦの２層目となるＳｉＯ２膜５３２を形成する。そして、ＳｉＯ２膜５３２上に、プラズマＣＶＤ法を用いて積層保護膜ＰＦの３層目となるＳｉＮ膜５３３を形成する。ＳｉＯ２膜５３２及びＳｉＮ膜５３３でクラックストッパ膜４０を覆うことでクラックストッパ膜４０の腐食を防止することができる。
その後、電気炉を用いて、フォーミングガス中で３７０℃、６０分のシンターを行った。Ａｌの電極パッド３０上のＳｉＮ膜５３１、ＳｉＯ２膜５３２及びＳｉＮ膜５３３を反応性イオンエッチング（ＲＩＥ）により除去して開口部１５０を形成する。そして、ダイシングを行い、チップ１４を切り出すことで図１に示す構造の半導体装置を製造する。
以上のようにして製造したチップ１４を光学顕微鏡を用いてチッピングによる絶縁膜界面剥がれの有無を観察した。クラックストッパ膜４０を形成しない試料では、１部のチップにおいて、配線層１１１の絶縁膜２２０とエッチングストッパ膜２１０との界面、或いは配線層１２１の絶縁膜３２０とエッチングストッパ膜３１０との界面において、ビアリング領域内部にまでおよぶ絶縁膜界面剥がれが観察された。これに対し、クラックストッパ膜４０を形成した試料においては、ビアリング領域に達する絶縁膜界面剥がれは観察されなかった。ダイシング後、絶縁膜界面剥がれが観察されなかったチップを抜き出し、パッケージ基板上にマウントして、Ａｌワイヤボンディングを行い、封止樹脂を用いてパッケージングし、ＴＣＴ試験を行った。試験は−４０℃〜１２５℃までの熱履歴を１０００サイクル繰り返した。その結果、クラックストッパ膜４０を形成した試料においては、ＴＣＴ試験によって絶縁膜剥れなどの不良が発生しなかったのに対し、クラックストッパ膜４０を形成しない試料においては、不良が発生した。
以上説明したように、実施の形態１によれば、ダイシング後にチップ端となる部分と実効配線１０が配設される領域との間のパッシベーション膜中に、実効配線領域１２を囲むようにヤング率１５０ＧＰａ以上の材料を用いてクラックストッパ膜４０を配設した半導体装置は、ダイシング時のチッピングやパッケージ後の信頼性試験時にチップ端からの絶縁膜クラック不良の発生が抑制された。この結果、比誘電率３．４以下の低誘電率膜を層間絶縁膜として用いたＣｕ多層配線構造において、ダイシング後にチップ端となる部分と実効配線１０が配設される領域との間に、実効配線領域１２を囲むようにヤング率１５０ＧＰａ以上の材料を用いてクラックストッパ膜４０を配設することによって、品質、性能、および信頼性が高く、かつ、生産性が高い半導体装置を得ることができる。低誘電率膜においては、比誘電率が下がるほど機械的強度が低下する傾向がある。そのため、実施の形態１におけるクラックストッパ膜４０が、絶縁膜界面剥がれを抑制する効果は、比誘電率２．６以下の低誘電率膜において、より一層大きくなる。
次に、実施の形態１では、上述したクラックストッパ膜４０について、その厚さ、幅を変化させ、絶縁膜界面剥離強度に与える影響を、剥離強度評価方法のひとつであるｍＥＬＴ法を用いて調べた。クラックストッパ膜４０としてＣｒを用い、幅１０μｍで図２に示すように実効配線領域１２を取り囲むように配設した。このとき、クラックストッパ膜４０の厚さを５００ｎｍ、１μｍ、１．５μｍと変化させた試料を作成した。リファレンスとして、クラックストッパ膜４０の無い構造も同時に作成した。作成したウエハ上に、ｍＥＬＴ試験のためのエポキシ樹脂を厚さ１５０μｍ形成し、ダイシングライン上で切り出し、ｍＥＬＴ試験用切片を作成した。
図８は、実施の形態１におけるクラックストッパ膜の厚さを変化させてｍＥＬＴ試験を行った結果を示す図である。
ここでは、作成した切片を用いてｍＥＬＴ試験を行った。リファレンスのクラックストッパ膜４０の無い構造を１としたときの各試料の界面剥離強度をグラフにした。クラックストッパ膜４０を配設した試料は、いずれもクラックストッパ膜４０の無い構造よりも界面剥離強度が高く、クラックストッパ膜４０の厚さが厚いほど剥離強度は高くなることがわかる。
次に、クラックストッパ膜４０としてＣｒを用い、厚さ５００ｎｍで図２に示すように実効配線領域１２を取り囲むように配設し、クラックストッパ膜４０の幅を３μｍ、６μｍ、１０μｍ、１５μｍと変化させた試料を作成した。作成したウエハー上に、ｍＥＬＴ試験のためのエポキシ樹脂を厚さ１５０μｍ形成し、ダイシングライン上で切り出し、ｍＥＬＴ試験用切片を作成した。
図９は、実施の形態１におけるクラックストッパ膜の幅を変化させてｍＥＬＴ試験を行った結果を示す図である。
作成した切片を用いてｍＥＬＴ試験を行った。リファレンスのクラックストッパ膜４０の無い構造を１としたときの各試料の界面剥離強度をグラフにした。クラックストッパ膜４０を配設した試料は、いずれもクラックストッパ膜４０の無い構造よりも界面剥離強度が高いことがわかる。クラックストッパ膜４０の幅が増加するに伴い剥離強度は高くなるが、クラックストッパ膜４０の幅が１０μｍ以上では剥離強度はほぼ飽和する。
以上説明したように、実施の形態１におけるクラックストッパ膜４０を配設した半導体装置は、界面剥離強度が、クラックストッパ膜４０が無い構造に比べて高くなることがわかる。また、クラックストッパ膜４０の厚さが厚いほど、また幅が大きいほど、その効果は大きいことがわかる。
実施の形態２．
実施の形態１では、図２に示したように、クラックストッパ膜４０が実効配線領域１２を連続的に取り囲む例を示したがこれに限るものではない。
図１０は、実施の形態２におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。
図１０に示すように、クラックストッパ膜４２は、チップ１４の端と実効配線１０が形成される実効配線領域１２との間の領域に配置され、実効配線領域１２の周囲を取り囲むように配置される。但し、実施の形態２では、実効配線領域１２の周囲を断続的（不連続）に取り囲むように配置される。クラックストッパ膜４０が図１０に示すクラックストッパ膜４２に代わった点以外は、実施の形態１と同様である。以上のようにクラックストッパ膜４２が不連続に形成されていた場合であってもダイシング時のチッピングやパッケージ後の信頼性試験時にチップ端から絶縁膜クラックが発生するのを抑制することができる。
実施の形態３．
実施の形態２では、図１０に示したように、クラックストッパ膜４２が実効配線領域１２を不連続的に４辺全て取り囲む例を示したがこれに限るものではない。
図１１は、実施の形態３におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。
図１１に示すように、クラックストッパ膜４４は、チップ１４の端と実効配線１０が形成される実効配線領域１２との間の領域に配置され、実効配線領域１２の周囲を取り囲むように配置される。但し、実施の形態３では、クラックストッパ膜４４ａ〜４４ｄがチップ１４領域の４隅付近に形成されるように配置される。クラックストッパ膜４０が図１１に示すクラックストッパ膜４４に代わった点以外は、実施の形態１と同様である。以上のようにクラックストッパ膜４４がダイシング時およびパッケージング後に最も負荷がかかるチップ１４の４角のみに配置されても効果が得られる。
上述した各実施の形態で説明したように、クラックストッパ膜は、少なくともチップの４隅付近に形成され、実効配線領域を連続と不連続とのいずれかに取り囲むように形成されれば効果を得ることができる。
実施の形態４．
実施の形態４では、実施の形態１の構成に対し、さらに、ビアリング２０とチップ端との間にレーザーグルーブを設ける構成について説明する。
図１２は、実施の形態４における半導体装置の断面の一例を示す概念図である。
実施の形態４では、クラックストッパ膜４０とチップ領域端との間の領域における多層配線構造内に、実効配線領域１２を取り囲むように基板２００まで続くレーザーグルーブとなる開口部１５２を形成する。開口部１５２を設けることでダイシング時のチッピングをさらに抑制することができる。開口部１５２は、レーザー照射により形成すればよい。このように、ビアリング２０とチップ端との間にレーザーグルーブを設ける場合には、図１２に示すようにレーザーグルーブ領域と実効配線領域１２との間にクラックストッパ膜４０を配置すればよい。開口部１５２を設けた点以外の構成は、実施の形態１と同様である。または、実施の形態２或いは実施の形態３と組み合わせてもよいし、開口部をチップの４辺で不連続に、或いはチップの４隅付近に設けても構わない。
実施の形態５．
上述した各実施の形態では、ビアリング２０がＬＣ配線層からＳＧ配線層までのｌｏｗ−ｋ膜を層間絶縁膜に持つ配線層にだけ形成されていたが、これに限るものではない。
図１３は、実施の形態５における半導体装置の断面の一例を示す概念図である。
図１３では、ビアリング２１ａ〜２１ｄのうち、ビアリング２１ａ，２１ｂが電極パッド３２までつながっている場合を示している。ビアリング２１ａ，２１ｂは、ＧＬ配線層１３１に延び、その上方に形成された電極パッド３２と接続されている。その際、電極パッド３２とビアリング２１ａ，２１ｂとをつなぐＡｌプラグの側壁及び底面にはバリアメタル膜３６が形成されている。
このように、実効配線領域１２の周囲に電極パッド３２と電極パッド３２までビアリング２１ａ，２１ｂを形成しても構わない。また、上述した各実施の形態では、クラックストッパ膜４０の配置位置が、ビアリング２０が配置される領域と上方から見た場合に重なっている例を示したがこれに限るものではない。図１３に示すように、ビアリング２０が配置される領域とチップ端との間の領域であってもよい。或いは逆に、実効配線領域１２とビアリング２０が配置される領域との間の領域にクラックストッパ膜４０が配置されてもよい。その他の構成は、上述した実施の形態１と同様である。または、実施の形態２或いは実施の形態３と組み合わせても構わない。さらに、実施の形態４と組み合わせても構わない。
実施の形態６．
上述した各実施の形態では、クラックストッパ膜４０が積層保護膜ＰＦの積層構造中に挟持されて配置されていたがこれに限るものではない。
図１４は、実施の形態６における半導体装置の断面の一例を示す概念図である。
図１４に示すように、クラックストッパ膜４０がＳｉＮ膜５３３上に配置されても構わない。かかる場合でも同様の効果を得ることができる。その他の構成は、上述した実施の形態１と同様である。または、実施の形態２〜５のいずれか或いは複数の形態と組み合わせても構わない。
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。或いは、配線層の材料として、Ｃｕ以外に、Ａｌ或いはＡｌ合金を用いた場合であっても同様の効果を発揮することができる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ビアリングとチップ端の間の領域に、上述した実効配線の作成方法と同様の方法を用いてダミー配線を形成してもよい。
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
実施の形態１における半導体装置の断面の一例を示す概念図である。 実施の形態１におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。 実施の形態１におけるビアリングの一例を示す概念図である。 実施の形態１におけるＬＣ配線層の断面の一例を示す概念図である。 実施の形態１におけるＩＭ配線層の断面の一例を示す概念図である。 実施の形態１におけるＳＧ配線層の製造方法の工程断面図である。 実施の形態１におけるＧＬ配線層の断面の一例を示す概念図である。 実施の形態１におけるクラックストッパ膜の厚さを変化させてｍＥＬＴ試験を行った結果を示す図である。 実施の形態１におけるクラックストッパ膜の幅を変化させてｍＥＬＴ試験を行った結果を示す図である。 実施の形態２におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。 実施の形態３におけるクラックストッパ膜の配置位置を説明するための半導体装置を上方から見た概念図である。 実施の形態４における半導体装置の断面の一例を示す概念図である。 実施の形態５における半導体装置の断面の一例を示す概念図である。 実施の形態６における半導体装置の断面の一例を示す概念図である。
符号の説明
１０ 実効配線
１２ 実効配線領域
２０，２１ ビアリング
３０ 電極パッド
４０，４２，４４ クラックストッパ膜
１００，１１１，１１２，１１３，１１４，１１５ 配線層
１２１，１２２，１２３，１３１ 配線層
２００ 基板
３４，３６，２４０，３４０，４４０ バリアメタル膜
２６０，３６０，４６０ Ｃｕ膜

Claims (5)

  1. 基体上に多層配線構造で形成され、最上層に電極パッドを有する実効配線と、
    前記多層配線構造内で、前記実効配線の周囲を取り囲むように形成された第１の補強材と、
    前記多層配線構造の最終表面を保護する保護膜と、
    前記保護膜と接する位置であって前記実効配線が形成される領域とチップ領域端との間に形成された、前記電極パッドを構成する導体と前記第１の補強材を構成する導体とのいずれよりもヤング率が大きい膜パターンで構成される第２の補強材と、
    を備えたことを特徴とする半導体装置。
  2. 前記第２の補強材は、少なくとも前記チップ領域の４隅付近に形成されたことを特徴とする請求項１記載の半導体装置。
  3. 前記第２の補強材は、前記実効配線が形成される領域を連続と不連続とのいずれかに取り囲むように形成されたことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第２の補強材と前記チップ領域端との間の領域における前記多層配線構造内に、前記基体まで続く開口部が形成されたことを特徴とする請求項１〜３いずれか記載の半導体装置。
  5. 前記保護膜は、複数の層が積層された積層構造を有し、前記第２の補強材は、前記積層構造中に挟持されて配置されていることを特徴とする請求項１〜４いずれか記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924089A (zh) * 2009-06-16 2010-12-22 瑞萨电子株式会社 半导体器件
CN102024782A (zh) * 2010-10-12 2011-04-20 北京大学 三维垂直互联结构及其制作方法
JP2011233746A (ja) * 2010-04-28 2011-11-17 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013232525A (ja) * 2012-04-27 2013-11-14 Canon Inc 半導体装置および半導体装置の製造方法
US8970007B2 (en) 2012-01-17 2015-03-03 Fujitsu Semiconductor Limited Semiconductor device and process for producing semiconductor device
JP2019067978A (ja) * 2017-10-03 2019-04-25 トヨタ自動車株式会社 半導体装置
JP2023100787A (ja) * 2018-12-04 2023-07-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090046627A (ko) * 2007-11-06 2009-05-11 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR20110056005A (ko) * 2009-11-20 2011-05-26 삼성전자주식회사 반도체 장치의 배선 구조체
US8703602B2 (en) * 2010-12-02 2014-04-22 Qualcomm Incorporated Selective seed layer treatment for feature plating
KR101952988B1 (ko) * 2012-07-19 2019-02-27 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
FR2996354A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
KR102341726B1 (ko) * 2015-02-06 2021-12-23 삼성전자주식회사 반도체 소자
DE102015203393A1 (de) * 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem
US9924026B2 (en) * 2015-06-24 2018-03-20 Airwatch Llc Managing classroom attendance and student device usage
KR102599050B1 (ko) 2018-08-20 2023-11-06 삼성전자주식회사 반도체 칩의 제조 방법
KR20210020683A (ko) * 2019-08-16 2021-02-24 삼성전자주식회사 반도체 기판 및 이의 절단 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59163841A (ja) * 1983-03-08 1984-09-14 Toshiba Corp 樹脂封止型半導体装置
JPS6018934A (ja) * 1983-07-13 1985-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPS61269333A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
JP2005217411A (ja) * 2004-01-30 2005-08-11 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法および集積回路
JP2006318988A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921034A (ja) * 1982-07-27 1984-02-02 Toshiba Corp 半導体装置
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN1261998C (zh) 2002-09-03 2006-06-28 株式会社东芝 半导体器件
JP2004296905A (ja) 2003-03-27 2004-10-21 Toshiba Corp 半導体装置
US7049701B2 (en) 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP2005142553A (ja) 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
JP4619705B2 (ja) 2004-01-15 2011-01-26 株式会社東芝 半導体装置
JP4550678B2 (ja) 2005-07-07 2010-09-22 株式会社東芝 半導体装置
JP2007213269A (ja) 2006-02-08 2007-08-23 Toshiba Corp 応力解析方法、配線構造設計方法、プログラム及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59163841A (ja) * 1983-03-08 1984-09-14 Toshiba Corp 樹脂封止型半導体装置
JPS6018934A (ja) * 1983-07-13 1985-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPS61269333A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置
JP2005217411A (ja) * 2004-01-30 2005-08-11 Chartered Semiconductor Mfg Ltd 集積回路を製造する方法および集積回路
JP2006318988A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924089A (zh) * 2009-06-16 2010-12-22 瑞萨电子株式会社 半导体器件
JP2011233746A (ja) * 2010-04-28 2011-11-17 Renesas Electronics Corp 半導体装置およびその製造方法
CN102024782A (zh) * 2010-10-12 2011-04-20 北京大学 三维垂直互联结构及其制作方法
CN102024782B (zh) * 2010-10-12 2012-07-25 北京大学 三维垂直互联结构及其制作方法
US8970007B2 (en) 2012-01-17 2015-03-03 Fujitsu Semiconductor Limited Semiconductor device and process for producing semiconductor device
US9240386B2 (en) 2012-01-17 2016-01-19 Fujitsu Semiconductor Limited Semiconductor device and process for producing semiconductor device
JP2013232525A (ja) * 2012-04-27 2013-11-14 Canon Inc 半導体装置および半導体装置の製造方法
JP2019067978A (ja) * 2017-10-03 2019-04-25 トヨタ自動車株式会社 半導体装置
JP7043773B2 (ja) 2017-10-03 2022-03-30 株式会社デンソー 半導体装置
JP2023100787A (ja) * 2018-12-04 2023-07-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
JP7472366B2 (ja) 2018-12-04 2024-04-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
US12354976B2 (en) 2018-12-04 2025-07-08 Sony Semiconductor Solutions Corporation Semiconductor device and electronic device

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US20090014882A1 (en) 2009-01-15
US7579696B2 (en) 2009-08-25
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TWI360845B (en) 2012-03-21

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