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JP2008311585A - 配線構造及び半導体装置、並びにそれらの製造方法 - Google Patents

配線構造及び半導体装置、並びにそれらの製造方法 Download PDF

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Abstract

【課題】配線間隔の狭い回路において配線容量を低減させた配線構造及び半導体装置、並びにそれらの製造方法を提供することを目的とする。
【解決手段】導電性の配線層８を形成する工程と、配線層８に配線パターンを形成する工程と、前記配線パターンの配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ間に絶縁性の配線層間膜１１を形成する工程と、配線層間膜１１の厚さ方向に、縦穴状の微細孔１４を複数形成する工程を有することを特徴とする。また、微細孔１４は、ナノ粒子１２またはナノ粒子１２を含有する材料からなるマスクを用いて、エッチングすることにより形成することができる。
【選択図】図７

Description

本発明は、半導体装置技術に関し、特に配線間隔の狭い回路において配線容量を低減させた配線構造及び半導体装置、並びにそれらの製造方法に関する。
半導体装置の高集積化に伴い、集積回路における配線構造の微細化が進んでいる。そのため、配線構造の配線間隔が非常に狭くなるとともに、近隣の配線間同士でリーク電流が流れやすくなり配線容量が大きくなる。
配線容量を低減させるには、配線層間絶縁膜の誘電率を低減させる方法がある。一般に、配線層間絶縁膜にエアギャップを有するエアギャップ構造や、配線と接続孔（ビア）を導通形成したダマシン構造や、シリコン中にカーボンやフッ素をドープした膜を用いる方法などがある。
例えば、特許文献１には、半導体基板上にナノクリスタルからなる半導体多孔質微結晶層を形成したダイオード構成のメモリ素子が記載されている。
また、特許文献２及び特許文献３には、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ形シリコン基板上の複数の凹部に、ナノメータサイズの微粒子からなる微結晶層を堆積する方法が記載されている。
特開２０００−３４９３２９号公報 特開２００３−４５３２５号公報 特開２００４−３１９５２３号公報
しかしながら、従来のエアギャップ構造におけるエアギャップは一般に球形の微細孔であり、その効果は配線スペースが最小の部分に限られていた。広いスペースの部分での比誘電率は、酸化膜を用いた場合では３．９〜４．２となり、従来と変わらない。
更に、ビアを形成する時に、下層配線層との目外れでビアがエアギャップに接した場合にエアギャップ中にビアのメタルが充填されて隣接ビアとのショートに陥る。これらの回避のために、配線とビアとの合わせマージンを設ける必要があり、配線ピッチが大きくなる問題がある。
また、エアギャップを形成する方法に、フォトリソグラフィ工程を追加する方法があるが、コストが上昇する問題がある。
一方、ダマシン構造では、微細孔を有する低誘電率膜を形成後にビアもしくは配線の溝構造を加工するために、加工プロセス中に用いられた水分が低誘電率膜中へ吸湿される問題があった。
また、シリコン中にカーボンやフッ素をドープした膜を用いた場合、膜の加工強度が弱くなることや、プロセス中のダメージを受けてウェットエッチレートが低下することや、膜中に水分を取り込んでしまい誘電率が上がるなどの問題があった。
本発明は、上記事情に鑑みてなされたものであり、製造工程におけるダメージや影響を受けずに、配線層間膜全体の誘電率を低減することで、配線間隔の狭い回路において配線容量を低減させた配線構造及び半導体装置、並びにそれらの製造方法を提供することを目的とする。
上記課題を解決するため、本発明の配線構造は、導電性の配線パターンを有する配線層と、前記配線パターンの配線間に絶縁性の配線層間膜を備え、前記配線層間膜の厚さ方向に、縦穴状の微細孔が複数存在することを特徴とする。
また、本発明の配線構造においては、前記微細孔は、その直径がその深さよりも小さいことが好ましい。
また、本発明の配線構造においては、前記配線層間膜は、比誘電率が２．８〜４．１の範囲の低誘電率膜からなり、前記微細孔の内部は比誘電率が１であることが好ましい。
本発明の半導体装置は、上記のいずれかの配線構造を、半導体基板上に備えたことを特徴とする。
本発明の配線構造の製造方法は、導電性の配線層を形成する工程と、前記配線層に配線パターンを形成する工程と、前記配線パターンの配線間に絶縁性の配線層間膜を形成する工程と、前記配線層間膜の厚さ方向に、縦穴状の微細孔を複数形成する工程を有する配線構造の製造方法であって、前記微細孔は、ナノ粒子またはナノ粒子を含有する材料からなるマスクを用いてエッチングすることにより形成することを特徴とする。
また、本発明の配線構造の製造方法においては、前記微細孔は、その直径をその深さよりも小さく形成することが好ましい。
本発明の半導体装置の製造方法は、上記のいずれかの配線構造の製造方法を用いて、半導体基板上に配線構造を形成することを特徴とする。
本発明の配線構造によれば、導電性の配線パターンを有する配線層と、前記配線パターンの配線間に絶縁性の配線層間膜を備え、前記配線層間膜の厚さ方向に、縦穴状の微細孔が複数存在することで、何も満たされていない微細孔部の比誘電率は１であるので、絶縁膜の比誘電率より低い比誘電率の部分が挿入されているため、全体としての配線間の比誘電率が低減する。そのため、隣接する配線間の容量が低減され、信号の遅延が抑えられる。
また、前記微細孔は、その直径がその深さよりも小さいことで、隣接ビアとのショートの危険性が無く、レイアウトの制約が無いため配線の設計が容易である。
また、前記配線層間膜は、比誘電率が２．８〜４．１の範囲の低誘電率膜からなり、前記微細孔の内部は比誘電率が１であることで、本来の膜が有する比誘電率よりもさらに低い誘電率の層間容量が実現できる。
本発明の半導体装置は、上記のいずれかに記載の配線構造を、半導体基板上に備えたことで、配線層間膜の比誘電率が低減し、隣接する配線間の容量が低減され、信号の遅延が抑えられるため、デバイスの高速化が実現できる。
本発明の配線構造の製造方法は、導電性の配線層を形成する工程と、前記配線層に配線パターンを形成する工程と、前記配線パターンの配線間に絶縁性の配線層間膜を形成する工程と、前記配線層間膜の厚さ方向に、縦穴状の微細孔を複数形成する工程を有する配線構造の製造方法であって、前記微細孔は、ナノ粒子またはナノ粒子を含有する材料からなるマスクを用いてエッチングすることにより形成することにより、何も満たされていない微細孔部の比誘電率は１であるので、絶縁膜の比誘電率より低い比誘電率の部分を挿入することができ、全体としての配線間の比誘電率を低減することができる。そのため、隣接する配線間の容量を低減でき、信号の遅延を抑えることができる。
また、前記微細孔は、ナノ粒子またはナノ粒子を含有する材料からなるマスクを用いて、エッチングすることにより形成することで、フォトトマスクプロセスを追加することなく微細孔を形成できるため、コストの上昇を抑えたまま、デバイスの特性向上効果が得られる。
また、前記微細孔は、その直径をその深さよりも小さく形成することで、隣接ビアとのショートの危険性が無く、レイアウトの制約が無いため配線の設計が容易になる。
本発明の半導体装置の製造方法によれば、上記のいずれかに記載の配線構造の製造方法を用いて、半導体基板上に配線構造を形成することで、配線層間膜の比誘電率を低減でき、配線容量が低減して信号の遅延を抑えることができるため、デバイスの高速化が実現できる。
以下、本発明の実施の形態である配線構造及び半導体装置、並びにそれらの製造方法について図面を参照して説明する。尚、以下の説明において参照する図は、本発明の実施形態を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の配線構造及び半導体装置、並びにそれらの製造方法における各部の寸法関係とは異なる場合がある。
「第１実施形態」
本発明の第１実施形態である配線構造及び半導体装置、並びにそれらの製造方法について、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用した場合にとって図１〜図９を用いて説明する。
図１に示すように、ＤＲＡＭにおいて、スタック型のメモリセル製造工程を終了した後、基板１にキャパシタプレート電極上の絶縁膜２としてシリコン酸化膜を堆積した上に、Ｔｉ膜３を例えば２０ｎｍ堆積し、第１のＴｉＮ膜４を例えば３０ｎｍ堆積し、アルミニウムからなる導電膜５を例えば２７０ｎｍ堆積し、第２のＴｉＮ膜６を例えば５０ｎｍ堆積し、シリコン窒化膜７を例えば５０ｎｍ堆積し、配線層８を形成する。
なお、導電膜５は導電性であれば良く、アルミニウムの他に銅などの導電性金属材料を用いることもできる。
次に、図２に示すように、通常のリソグラフィ工程により、シリコン窒化膜７の上にレジスト層を堆積し、露光現像処理を行なうことによりパターニングして、レジストパターン９を形成する。
続いて、図３に示すように、レジストパターン９をマスクとして、シリコン窒化膜７と第２のＴｉＮ膜６とアルミニウム膜５と第１のＴｉＮ膜４とＴｉ膜３からなる配線層８をエッチングして、配線パターン１０の配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを形成した後、レジストパターン９を除去する。
次に、図４に示すように、例えばＳＯＤ（Ｓｐｉｎ ｏｎ Ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いてシリコン酸化膜を堆積し、配線層間膜１１を形成する。
続いて、図５に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜７上面まで配線層間膜１１を研磨して除去し、表面を平坦化する。
次に、図６に示すように、塗布型層間絶縁膜材料（ＳＯＧ：Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）に、例えば直径３０ｎｍのシリコンナノクリスタルからなるナノ粒子１２を０．０１〜５０％混合した材料を、ＳＯＤ法により基板１の平坦化した表面に塗布して塗布膜１３を形成する。
塗布型層間絶縁膜材料は、２．８〜４．１からなる低誘電率膜を形成できる材料であることが好ましく、配線層間膜１１全体の比誘電率を２．８〜４．１の範囲で更に低減することができる。
ナノ粒子１２はシリコンナノクリスタルに限定されず、ＣｄＳｅやＺｎＳもしくはＰｂＳｅなどのナノクリスタルパーティクルやカーボンナノボールでも良い。
また、ナノ粒子１２の直径は４〜３０ｎｍの範囲が好ましく、塗布膜１３におけるナノ粒子１２の密度は１５〜２６個／ｃｍ２の範囲が好ましい。この範囲のナノ粒子１２を先の密度で用いることにより、次に説明する方法で、図７に示すように、その直径Ａがその深さＢよりも小さい縦穴状の微細孔１４を配線１０間に形成することができる。
続いて、図７に示すように、ナノ粒子１２をマスクとして配線層間膜１１を異方的にエッチングして、配線層８の厚さ方向に縦穴状の複数の微細孔１４を配線１０間に形成する。
この微細孔１４の直径Ａは、パターン１３ａの幅すなわちナノ粒子１２が配置されていた間隔にほぼ等しいため、縦方向の深さＢすなわち配線層８の厚さよりも充分に小さくＡ＜Ｂの関係が成り立っている。微細孔１４の直径Ａは、例えば４ｎｍ≦Ａ≦３０ｎｍの範囲とし、深さＢは、例えば４２０ｎｍ≦Ｂ≦５００ｎｍの範囲とすればよい。
これにより、膜を多種類積層して上下の層の導電膜を接続するビア（図示せず）を複数形成した場合であっても、隣接ビアとのショートの危険性が無く、レイアウトの制約が無いため配線１０の設計が容易になる。
次に、図８に示すように、表面のナノ粒子１２をドライエッチングにより除去する。
更に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、図９に示す如く、シリコン酸化膜１５を基板１表面に堆積する。
このとき、ＣＶＤ法を用いて形成したシリコン酸化膜１５はアスペクト比２程度のカバレジ特性を有するために、微細孔１４の上部に主に堆積され、微細孔１４の内部に積層される割合は少ないので微細孔１４の空洞が保たれる。
ここで、配線層間膜１１において、空洞部分である微細孔１４の比誘電率は内部に空気があるため１であり、非空洞部分の比誘電率はシリコン酸化膜の比誘電率３．９〜４．１であるため、微細孔１４の密度を大きくすることで配線層間膜１１全体の比誘電率を低減することができる。
微細孔１４の密度は、エッチングの際にマスクとして用いたナノ粒子１２の間隔密度んに比例するため、塗布膜１３におけるナノ粒子１２の密度、すなわち塗布型層間絶縁膜材料中のナノ粒子１２の濃度を調整することによって、配線層間膜１１の誘電率を調整することが可能である。
以上説明したように、導電性の配線層８を形成する工程と、配線層８に配線パターン１０を形成する工程と、配線パターン１０の配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ間に絶縁性の配線層間膜１１を形成する工程と、配線層間膜１１の厚さ方向に縦穴状の微細孔１４を複数形成する工程を有することで、元の絶縁膜の比誘電率より低い比誘電率の部分を挿入することができ、全体としての配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ間の比誘電率を低減することができる。そのため、隣接する配線１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ間の容量を低減でき、信号の遅延を抑えることができる。
また、このような配線構造の製造方法を用いて、半導体装置の基板１上に配線構造を形成することで、配線層間膜１１の比誘電率を低減でき、配線容量が低減して信号の遅延を抑えることができるため、デバイスの高速化が実現できる。
「第２実施形態」
本発明の第２実施形態である配線構造及び半導体装置、並びにそれらの製造方法について、図１０〜図１５を用いて説明する。配線層間膜を形成するまでの工程は、第１実施形態と同様である。
図１０に示すように、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、スタック型のメモリセル製造工程を終了した後、基板１０１にキャパシタプレート電極上の絶縁膜１０２、Ｔｉ膜１０３、第１のＴｉＮ膜１０４、アルミニウムからなる導電膜１０５、第２のＴｉＮ膜１０６、シリコン窒化膜１０７を順に堆積した配線層１０８をエッチングして配線パターン１１０の配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄを形成し、配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ間に配線層間膜１１１を形成し高さを揃える。
なお、導電膜１０５は導電性であれば良く、アルミニウムの他に銅などの金属を用いることもできる。
その後、基板１０１全面にタングステンを、例えば５０ｎｍ堆積してタングステン層Ｗを形成し、塗布型層間絶縁膜材料（ＳＯＧ）に、例えば直径３０ｎｍのシリコンナノクリスタルからなるナノ粒子１１２を混合した材料を、ＳＯＤ法によりタングステン層Ｗの上に塗布して塗布膜１１３を形成する。
塗布型層間絶縁膜材料は、２．８〜４．１からなる低誘電率膜を形成できる材料であることが好ましく、この範囲において配線層間膜１１１全体の比誘電率を２．８〜４．１の範囲で更に低減することができる。
ナノ粒子１１２はシリコンナノクリスタルに限定されず、ＣｄＳｅやＺｎＳもしくはＰｂＳｅなどのナノクリスタルパーティクルやカーボンナノボールでも良い。
また、ナノ粒子１１２の直径は４〜３０ｎｍの範囲が好ましく、塗布膜１１３におけるナノ粒子１１２の密度は１５〜２６個／ｃｍ２の範囲が好ましい。この範囲において、次に説明する図１１に示すように、その直径Ａ１がその深さＢ１よりも小さい縦穴状の微細孔１１４を配線１１０間に形成することができる。
次に、図１１に示すように、表面のナノ粒子１１２をドライエッチングにより除去し、塗布膜１１３にパターン１１３ａを形成する。
続いて、図１２に示すように、パターン１１３ａをマスクとして、タングステン膜Ｗを異方的にエッチングする。
更に、図１３に示すように、パターン１１３ａとタングステン膜Ｗをマスクとして、シリコン酸化膜１１１を異方的にエッチングする。これにより、配線層１０８の厚さ方向に縦穴状の複数の微細孔１１４を配線パターン１１０の配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ間に形成することができる。
この微細孔１１４の直径Ａ１は、ナノ粒子１１２の直径に比例するため、縦方向の高さＢ１（＝配線層１０８の厚さ）よりも充分に小さく、Ａ１＜Ｂ１の関係が成り立っている。微細孔１１４の直径Ａ１は、例えば４ｎｍ≦Ａ１≦３０ｎｍの範囲とし、深さＢ１は、例えば４２０ｎｍ≦Ｂ≦５００ｎｍの範囲とすればよい。
これにより、隣接ビア（図示せず）とのショートの危険性が無く、レイアウトの制約が無いため配線パターン１１０の設計が容易になる。
次に、図１４に示すように、表面のタングステンＷをドライエッチングにより除去する。
続いて、図１５に示すように、ＣＶＤ法を用いてシリコン酸化膜１１５を基板１０１表面に堆積する。このとき、ＣＶＤ法を用いたシリコン酸化膜１１５はアスペクト比２程度のカバレジ特性を有するために、微細孔１１４の上部に主に堆積され、微細孔１１４の空洞が保たれる。
ここで、配線層間膜１１１において、空洞部分である微細孔１１４の比誘電率は１であり、非空洞部分の比誘電率はシリコン酸化膜の比誘電率３．９〜４．１であるため、微細孔１１４の密度を大きくすることで配線層間膜１１１全体の比誘電率を低減することができる。
微細孔１１４の密度は、エッチングの際にマスクとして用いたナノ粒子１１２の密度であるため、塗布膜１１３におけるナノ粒子１１２の密度、すなわち塗布型層間絶縁膜材料中のナノ粒子１１２の濃度を調整することによって、配線層間膜１１１の誘電率を調整することが可能である。
以上説明したように、導電性の配線層１１８を形成する工程と、配線層１１８に配線パターンを形成する工程と、配線パターン１１０の配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ間に絶縁性の配線層間膜１１１を形成する工程と、配線層間膜１１１の厚さ方向に縦穴状の微細孔１１４を複数形成する工程を有することで、元の絶縁膜の比誘電率より低い比誘電率の部分が挿入することができ、全体としての配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ間の比誘電率を低減することができる。そのため、隣接する配線１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ間の容量を低減でき、信号の遅延を抑えることができる。
また、このような配線構造の製造方法を用いて、半導体装置の基板１０１上に配線構造を形成することで、配線層間膜１１１の比誘電率を低減でき、配線容量が低減して信号の遅延を抑えることができるため、デバイスの高速化が実現できる。
「第３実施形態」
本発明の第３実施形態である配線構造及び半導体装置、並びにそれらの製造方法について、図１６〜図１９を用いて説明する。配線層間膜を形成するまでの工程は、第１実施形態と同様である。
図１６に示すように、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、スタック型のメモリセル製造工程を終了した後、基板２０１にキャパシタプレート電極上の絶縁膜２０２、Ｔｉ膜２０３、第１のＴｉＮ膜２０４、アルミニウムからなる導電膜２０５、第２のＴｉＮ膜２０６、シリコン窒化膜２０７を順に堆積した配線層２０８をエッチングして配線パターン２１０の配線２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄを形成し、配線２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ間に配線層間膜２１１を形成し高さを揃える。
なお、導電膜２０５は導電性であれば良く、アルミニウムの他に銅などの金属を用いることもできる。
続いて、ナノ粒子２１２を基板２０１上に堆積する。
ナノ粒子２１２の堆積方法は、例えばＶＨＦプラズマ中にシランと水素ガスを原料として、約１ｍＴｏｒｒ中に基板２０１を配置しておくことにより、３０ｎｍの直径を有するシリコンナノクリスタルからなるナノ粒子２１２を堆積することが出来る。
このとき、基板２０１表面に堆積させるナノ粒子２１２は、シリコンナノクリスタルに限定されず、ＣｄＳｅやＺｎＳもしくはＰｂＳｅなどのナノクリスタルパーティクルやカーボンナノボールでも良い。
また、ナノ粒子２１２の直径は４〜３０ｎｍの範囲が好ましく、塗布膜１３におけるナノ粒子２１２の密度は１５〜２６個／ｃｍ２の範囲が好ましい。この範囲において、次に説明する図１７に示すように、その直径Ａ２がその深さＢ２よりも小さい縦穴状の微細孔２１４を配線２１０間に形成することができる。
次に、図１７に示すように、ナノ粒子２１２をマスクとしてシリコン酸化膜２１１を異方的にエッチングし、配線層２０８の厚さ方向に縦穴状な複数の微細孔２１４を配線２１０間に形成する。
この微細孔２１４の直径Ａ２は、ナノ粒子２１２の間隔に等しいため、縦方向の深さＢ２すなわち配線層２０８の厚さよりも充分に小さくＡ２＜Ｂ２の関係が成り立っている。微細孔２１４の直径Ａ２は、例えば４ｎｍ≦Ａ２≦３０ｎｍの範囲とし、深さＢ２は、例えば４２０ｎｍ≦Ｂ２≦５００ｎｍの範囲とすればよい。
これにより、隣接ビア（図示せず）とのショートの危険性が無く、レイアウトの制約が無いため配線２１０の設計が容易になる。
次に、図１８に示すように、表面のナノ粒子２１２をドライエッチングにより除去し、図１９に示すように、ＣＶＤ法を用いてシリコン酸化膜２１５を基板２０１表面に堆積する。
このとき、ＣＶＤ法を用いたシリコン酸化膜２１５はアスペクト比２程度のカバレジ特性を有するために、微細孔２１４の上部に主に堆積され、微細孔２１４の空洞が保たれる。空洞部分の比誘電率は１である。
ここで、配線層間膜２１１において、空洞部分である微細孔２１４の比誘電率は１であり、非空洞部分の比誘電率はシリコン酸化膜の比誘電率３．９〜４．１であるため、微細孔２１４の密度を大きくすることで配線層間膜２１１全体の比誘電率を低減することができる。
微細孔２１４の密度は、エッチングの際にマスクとして用いたナノ粒子２１２の間隔密度であるため、塗布膜２１３におけるナノ粒子２１２の密度、すなわち塗布型層間絶縁膜材料中のナノ粒子２１２の濃度を調整することによって、配線層間膜２１１の誘電率を調整することが可能である。
以上説明したように、導電性の配線層２１８を形成する工程と、配線層２１８に配線パターン２１０を形成する工程と、配線パターン２１０の配線２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ間に絶縁性の配線層間膜２１１を形成する工程と、配線層間膜２１１の厚さ方向に縦穴状の微細孔２１４を複数形成する工程を有することで、元の絶縁膜の比誘電率より低い比誘電率の部分が挿入することができ、全体としての配線２１０間の比誘電率を低減することができる。そのため、隣接する配線２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ間の容量を低減でき、信号の遅延を抑えることができる。
また、このような配線構造の製造方法を用いて、半導体装置の基板２０１上に配線構造を形成することで、配線層間膜２１１の比誘電率を低減でき、配線容量が低減して信号の遅延を抑えることができるため、デバイスの高速化が実現できる。
本発明の活用例として、ＤＲＡＭなどの半導体装置や、半導体メモリ素子などの配線構造に用いることができる。
図１は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、配線層を形成した状態を示す断面模式図である。 図２は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、レジストパターンを形成した状態を示す断面模式図である。 図３は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、配線パターンを形成した状態を示す断面模式図である。 図４は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、シリコン酸化膜を堆積した状態を示す断面模式図である。 図５は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、シリコン酸化膜を研磨した状態を示す断面模式図である。 図６は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、塗布膜を塗布した状態を示す断面模式図である。 図７は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、微細孔を形成した状態を示す断面模式図である。 図８は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、ナノ粒子を除去した状態を示す断面模式図である。 図９は、本発明の第１実施形態に係る半導体装置を製造する際の工程図であって、シリコン酸化膜を堆積した状態を示す断面模式図である。 図１０は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、タングステン膜を堆積した後、塗布膜を塗布した状態を示す断面模式図である。 図１１は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、ナノ粒子を除去した状態を示す断面模式図である。 図１２は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、タングステン膜をエッチングした状態を示す断面模式図である。 図１３は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、微細孔を形成した状態を示す断面模式図である。 図１４は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、タングステン膜を除去した状態を示す断面模式図である。 図１５は、本発明の第２実施形態に係る半導体装置を製造する際の工程図であって、シリコン酸化膜を堆積した状態を示す断面模式図である。 図１６は、本発明の第３実施形態に係る半導体装置を製造する際の工程図であって、ナノ粒子を堆積した状態を示す断面模式図である。 図１７は、本発明の第３実施形態に係る半導体装置を製造する際の工程図であって、微細孔を形成した状態を示す断面模式図である。 図１８は、本発明の第３実施形態に係る半導体装置を製造する際の工程図であって、ナノ粒子を除去した状態を示す断面模式図である。 図１９は、本発明の第３実施形態に係る半導体装置を製造する際の工程図であって、シリコン酸化膜を堆積した状態を示す断面模式図である。
符号の説明
１・・・基板、２・・・絶縁膜、３・・・Ｔｉ膜、４・・・第１のＴｉＮ膜、５・・・導電膜、６・・・第２のＴｉＮ膜、７・・・シリコン窒化膜、８・・・配線層、９・・・レジストパターン、１０・・・配線パターン、１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・配線、１１・・・配線層間膜、１２・・・ナノ粒子、１３・・・塗布膜、１４・・・微細孔、１５・・・シリコン酸化膜。


Claims (7)

  1. 導電性の配線パターンを有する配線層と、前記配線パターンの配線間に絶縁性の配線層間膜を備え、前記配線層間膜の厚さ方向に、縦穴状の微細孔が複数存在することを特徴とする配線構造。
  2. 前記微細孔は、その直径がその深さよりも小さいことを特徴とする請求項１記載の配線構造。
  3. 前記配線層間膜は、比誘電率が２．８〜４．１の範囲の低誘電率膜からなり、前記微細孔の内部は比誘電率が１であることを特徴とする請求項１または２に記載の配線構造。
  4. 請求項１〜３のいずれか1項に記載の配線構造を、半導体基板上に備えたことを特徴とする半導体装置。
  5. 導電性の配線層を形成する工程と、前記配線層に配線パターンを形成する工程と、前記配線パターンの配線間に絶縁性の配線層間膜を形成する工程と、前記配線層間膜の厚さ方向に、縦穴状の微細孔を複数形成する工程を有する配線構造の製造方法であって、
    前記微細孔は、ナノ粒子またはナノ粒子を含有する材料からなるマスクを用いてエッチングすることにより形成することを特徴とする配線構造の製造方法。
  6. 前記微細孔は、その直径をその深さよりも小さく形成することを特徴とする請求項５記載の配線構造の製造方法。
  7. 請求項５または６に記載の配線構造の製造方法を用いて、半導体基板上に配線構造を形成することを特徴とする半導体装置の製造方法。


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