JP2008300765A - 半導体集積回路装置 - Google Patents

Abstract

【課題】チップ面積を増大させることなく、デカップリングキャパシタによる電源ノイズ低減効果を向上させる。
【解決手段】半導体集積回路装置は、半導体基板上に設けられた複数の単位セル１と、前記複数の単位セルに電源を供給する配線層と、を備え、前記配線層は、前記複数の単位セルのそれぞれに接地電位を印加する接地電位配線３、４と、前記複数の単位セルのそれぞれに電源電位を印加する電源電位配線２、５と、前記接地電位配線３、４と前記電源電位配線２、５との間に設けられた絶縁膜とを有する。
【選択図】図３

Description

本発明は、半導体集積回路装置に関し、特に、電源配線を用いて電源グランド間の容量を増加させる構造を備えた半導体集積回路装置に関する。

半導体集積回路において、内部回路のスイッチング時に流れる急峻な電流（スイッチング電流）により、電源電位が過渡的に変動する現象（ＩＲ−Ｄｒｏｐ）に起因する電源ノイズが発生してしまうという問題がある。

ＩＲ−Ｄｒｏｐに起因する電源ノイズの対策としては、電源線とグランド線との間にバイパスコンデンサ（デカップリングキャパシタ・セル）を配置することにより、内部回路におけるスイッチング電流を補う技術が知られている。

内部回路におけるスイッチング電流を補うためには、デカップリングキャパシタからの電荷の供給を高速に行う必要がある。従って、半導体集積回路装置の外部ではなく、半導体集積回路装置内にデカップリングキャパシタ・セル（オンチップ・デカップリングキャパシタ）を設ける必要がある。近年、半導体集積回路装置の高速化に伴い、オンチップ・デカップリングキャパシタの必要性がますます増大している。

大容量のデカップリングキャパシタ・セルを半導体集積回路装置内に配置する場合には、広い面積が必要となる。従って、一般的なデカップリングキャパシタ・セルは、配置配線の邪魔にならない場所（例えば、チップの端等）に配置される。

しかし、デカップリングキャパシタ・セルと内部回路との距離が離れている場合には、電源配線の抵抗により、デカップリングキャパシタの効果を十分に得ることはできず、局所的には、ダイナミックなＩＲ−Ｄｒｏｐに起因する電源ノイズが発生してしまうという問題がある。

これに対して、ダイナミックなＩＲ−Ｄｒｏｐを回避するための技術として、特許文献１の技術が知られている。特許文献１の技術は、内部回路の近傍にＣＭＯＳ回路されたで形成されたデカップリングキャパシタを配置することにより、電源・グラウンド間に容量を設ける技術である。

しかし、特許文献１の技術のように、デカップリングキャパシタ・セルを用いて電源・グランド間に容量を設けた場合には、チップ面積を増大させることになってしまうという問題がある。

また、チップ面積を増大させることにならないような場所を選択してデカップリングキャパシタ・セルを配置した場合には、内部回路からの距離が離れてしまうために、デカップリングキャパシタの電源ノイズ低減効果を十分に得られなくなってしまうという問題がある。

上記の様に、電源ノイズの対策のためのデカップリングキャパシタ・セルを半導体集積回路装置内に形成する場合には、デカップリングキャパシタ・セルによるチップ面積が増大するという問題があり、デカップリングキャパシタ・セルと内部トランジスタ（単位セル）との距離が離れてしまう場合には、デカップリングキャパシタの電源ノイズ低減効果を十分に得られないという問題がある。
特開２００３−８６６９９号公報

本発明の目的は、チップ面積を増大させることなく、デカップリングキャパシタによる電源ノイズ低減効果を向上させることを目的とする。

本発明の態様によれば、半導体基板上に設けられた複数の単位セルと、前記複数の単位セルに電源を供給する配線層と、を備え、前記配線層は、前記複数の単位セルのそれぞれに接地電位を印加する接地電位配線と、前記複数の単位セルのそれぞれに電源電位を印加する電源電位配線と、前記接地電位配線と前記電源電位配線との間に設けられた絶縁膜とを有することを特徴とする半導体集積回路装置が提供される。

本発明によれば、チップ面積を増大させることなく、デカップリングキャパシタによる電源ノイズ低減効果を向上させることができる。

以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。

はじめに、本発明の実施例１を説明する。本発明の実施例１では、単位セルの上側及び下側にそれぞれ２グリッドの電源配線を有する例を説明する。

図１は、本発明の実施例１に係る半導体集積回路装置の全体構造を示す概略図である。

本発明の実施例１に係る半導体集積回路装置は、図中上向きに設けられた単位セル１０１、図中下向きに設けられた単位セル１０２、M３配線１０３、ビア１０４、Ｍ１配線２及び４並びにＭ３配線３及び５を有する。

上向きに設けられた単位セル１０１及び下向きに設けられた単位セル１０２は、Ｍ１配線２若しくは４又はＭ２配線３若しくは５に接続されている。単位セル１０１及び単位セル１０２は、同一の配線を共有する。

Ｍ３配線１０３は、ＶＤＤ配線とＶＳＳ配線から構成されている。Ｍ３配線１０３は、Ｍ１配線２及び４並びにＭ２配線３及び５に接続されている。Ｍ３配線１０３は、ビア１０４を介して図示しない外部基板に接続されている。Ｍ３配線１０３は、ビア１０４を介して図示しない外部基板から電源の供給を受け、Ｍ１配線２及び４並びにＭ２配線３及び５に電源を供給する。

Ｍ１配線２及び４並びにＭ２配線３及び５は、単位セル１０１及び単位セル１０２に電源を供給する。

図２は、本発明の実施例１に係る半導体集積回路装置の構造を示す概略図である。図３は、図２の矢印方向の断面を示す断面図である。

図２及び３に示すように、本発明の実施例１に係る半導体集積回路装置は、単位セル１、Ｍ１配線２及び４から構成される配線層並びにＭ２配線３及び５から構成される配線層を有する。

Ｍ１配線２及び４並びにＭ２配線３及び５は、それぞれ、単位セル1に電源を供給する電源配線であって、２グリッド分の幅を持つ。単位セル１の上側の配線層にあるＭ１配線２はＶＤＤ電源配線、Ｍ２配線３はＶＳＳグランド配線であり、単位セル１の下側の配線層にあるＭ１配線４はＶＳＳグランド配線、Ｍ２配線５はＶＤＤ電源配線である。

単位セル１の上側及び下側の配線層には、Ｍ１配線２とＭ２配線３及びＭ１配線４とＭ２配線５との間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて発生する寄生容量６及び７を用いて、電源・グランド間のデカップリングキャパシタを形成する。

次に、本発明の実施例１の変形例を説明する。上記実施例１では、単位セルの上側及び下側の配線層にそれぞれ２グリッド分の幅を持つ電源配線が設けられる例を説明したが、本発明の実施例１の変形例では、単位セルの上側及び下側の配線層にそれぞれ３グリッド分の幅を持つ電源配線が設けられる例を説明する。なお、本発明の実施例１と同様の内容の説明は省略する。

図４は、本発明の実施例１の変形例に係る半導体集積回路装置の構造を示す概略図である。図５は、図４の矢印方向の断面を示す断面図である。

図４及び５に示すように、本発明の実施例１の変形例に係る半導体集積回路装置は、単位セル１の上側及び下側の配線層にそれぞれ３グリッド分の幅を持つ電源配線を有する。

単位セル１の上側及び下側の配線層には、Ｍ１配線２とＭ２配線３及びＭ１配線４とＭ２配線５との間に設けられた絶縁膜の比誘電率に応じて発生する寄生容量６及び７を用いて、電源・グランド間のデカップリングキャパシタを形成する。電源配線の幅が上記実施例１に比べて広いので、寄生容量６及び７は上記実施例１に比べて大きくなる。

なお、本発明の実施例１では、２又は３グリッド分の幅を持つ電源配線に限られるものではない。

本発明の実施例１によれば、絶縁膜を挟むように設けられた２本の電源配線から構成される配線層に発生する寄生容量を用いて内部回路の近傍にデカップリングキャパシタを形成するので、チップ面積を増大させることなく、電源ノイズ低減効果を向上させることができる。

また、本発明の実施例１の変形例によれば、グリッド幅の広い電源配線を用いてデカップリングキャパシタを形成するので、電源ノイズの低減効果をさらに向上させることができる。

次に、本発明の実施例２を説明する。本発明の実施例１では、配線層の電源配線が１本である例を説明したが、本発明の実施例２では、配線層の電源配線が複数本である例を説明する。なお、本発明の実施例１と同様の内容の説明は省略する。

図６は、本発明の実施例２に係る半導体集積回路装置の構造を示す概略図である。図７は、図６の矢印方向の断面を示す断面図である。

図６及び７に示すように、本発明の実施例２に係る半導体集積回路装置は、単位セル１の上側及び下側の配線層にそれぞれ１グリッド分の幅を持つ電源配線を各配線層毎に３本ずつ有する。

単位セルの上側の配線層にあるＭ１配線２及び４はＶＳＳグランド配線、Ｍ１配線３はＶＤＤ電源配線、Ｍ２配線５及び７はＶＤＤ電源配線、Ｍ２配線６はＶＳＳグランド配線であり、単位セルの下側の配線層にあるＭ１配線８及び１０はＶＤＤ電源配線、Ｍ１配線９はＶＳＳグランド配線、Ｍ２配線１１及び１３はＶＳＳグランド配線、Ｍ２配線１２はＶＤＤ電源配線である。

単位セル１の上側及び下側の配線層には、Ｍ１配線２〜４とＭ２配線５〜７及びＭ１配線８〜１０とＭ２配線１１〜１３の間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて第１寄生容量１４及び１５が発生する。

さらに、互いに隣接するＭ１配線２〜４及び８〜１０の間に設けられた絶縁膜の比誘電率に応じて第２寄生容量（隣接配線間寄生容量）１６及び１７が発生し、互いに隣接するＭ２配線５〜７及び１１〜１３の間に設けられた絶縁膜の比誘電率に応じて隣接配線間寄生容量１８及び１９が発生する。

本発明の実施例２の半導体集積装置では、第１及び第２寄生容量１４〜１９を用いて、電源・グランド間のデカップリングキャパシタを形成する。

なお、本発明の実施例２では、１グリッド分の幅を持つ電源配線に限られるものではなく、２グリッド分以上の幅を持つ電源配線であっても良い。

また、３本の電源配線に限られるものではなく、複数の電源配線であればいくつでも良い。

本発明の実施例２によれば、第１寄生容量に加えて、複数の電源配線間に設けられた絶縁膜の比誘電率に応じて発生する隣接間寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例１よりも電源ノイズ低減効果を向上させることができる。

また、本発明の実施例２によれば、プロセスに依存して寄生容量が決まるので、より大きな寄生容量が形成できる方法を選択することで、効率良く電源ノイズ低減効果を向上させることができる。

次に、本発明の実施例３について説明する。本発明の実施例１及び２では、単位セルに電源を供給する電源配線（基幹配線）に発生する寄生容量を用いてデカップリングキャパシタを形成する例を説明したが、本発明の実施例３では、単位セル内の電源・グランド間の寄生容量を増加させる例を説明する。なお、本発明の実施例１及び２と同様の内容の説明は省略する。

図８は、本発明の実施例３に係る半導体集積回路装置の構造を示す概略図である。図９は、図８の矢印方向の断面を示す断面図である。

図８及び９に示すように、本発明の実施例３に係る半導体集積回路装置は、Ｍ１配線２及び４から単位セル１内に突出するＭ１配線６及び７並びにＭ２配線３及び５から単位セル１内に突出するＭ２配線８及び９から構成される突出層を有する。

例えば、単位セル１はインバータセルである。

本発明の実施例1と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２とＭ２配線３及びＭ１配線４とＭ２配線５との間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて第１寄生容量１０及び１１が発生する。

さらに、突出層には、Ｍ１配線６とＭ２配線８との間に設けられた絶縁膜及びＭ１配線９とＭ２配線９との間に設けられた絶縁膜の比誘電率に応じて第２寄生容量１２及び１３が発生する。

本発明の実施例３では、第１寄生容量１０及び１１並びに第２寄生容量１２及び１３を用いて、電源・グランド間のデカップリングキャパシタを形成する。

本発明の実施例３によれば、第１寄生容量に加えて、単位セル内に突出する突出層に発生する第２寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例１よりも電源ノイズ低減効果を向上させることができる。

次に、本発明の実施例４を説明する。本発明の実施例３では、単位セル内の寄生容量を増加させる例を説明したが、本発明の実施例４では、ビアを用いて単位セル内の寄生容量を増加させる例を説明する。なお、本発明の実施例１〜３と同様の内容の説明は省略する。

図１０は、本発明の実施例４に係る半導体集積回路装置の構造を示す概略図である。図１１は、図１０の矢印方向の断面を示す断面図である。

図１０及び１１に示すように、本発明の実施例４に係る半導体集積回路装置は、Ｍ１配線２及び４から単位セル１内に突出する突出層にＭ１配線６及び７を有し、Ｍ２配線３及び５から単位セル１内に突出する突出層にＭ２配線８及び９を有する。

突出層には、単位セル１のソース電位を供給するＭ１配線６及び７と同電位のＭ２配線８及び９とを接続するビア１４が設けられる。

なお、Ｍ１配線６及び７とＭ２配線８及び９は、互いにできるだけ多くの領域が重なるように設けられる。

また、ビア１４はできるだけ多く設けられる。

本発明の実施例１と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２及び４とＭ２配線３及び５の間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて第１寄生容量１０及び１１が発生する。

さらに、Ｍ１配線６とＭ１配線７の間に設けられた絶縁膜及びＭ２配線８とＭ２配線９との間に設けられた絶縁膜の比誘電率に応じて第２寄生容量１２及び１３が発生する。

また、複数のビア１４の間に設けられた絶縁膜の比誘電率に応じて図示しない第３寄生容量が発生する。

本発明の実施例４では、第１寄生容量１０及び１１、第２寄生容量１２及び１３並びに第３寄生容量を用いて、電源・グランド間のデカップリングキャパシタを形成する。

本発明の実施例４によれば、第１寄生容量に加えて、単位セル内に突出する層に発生する第２寄生容量及び第３寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例１よりも電源ノイズ低減効果を向上させることができる。

また、本発明の実施例４によれば、単位セルの上側及び下側の各電源配線が同電位の電源配線と接続されるので、各電源配線の抵抗値を低減することができる。

次に、本発明の実施例５について説明する。本発明の実施例３及び４では、単位セルの基板電位が単位セルのソース電位と同電位である例を説明したが、本発明の実施例５では、単位セルの基板電位がソース電位とは異なる電位である例を説明する。なお、本発明の実施例１〜４と同様の内容の説明は省略する。ここで、説明のために、純粋な電源電圧はＶＤＤ及びＶＳＳとし、ＶＤＤ及びＶＳＳと異なる基板用の電源電圧はそれぞれ基板用ＶＤＤ及び基板用ＶＳＳとする。

図１２は、本発明の実施例５に係る半導体集積回路装置の構造を示す概略図である。図１３は、図１２の矢印方向の断面を示す断面図である。

図１２及び１３に示すように、本発明の実施例５に係る半導体集積回路装置は、Ｍ２配線３及び５から単位セル１内に突出するＭ２配線６及び７並びにＭ２配線６及び７とビア１３を介して接続されたＭ１配線８及び９を有する。

単位セル１の上側の配線層にあるＭ１配線２は基板用ＶＤＤ電源配線、Ｍ２配線３はＶＳＳグランド配線であり、単位セル１の下側の配線層にあるＭ１配線４は基板用ＶＳＳグランド配線、Ｍ２配線５はＶＤＤ電源配線である。

単位セル１のソース電位に関しては、ＶＤＤ電位がＶＤＤ電源配線（Ｍ２配線５からＭ２配線６及びＭ１配線８）を介して供給され、ＶＳＳ電位がＶＳＳ電源配線（Ｍ２配線３からＭ２配線７及びＭ１配線９）を介して供給される。

本発明の実施例１と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２及び４とＭ２配線３及び５の間に設けられた絶縁膜の比誘電率に応じて第１寄生容量１０及び１１が発生する。

さらに、Ｍ２配線６とＭ２配線７の間に設けられた絶縁膜の比誘電率に応じて第２寄生容量（隣接配線間寄生容量）１２が発生する。

本発明の実施例５では、第１寄生容量１０及び１１並びに隣接配線間寄生容量１２を用いて、電源・グランド間のデカップリングキャパシタを形成する。

本発明の実施例５によれば、第１寄生容量に加えて、ＶＤＤ電位を供給するＶＤＤ配線及びＶＳＳ電位を供給するＶＳＳ配線の間に設けられた絶縁膜の比誘電率に応じて発生する隣接配線間寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例1よりも電源ノイズ低減効果を向上させることができる。

また、本発明の実施例５によれば、ソース電位と基板電位が異なる場合であっても、電源ノイズ低減効果を向上させることができる。

次に、本発明の実施例６について説明する。本発明の実施例３〜５では、単位セル内で電源配線と基板とをコンタクトで接続して基板電位を固定する例を説明したが、本発明の実施例6では、基板コンタクトセルを所定の箇所に挿入して基板電位を固定する例を説明する。なお、本発明の実施例１〜５と同様の内容の説明は省略する。

図１４は、本発明の実施例６に係る半導体集積回路装置の構造を示す概略図である。図１５は、図１４の矢印方向の断面を示す断面図である。

図１４及び１５に示すように、本発明の実施例６に係る半導体集積回路装置は、Ｍ２配線３及び５から単位セル１内に突出するＭ２配線６及び７並びにＭ２配線６及び７とビア１６を介して接続されたＭ１配線８及び９を有する。

Ｍ１配線８及び９は、Ｓｉ基板に固定される。単位セル１のソース電位に関しては、ＶＤＤ電位はＭ２配線６からＭ１配線８を介して単位セル1に供給され、ＶＳＳ電位はＭ２配線7からＭ１配線9を介して単位セル１に供給される。

本発明の実施例１と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２及び４とＭ２配線３及び５の間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて第１寄生容量１０及び１１が発生する。

さらに、ＶＤＤ電位に固定されたＳｉ基板とＶＳＳグラウンド配線であるＭ１配線２との間に設けられた絶縁膜の比誘電率に応じて第２寄生容量１４が発生し、ＶＳＳ電位に固定されたＳｉ基板とＶＤＤグラウンド配線であるＭ１配線４との間に設けられた絶縁膜の比誘電率に第２寄生容量１５が発生する。

本発明の実施例６では、第１寄生容量１０及び１１並びに第２寄生容量１４及び１５を用いて、電源・グランド間のデカップリングキャパシタを形成する。

本発明の実施例６によれば、第１寄生容量に加えて、ＶＤＤ電源配線及びＶＳＳグラウンド配線と基板との間の第２寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例１よりも、電源ノイズ低減効果を向上させることができる。

次に、本発明の実施例７について説明する。本発明の実施例３〜６では、単位セル内のソース電位や基板電位を取るための構造を変更することによって電源・グランド間のデカップリングキャパシタの容量を大きくする例を説明したが、本発明の実施例７では、単位セル内の配線可能領域にＶＤＤ電位及びＶＳＳ電位の配線を生成することによって、デカップリングキャパシタの容量を大きくする例を説明する。なお、本発明の実施例１〜６と同様の内容の説明は省略する。

図１６は、本発明の実施例７に係る半導体集積回路装置の構造を示す概略図である。図１７は、図１６の矢印方向の断面を示す断面図である。

図１６及び１７に示すように、本発明の実施例７に係る半導体集積回路装置は、Ｍ１配線２及び４から単位セル１内に突出して単位セル１のソース電位を供給するＭ１配線８及び９、Ｍ２配線３（グラウンド配線）から単位セル１内に突出するＭ２配線１１及び１３並びにＭ２配線５（電源配線）から単位セル１内に突出するＭ２配線１２を有する。

さらに、本発明の実施例７に係る半導体集積回路装置は、Ｍ２配線１１及び１３の間の配線可能領域に突出するＭ２配線１８及び１９を有する。

例えば、単位セル１は、２入力ＮＡＮＤセルである。

本発明の実施例１と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２及び４とＭ２配線３及び５の間の第１寄生容量６及び７が発生する。

さらに、本発明の実施例３と同様に、Ｍ１配線８及び９とＭ２配線１１及び１２との間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に応じて第２寄生容量１４及び１５が発生する。

また、Ｍ２配線１２と１８の間に設けられた絶縁膜、Ｍ２配線１８と１９の間に設けられた絶縁膜及びＭ２配線１９と１３の間に設けられた絶縁膜の比誘電率に応じて隣接配線間寄生容量（第３寄生容量）２０〜２２が発生する。

本発明の実施例７では、第１寄生容量６及び７、第２寄生容量１４及び１５並びに第３寄生容量２０〜２２を用いて、電源・グランド間のデカップリングキャパシタを形成する。

本発明の実施例７によれば、第１及び第２寄生容量に加えて、配線可能領域に発生する隣接間寄生容量を用いてデカップリングキャパシタを形成するので、本発明の実施例３よりも電源ノイズ低減効果を向上させることができる。

次に、本発明の実施例８について説明する。本発明の実施例７では、配線可能領域を利用して、電源・グランド間のデカップリングキャパシタの容量を大きくする例を説明したが、本発明の実施例８では、通常の配置配線を行った後に単位セルがない場所に埋め込まれる隙間セル（Fillerセル）を利用してデカップリングキャパシタの容量を大きくする例を説明する。なお、本発明の実施例１〜７と同様の内容の説明は省略する。

図１８は、本発明の実施例８に係る半導体集積回路装置の構造を示す概略図である。図１９は、図１８の矢印方向の断面を示す断面図である。

図１８及び１９に示すように、本発明の実施例８に係る半導体集積回路装置は、隙間セル１、Ｍ１配線２及び４、Ｍ２配線３及び５を有する。さらに、隙間セル１内には、Ｍ１配線４（ＶＳＳグランド配線）に接続されたＭ１配線８及びＭ２配線５（ＶＤＤ電源配線）に接続されたＭ２配線９が突出する。隙間セル１は、1グリッド分の幅を持つ。

本発明の実施例1と同様に、単位セル１の上側及び下側の配線層には、Ｍ１配線２及び４とＭ２配線３及び５の間に設けられた絶縁膜（例えば、絶縁膜はシリコン系の酸化膜又は窒化膜）の比誘電率に第１寄生容量６及び７が発生する。

さらに、Ｍ１配線８とＭ２配線９の間に設けられた絶縁膜の比誘電率に第２寄生容量１０が発生する。

本発明の実施例８では、第１寄生容量６及び７並びに第２寄生容量１０を用いて、電源・グランド間のデカップリングキャパシタを形成する。

次に、本発明の実施例８の変形例１を説明する。

図２０は、本発明の実施例８の変形例１に係る半導体集積回路装置の構造を示す概略図である。図２１は、図２０の矢印方向の断面を示す断面図である。

図２０及び２１に示すように、本発明の実施例８の変形例１に係る半導体集積回路装置は、上記実施例と同様に、ＶＳＳグランド配線4と接続されたＭ１配線８及びＶＤＤ電源配線５と接続されたＭ２配線９並びに上記実施例よりも大きい２グリッド分の幅を持つ隙間セルを有する。

隙間セルの幅は２倍となったのに対し、配線可能な配線幅は３倍となるため、上記実施例よりも効率良く電源ノイズ低減効果を向上させることができる。

図２２は、本発明の実施例８の変形例２に係る半導体集積回路装置の構造を示す概略図である。図２３は、図２２の矢印方向の断面を示す断面図である。

図２２及び２３に示すように、本発明の実施例８の変形例２に係る半導体集積回路装置は、ＶＳＳグランド配線4と接続されたＭ１配線８、ＶＤＤ電源配線５と接続されたＭ２配線9、ＶＤＤ電源配線２と接続されたＭ１配線１０及びＶＳＳグランド配線３と接続されたＭ２配線１１を有する。

Ｍ１配線とＭ２配線の間に設けられた絶縁膜の比誘電率に応じて発生する第１寄生容量１２だけでなく、Ｍ１配線８とＭ１配線１０の間に設けられた絶縁膜の比誘電率に応じて発生する隣接配線間寄生容量（第２寄生容量）１３及びＭ２配線９とＭ２線１１の間に設けられた絶縁膜の比誘電率に応じて発生する隣接配線間寄生容量（第３寄生容量）１４も用いて、デカップリングキャパシタを形成するので、上記実施例よりも効率良く電源ノイズ低減効果を向上させることができる。

なお、本発明の実施例の変形例では、隙間セルが２グリッド分の幅を持つ例を説明したが、プロセスに依存して決まる寄生容量に応じて、より大きな寄生容量が形成できる態様を選択することで、より効率良く電源ノイズ低減効果を向上させることができる。

また、３グリッド分以上の幅を持つ隙間セルを利用する場合にも、同様である。

また、本発明の実施例７及び８と同様に、電源・グランド間のデカップリングキャパシタとなる配線ペアを予め単位セル１内に設けておいても良い。

また、配置配線後にＰ＆Ｒツール上で配線の無い場所に対して、配線トラックを埋める処理（Fill Metal）を同様の構造になるように行っても良い。この場合には、配線の有無を判断して実施するため、配置配線時の配線混雑度（配線困難度）を変える必要がなく、レイアウトが容易になる。

本発明の実施例８によれば、第１寄生容量に加えて、ＶＳＳグラウンド配線に接続されたＭ１配線とＶＤＤ電源配線に接続されたＭ２配線との間に設けられた絶縁膜の比誘電率に応じて発生する第２寄生容量を用いてデカップリングキャパシタを形成するので、大きな容量を持つデカップリングキャパシタを形成することができる。

図１は、本発明の実施例１に係る半導体集積回路装置の全体構造を示す概略図である。 本発明の実施例１に係る半導体集積回路装置の構造を示す概略図である。 図２の矢印方向の断面を示す断面図である。 本発明の実施例１の変形例に係る半導体集積回路装置の構造を示す概略図である。 図４の矢印方向の断面を示す断面図である。 本発明の実施例２に係る半導体集積回路装置の構造を示す概略図である。 図６の矢印方向の断面を示す断面図である。 本発明の実施例３に係る半導体集積回路装置の構造を示す概略図である。 図８の矢印方向の断面を示す断面図である。 本発明の実施例４に係る半導体集積回路装置の構造を示す概略図である。 図１０の矢印方向の断面を示す断面図である。 本発明の実施例５に係る半導体集積回路装置の構造を示す概略図である。 図１２の矢印方向の断面を示す断面図である。 本発明の実施例６に係る半導体集積回路装置の構造を示す概略図である。 図１４の矢印方向の断面を示す断面図である。 本発明の実施例７に係る半導体集積回路装置の構造を示す概略図である。 図１６の矢印方向の断面を示す断面図である。 本発明の実施例８に係る半導体集積回路装置の構造を示す概略図である。 図１９の矢印方向の断面を示す断面図である。 本発明の実施例８の変形例１に係る半導体集積回路装置の構造を示す概略図である。 図２０の矢印方向の断面を示す断面図である。 本発明の実施例８の変形例２に係る半導体集積回路装置の構造を示す概略図である。 図２２の矢印方向の断面を示す断面図である。

符号の説明

１ 単位セル
２、４ Ｍ１配線
３、５ Ｍ２配線
６、７ 寄生容量

Claims (5)

1. 半導体基板上に設けられた複数の単位セルと、
   前記複数の単位セルに電源を供給する配線層と、を備え、
   前記配線層は、前記複数の単位セルのそれぞれに接地電位を印加する接地電位配線と、前記複数の単位セルのそれぞれに電源電位を印加する電源電位配線と、前記接地電位配線と前記電源電位配線との間に設けられた絶縁膜とを有することを特徴とする半導体集積回路装置。
2. 前記配線層は、複数の接地電位配線、前記複数の接地電位配線の間に設けられた電源電位配線及び前記複数の接地電位配線と前記電源電位配線との間に設けられた絶縁膜を有する上層配線層と、複数の電源電位配線と前記複数の電源電位配線の間に設けられた接地電位配線及び前記複数の電源電位配線と前記接地電位配線との間に設けられた絶縁膜を有する下層配線層と、前記上層配線層と前記下層配線層の間に設けられた絶縁膜とを有する請求項１に記載の半導体集積回路装置。
3. 前記配線層は、前記単位セルと接続される領域において、前記単位セル内の配線可能領域に突出する突出層を有し、
   前記突出層は、前記接地電位配線と前記電源電位配線との間に設けられた絶縁膜を有する請求項１又は２に記載の半導体集積回路装置。
4. 前記突出層は、前記接地電位配線と前記電源電位配線とを接続するビアを有する請求項３に記載の半導体集積回路装置。
5. 前記半導体基板上に設けられた隙間セルをさらに有し、
   前記突出層は、前記隙間セル内に突出する請求項３に記載の半導体集積回路装置。

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