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JP2008288607A - 電子部品実装構造の製造方法 - Google Patents

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JP2008288607A JP2008175380A JP2008175380A JP2008288607A JP 2008288607 A JP2008288607 A JP 2008288607A JP 2008175380 A JP2008175380 A JP 2008175380A JP 2008175380 A JP2008175380 A JP 2008175380A JP 2008288607 A JP2008288607 A JP 2008288607A
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insulating film
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昌宏 春原
Hiroshi Murayama
啓 村山
Naohiro Mashino
直寛 真篠
Mitsutoshi Azuma
光敏 東
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Shinko Electric Industries Co Ltd
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Abstract

【課題】配線基板上に、電子部品が絶縁膜内に埋設され、かつフェイスアップで実装された電子部品実装構造の製造方法において、不具合が発生することなく、電子部品の接続パッド上にビアホールを形成できる方法を提供する。
【解決手段】アルミニウムパッド１２と、その上に形成されたエッチングストップ層１６とから構成される接続パッド１８を有する電子部品２０を用意する工程と、被実装体２４の上に、電子部品２０を、該接続パッド１８を上向きにした状態で実装する工程と、電子部品２０を被覆する絶縁膜２８ａを形成する工程と、接続パッド１８上の絶縁膜２８ａをレーザでエッチングすることによりビアホール２８ｙを形成する工程と、ビアホール２８ｙを介して接続パッド１８に接続される配線パターン２６ｂを形成する工程とを含む。エッチングストップ層１６は無電解めっきによって接続パッド上に選択的に形成される。
【選択図】図５

Description

本発明は電子部品実装構造の製造方法に係り、より詳しくは、電子部品が絶縁膜に埋設された状態で配線基板上に実装される電子部品実装構造の製造方法に関する。
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
さらなる高密度化の要求から、配線基板上に半導体チップが絶縁膜に埋設された状態で実装された半導体装置がある。その一例として、特許文献１には、配線基板上に薄型化された半導体チップが絶縁膜に埋設された状態でフェイスアップで実装され、半導体チップの電極パッドがその上の絶縁膜に形成されたビアホールなどを介して、配線基板の両面に設けられた外部接続端子に接続された半導体装置が記載されている。
特開２００１−２１７３３７号公報
ところで、上記したような半導体装置を製造するには、半導体チップの接続パッド上の絶縁膜をレーザなどによりエッチングしてビアホールを形成する必要がある。このとき、半導体チップの接続パッドがアルミニウム（Ａｌ）膜からなる場合、Ａｌ膜はレーザによりエッチングされやすい特性を有するため、レーザにより絶縁膜を穴明けする際に、露出したＡｌ膜がレーザによりエッチングされて周囲に飛散し、引いては接続パッドの一部が消失してしまうという不具合が発生しやすい。このため、レーザにより接続パッドの近傍下の回路素子にダメージを与えてしまうという問題がある。
なお、上記した特許文献１では上記したような半導体チップの接続パッド（Ａｌ膜）上の絶縁膜をレーザによりエッチングする際の問題に関しては何ら考慮されていない。
本発明は以上の課題を鑑みて創作されたものであり、配線基板上に、電子部品が絶縁膜内に埋設され、かつフェイスアップで実装された電子部品実装構造の製造方法において、不具合が発生することなく、電子部品の接続パッド上にビアホールを形成できる電子部品実装構造の製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品実装構造に係り、電子部品が実装される被実装体と、前記被実装体の上に、最上にエッチングストップ層を備えた積層膜から構成される接続パッドを有する前記電子部品の該接続パッドが上向きになって実装された前記電子部品と、前記電子部品を被覆する絶縁膜と、少なくとも前記電子部品の接続パッド上における前記絶縁膜の所定部に形成されたビアホールと、前記ビアホールを介して前記接続パッドに接続された配線パターンとを有することを特徴とする。
本発明の電子部品実装構造では、電子部品が、その接続パッドが上向きになって（フェイスアップ）、かつ絶縁膜内に埋設された状態で被実装体上に実装されている。そして、電子部品の接続パッドは、その最上にエッチングストップ層を備えた積層膜により構成されている。
接続パッドの一つの好適な例としては、それぞれ下から順に、アルミニウム膜／ニッケル膜／銅膜、アルミニウム膜／ニッケル膜／金膜、アルミニウム膜／ニッケル膜／銅膜／金膜、アルミニウム膜／ニッケル膜／銀膜、アルミニウム膜／クロム膜／銅膜、及びアルミニウム膜／導電性ペースト膜、アルミニウム膜／チタン膜／導電性ペースト膜、アルミニウム膜／クロム膜／導電性ペースト膜、及びアルミニウム膜／チタン膜／銅膜の群から選択されるいずれかの積層膜により構成される。
また、電子部品の接続パッド上の絶縁膜にはスルーホールが形成されていて、この絶縁膜上にはビアホールを介して接続パッドに接続された配線パターンが形成されている。
本発明の電子部品実装構造では、電子部品の接続パッド上の絶縁膜にレーザによりビアホールが形成される際に、接続パッドの最上膜がレーザプロセスでのエッチングストップ層として機能するようにしている。すなわち、エッチングストップ層としての銅膜、金膜、銀膜又は導電性ペースト膜などは、接続パッドの一般的な材料であるＡｌ膜よりレーザでのエッチングレートが極めて低い特性を有するからである。
従って、最上層がＡｌ膜からなる接続パッドを使用する場合と違って、ビアホール下の接続パッドが消失したり、接続パッドの近傍下の回路素子にダメージを与えたりする恐れがなくなる。
このように、電子部品の接続パッド上の絶縁膜に形成されるビアホールは、一般的なレーザプロセスにより、何ら不具合が発生することなく容易に形成される。従って、電子部品が被実装体上にフェイスアップで絶縁膜内に埋設された状態で実装され、かつ電子部品の接続パッドがビアホールを介して配線パターンに接続された電子部品実装構造がコスト上昇を招くことなく、かつ歩留りが高い状態で容易に製造される。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
最初に、半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点について説明する。図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
図１（ａ）に示すように、まず、所定の配線パターン（不図示）を備えたベース基板１００上に第１層間絶縁膜１０２が形成され、第１層間絶縁膜１０２に形成されたビアホール（不図示）を介して、ベース基板１００の配線パターンに接続されたＣｕ配線１０４が形成される。このＣｕ配線１０４上には接着層１０６を介してＡｌパッド１０８ａを備えた半導体チップ１０８がその接続端子１０８ａが上側になった状態（フェイスアップ）で固着される。
続いて、図１（ｂ）に示すように、半導体チップ１０８及びＣｕ配線１０４上に第２層間絶縁膜１１０が形成される。その後に、半導体チップ１０８のＡｌパッド１０８ａ上の第２層間絶縁膜１１０の所定部がレーザによりエッチングされてビアホール１１０ａが形成される。
このとき、第２層間絶縁膜１１０のエッチングを終えてオーバーエッチングを行なう際、半導体チップ１０８のＡｌパッド１０８ａはレーザによりエッチングされやすい特性を有するため、Ａｌパッド１０８のＡｌがビアホール１１０の周囲に飛び散り、引いてはビアホール１１０ａの底部のＡｌが消失してしまうことがある。
さらには、Ａｌパッド１０８がレーザによりやられてしまうことに伴って、Ａｌパッド１０８の近傍の下側に形成された回路素子にダメージを与えてしまう。これは、半導体装置のチップ歩留りを低下させる要因になる。
本発明の実施形態の電子部品実装構造は上記した課題を解決することができる。
（第１の実施の形態）
次に、本発明の第１実施形態の電子部品実装構造の製造方法を説明する。図２〜図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図、図６〜図８は同じく電子部品実装構造に係る接続パッドの変形例を示す部分断面図である。
図２（ａ）に示すように、まず、所定のトランジスタや多層配線（不図示）などが形成され、厚みが４００μｍ程度のシリコンウェハ１０（半導体ウェハ）を用意する。このシリコンウェハ１０の上面にはアルミニウム（Ａｌ）又はＡｌ合金からなるＡｌパッド１２が露出していて、Ａｌパッド１２以外の部分はシリコン窒化膜やポリイミド樹脂などからなるパシベーション膜１１で被覆されている。
その後、図２（ｂ）に示すように、シリコンウェハ１０のＡｌパッド１２上に無電解めっきによりニッケル（Ｎｉ）膜１４を形成する。その形成方法の一例について詳しく説明すると、まず、シリコンウェハ１０を、酸性浸漬脱脂材を含む前処理液（１）で処理して脱脂した後、過硫酸アンモニウム液又は過酸化水素水と硫酸との混合液などの前処理液（２）でソフトエッチングする。
続いて、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（３）で処理して酸洗浄した後、さらにパラジウム系の触媒付与材を含む前処理液（４）でアクチベータ処理する。
このようにして、シリコンウェハ１０のＡｌパッド１２にＮｉ膜１４を無電解めっきするための前処理が施される。なお、Ａｌパッド１２は上記した前処理液（１）〜（４）に耐性をもっており、Ａｌパッド１２が前処理液でエッチングされて不具合が発生するようなことはない。
続いて、例えば、スルファミン酸ニッケル（４００ｇ／リットル）、ニッケル（１００ｇ／リットル）、臭化ニッケル（１５ｇ／リットル）、ホウ酸（４０ｇ／リットル）の組成のめっき液（温度：６０℃程度）に、シリコンウェハ１０を浸漬させることにより、シリコンウェハ１０のＡｌパッド１２上に膜厚が１〜３μｍ程度のＮｉ膜１４を選択的に成膜する。
次いで、同じく図２（ｂ）に示すように、シリコンウェハ１０のＮｉ膜１４上に無電解めっきにより銅（Ｃｕ）膜１６を形成する。その形成方法の一例について詳しく説明すると、まず、シリコンウェハ１０を、界面活性材を含む前処理液（１）でコンディショニング処理した後、過硫酸アンモニウム又は過酸化水素水と硫酸との混合液などの前処理液（２）でソフトエッチングする。
続いて、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（３）で酸洗浄した後、パラジウムコロイド液を含む前処理液（４）でアクチベータ処理する。その後に、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（５）でアクセラレータ処理する。
このようにして、シリコンウェハ１０のＮｉ膜１４にＣｕ膜を無電解めっきするための前処理が施される。なお、Ｎｉ膜１４は上記した前処理液（１）〜（５）に耐性をもっており、Ｎｉ膜１４が前処理液でエッチングされて不具合が発生するようなことはない。
次いで、同じく図２（ｂ）に示すように、例えば、硫酸銅、水酸化ナトリウム、ホルムアルデヒド、ロッシェル塩及び界面活性剤を含むめっき液（温度：４５℃程度）にシリコンウェハ１０を浸漬することにより、Ｎｉ膜１４上に膜厚が１〜５μｍ程度のＣｕ膜１６を選択的に成膜する。
これにより、Ａｌパッド１２上にＮｉ膜１４及びＣｕ膜１６が選択的に形成されて接続パッド１８が得られる。接続パッド１８の最上層のＣｕ膜１６は、Ａｌパッド１２上に形成される層間絶縁膜にレーザによりビアホールを形成する際のエッチングストップ層として機能する。Ｃｕ膜はＡｌ膜に比べてレーザによるエッチングレートが著しく低い特性を有するからである。
なお、Ａｌパッド１２上にＮｉ膜１４を介さないでＣｕ膜１６を直接成膜する方法もあるが、Ａｌパッド１２が露出した状態でＣｕ膜１６の無電解めっきにおける上記した一連の前処理を行なうとＡｌパッド１２が腐食する恐れがあるため好ましくない。
上記した形態では、接続パッド１８として、最上層にレーザでのエッチングレートが低いＣｕ膜１６が形成されたものを例示したが、レーザでのエッチングレートが低い金属としてＣｕ膜の他に金（Ａｕ）膜又は銀（Ａｇ）膜などが挙げられる。
従って、接続パッド１８の構造を以下のような構造としてもよい。すなわち、接続パッド１８の変形例１としては、図６に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、及び膜厚が０．０５〜０．１５μｍの金（Ａｕ）膜１７から構成されるようにしてもよい。この場合、例えば、金（１０ｇ／リットル）、クエン酸や酢酸などの有機酸（１００ｇ／リットル）、ＫＯＨやＮａＯＨなどの水酸化物（５０ｇ／リットル）、コバルト又はニッケル（１００ｍｇ／リットル）を含むめっき液（温度：５０℃程度）にＮｉ膜１４が形成されたシリコンウェハ２０を浸漬することにより、Ｎｉ膜１４上にＡｕ膜１７を選択的に成膜する。
また、接続パッドの変形例２としては、図７に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、膜厚が１〜５μｍ程度のＣｕ膜及び膜厚が０．０５μｍ程度のＡｕ膜１７から構成されるものを使用してもよい。
さらに、変形例３としては、図８に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、膜厚が１〜５μｍ程度の銀（Ａｇ）膜１９から構成されるものを使用してもよい。Ａｇ膜１９は一般的な無電解めっきによりＮｉ膜１４上に選択的に成膜される。
このようにして、本実施形態に係る接続パッド１８では、その最上にレーザでのエッチングレートがＡｌ膜より低い金属膜（Ｃｕ膜１６、Ａｕ膜１７又はＡｇ膜１９など）が被覆された状態で形成される。しかも、本実施形態では、Ａｌパッド１２上に形成される金属膜はマスク工程を使用することなく無電解めっきにより選択的に形成される。なお、上記した積層構造の接続パッド１８の例以外の変形例も適用できることはもちろんである。
次いで、図２（ｃ）に示すように、シリコンウェハ１０の素子不形成面（以下、背面という）をグラインダーにより研削することにより、４００μｍ程度の厚みのシリコンウェハ１０を１０〜１５０μｍ程度の厚みに薄型化する。
続いて、図２（ｄ）に示すように、シリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０（電子部品）を得る。なお、電子部品として半導体チップ２０を例示したが、シリコンチップの一方の面にコンデンサ素子や抵抗を備えたものなどの各種電子部品を用いてもよい。
次に、上記した半導体チップ１１が実装される配線基板の一例について説明する。図３（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板２４を用意する。このベース基板２４は樹脂などの絶縁性材料から構成されている。またベース基板２４にはスルーホール２４ａが設けられていて、このスルーホール２４ａにはその内面にベース基板２４上の第１配線パターン２６に繋がるスルーホールめっき層２４ｂが形成され、その孔は樹脂体２４ｃで埋め込まれている。
その後、第１配線パターン２６を被覆する第１層間絶縁膜２８を形成する。第１層間絶縁膜２８としては、エポキシ系、ポリイミド系又はポリフェニレンエーテル系などの樹脂フィルムを使用することができる。例えば、第１配線パターン２６上にこれらの樹脂フィルムをラミネートした後、８０〜１００℃で熱処理して硬化させることにより、膜厚が３０〜５０μｍ程度の樹脂層を形成する。
なお、第１層間絶縁膜２８としての樹脂膜は、上記した樹脂フィルムをラミネートする方法の他に、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。また、第１層間絶縁膜２８として樹脂膜の他に、ＣＶＤ法により形成されたシリコン酸化膜などを使用してもよい。
次いで、第１配線パターン２６上の第１層間絶縁膜２８の所定部に第１ビアホール２８ｘを形成する。
続いて、第１層間絶縁膜２８上にセミアディティブ法により第２配線パターン２６ａを形成する。詳しく説明すると、第１ビアホール２８ｘの内面及び第１層間絶縁膜２８上に無電解めっきによりシードＣｕ層（不図示）を形成した後、所定パターンの開口部を有するレジスト膜（不図示）を形成する。次いで、シードＣｕ膜をめっき給電層に用いた電解めっきによりレジスト膜の開口部にＣｕ膜を形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜をマスクにしてシードＣｕ膜をエッチングする。これにより第１配線パターン２６に第１ビアホール２８ｘを介して接続された第２配線パターン２６ａが形成される。
なお、セミアディティブ法の代わりに、サブトラクティブ法又はフルアディティブ法により第２配線パターン２６ａを形成してもよい。
続いて、図３（ｂ）に示すように、前述した半導体チップ２０の背面を第２配線パターン２６ａ上に接着層２７を介して固着する。これにより、半導体チップ２０は、その接続パッド１８が上面になった状態（フェイスアップ）で実装される。
次いで、図３（ｃ）に示すように、半導体チップ２０及び第２配線パターン２６ａ上に前述した第１層間絶縁膜２８と同様な樹脂層などからなる第２層間絶縁膜２８ａを形成する。続いて、半導体チップ２０の接続パッド１８上の第２層間絶縁膜２８ａの所定部をレーザによりエッチングして第２ビアホール２８ｙを形成する。この工程では、第２配線パターン２６ａ上の第２層間絶縁膜２８ａの所定部もレーザによりエッチングされて第２ビアホール２８ｙが形成される。
このとき、第２層間絶縁膜２８ａをレーザでエッチングした後のオーバーエッチング時に、接続パッド１８の最上層がレーザに曝される。しかしながら、接続パッド１８の最上層はレーザによるエッチンレートが低いＣｕ膜１６であるため、Ｃｕ膜１６がエッチングストップ層として機能する。従って、接続パッドがＡｌ膜からなる場合と違って、接続パッド１８からその周囲にＡｌが飛び散ったり、接続パッド１８の近傍下の回路素子にダメージが入ったりすることが回避される。なお、接続パッド１８の最上層がＡｕ膜１７やＡｇ膜１９などからなる場合（図６〜図８）も同様な効果を奏する。
レーザとしては、ＣＯ2レーザ（波長：１０．６４ｎｍ）、ＹＡＧレーザ（第３高周波（波長：０．３５５ｎｍ））、又は、ＫｒＦエキシマレーザ（波長：０．２４８ｎｍ）などが使用される。
接続パッド１８の最上層がＣｕ膜１６からなる場合、Ｃｕ膜１８のエッチングレートが他のレーザより低いＣＯ2レーザを使用することが好ましい。また、接続パッド１８の最上層がＡｇ膜１９からなる場合、Ａｇ膜１９のエッチングレートが他のレーザより低いＹＡＧレーザを使用することが好ましい。
また、エッチングストップ層（Ｃｕ膜１６など）は、熱伝導性を大きしてレーザ照射時の発熱を抑えるために、その膜厚ができるだけ厚く、しかもそのパッド面積ができるだけ大きくなるように設定されることが好ましい。このような観点からの好適な一例としては、Ｃｕ膜１６の膜厚が３μｍ程度以上、接続パッド１８のパッド面積が８０μｍ□〜１００μｍ□程度、第２ビアホール２８ｙの口径が５０〜６０μｍ程度に設定される。
なお、レーザの代わりに、ＲＩＥ（Reactive Ion Etching）を用いてビアホールを形成する場合においても、上記した構成の接続パッド１８を使用することにより、Ａｌパッドを使用する場合と比較してオーバーエッチング時に接続パッド１８の材料のスパッタリングが抑制されるため都合がよい。
次いで、図４（ａ）に示すように、半導体チップ２０の接続パッド１８が露出した構造体（図３（ｃ））上に、無電解めっきによりシードＣｕ膜３０ａを形成する。このとき、接続パッド１８がＡｌ膜のみからなる場合、接続パッド１８とシードＣｕ膜３０ａとの密着性において不具合が発生する恐れがある。しかしながら、本実施形態では、シードＣｕ膜３０ａは接続パッド１８の最上層のエッチングストップ層（図４（ａ）の例ではＣｕ膜１６）上に成膜されるため、接続パッド１８とシードＣｕ膜３０ａとの密着性を向上させることができる。
その後、図４（ｂ）に示すように、第３配線パターンに対応する開口部３２ａを有するレジスト膜３２をシードＣｕ膜３０ａ上にフォトリソグラフィにより形成する。続いて、シードＣｕ膜３０ａをめっき給電層に利用した電解めっきにより、レジスト膜３２の開口部３２にＣｕ膜パターン３０ｂを形成する。
次いで、図４（ｃ）に示すように、レジスト膜３２を除去した後に、Ｃｕ膜パターン３０ｂをマスクにしてシードＣｕ膜３０ａをウェットエッチングすることにより、第３配線パターン２６ｂとする。なお、この工程の後に、図３（ｂ）〜図４（ｃ）までの工程を所定回繰り返すことにより、半導体チップ２０を内蔵した層間絶縁膜及び配線パターンを多層化して形成するようにしてもよい。
次いで、図５に示すように、第３配線パターン２６ｂ上にその接続部２６ｘに開口部３４ａを有するソルダレジスト膜３４を形成する。続いて、バンプ３６を備えた半導体チップ２０ａを用意し、第３配線パターン２６ｂの接続部２６ｘに半導体チップ２０ａのバンプ３６をフリップチップ接合する。このとき、第３配線パターン２６ｂの接続部２６ｘにはＮｉ／Ａｕめっきが施されている。
なお、ソルダレジスト３４の開口部３４ａにはんだボールを搭載するなどしてバンプを形成し、半導体チップ２０ａの接続端子をこのバンプに接合するようにしてもよい。また、図５の構造体を所定数の半導体チップ２０を含むようにして分割する必要がある場合は、半導体チップ２０ａをフリップチップ実装する前又は後に分割するようにしてもよい。
以上により、本実施形態の電子部品実装構造１が完成する。
第１実施形態の電子部品実装構造１では、ベース基板２４上方の第２配線パターン２６ａ上に第２層間絶縁膜に２８ａに埋設された状態で半導体チップ２０がフェイスアップで実装されている。この半導体チップ２０の接続パッド１８は、その最上層にレーザでエッチングされにくい材料からなるエッチングストップ層（Ｃｕ膜１６など）を備えている。この半導体チップ２０の接続パッド１８上の第２層間絶縁膜２８ｂにはレーザで穴明けされた第２ビアホール２８ｙが形成されている。
半導体チップ２０の接続パッド１８に接続された第３配線パターン２６ｂは、第２ビアホール２８ｙを介して第２配線パターン２６ａに電気的に接続されている。さらに、第３配線パターン２６ｂの接続部２６ｘに開口部３４ａを有するソルダレジスト膜３４が形成されており、半導体チップ２０ａのバンプ３６が第３配線パターン２６ｂの接続部２６ｘにフリップチップ実装されている。このようにして、半導体チップ２０は、その接続パッド１８が配線基板の所定の配線パターンに接続されていると共に、上側に配置された半導体チップ２０ａと相互接続されている。
なお、本実施形態では、半導体チップ２０が、配線基板の第２配線パターン２６ａ上に第２層間絶縁膜２８ａに埋設された状態で実装された形態を例示したが、半導体チップ２０が第１配線パターン２６又は第３配線パターン２６ｂ上に同様にして層間絶縁膜に埋設されて実装された形態としてもよい。あるいは、半導体チップ２０がベース基板２４上、第１又は第２層間絶縁膜２８，２８ａ上に実装された形態としてもよい。つまり、半導体チップ２０が実装される被実装体としては、ベース基板２４、第１〜第３配線パターン２６〜２６ｂ、又は第１、第２層間絶縁膜２８，２８ａなどである。
さらに、複数の半導体チップ２０が複数の層間絶縁膜にそれぞれ同様に埋設されて３次元的に多層化されて実装され、それらの半導体チップ２０が複数のビアホールを介して相互接続された形態としてもよい。
本実施形態の電子部品実装構造１では、前述したように、半導体チップ２０の接続パッド１８がその最上層にレーザプロセスでのエッチングストップ層（Ｃｕ膜１６、Ａｕ膜１７又はＡｇ膜１９など）を備えているので、一般的なレーザビア形成方法で何ら不具合が発生することなく第２層間絶縁膜２８ａに第２ビアホール２８ｙが形成される。このため、レーザビア形成工程において、半導体チップ２０の接続パッド１８が消失したり、接続パッド１８の近傍下の回路素子にダメージを与えたりする恐れがなくなる。
以上のことから、電子部品実装構造１がコスト上昇を招くことなく、かつ歩留りが高い状態で容易に製造される。さらに、半導体チップ２０が内蔵された層間絶縁膜及び配線パターンを多層化して形成して高密度な電子部品実装構造を製造する場合も、高性能なものを信頼性が高い状態で製造することができるようになる。
（第２の実施の形態）
図９〜図１１は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図、図１２は同じく電子部品実装構造に係る接続パッドの形成方法の変形例１を示す部分断面図、図１３は同じく電子部品実装構造に係る接続パッドの形成方法の変形例２を示す部分断面図である。
第２実施形態が第１実施形態と異なる点は、Ａｌパッド１２上にエッチングストップ層を選択的に形成する方法として、無電解めっきを用いるのではなく、フォトリソグラフィを用いることにある。図９〜図１３において、図２〜図５と同一要素及び同一工程についてはその詳しい説明を省略する。
本発明の第２実施形態の電子部品実装構造の製造方法は、まず、図９（ａ）に示すように、第１実施形態と同様な方法により、図２（ａ）と同様に、Ａｌパッド１２が露出し、それ以外の部分がパシベーション膜１１で被覆された構造を有するシリコンウェハ１０（半導体ウェハ）を用意する。
その後、図９（ｂ）に示すように、Ａｌパッド１２及びパシベーション膜１１上にスパッタ法などにより膜厚が０．０５μｍ程度のクロム（Ｃｒ）膜１３を成膜する。なお、クロム（Ｃｒ）膜１３の代わりにチタン（Ｔｉ）膜を用いてもよい。続いて、Ｃｒ膜１３上にスパッタ法などにより膜厚が０．０５〜２μｍ程度のＣｕ膜１６ｘを成膜する。
次いで、図９（ｃ）に示すように、フォトリソグラフィにより、Ａｌパッド１２に対応する部分を被覆するようにパターニングされたレジスト膜１５をＣｕ膜１６ｘ上に形成する。その後、レジスト膜１５をマスクにして、臭化水素（ＨＢｒ）と過硫酸アンモニウムとを含む溶液（常温）を用いたウェットエッチングによりＣｕ膜１６ｘをエッチングする。続いて、同じくレジスト膜１５をマスクにして、三塩化鉄（ＦｅＣｌ3）と塩酸（ＨＣｌ）を含む溶液（４０℃）を用いたウェットエッチングによりＣｒ膜１３をエッチングする。その後に、レジスト膜１５を除去する。
これにより、図９（ｄ）に示すように、Ａｌパッド１２上にＣｒ膜１３及びＣｕ膜１６ｘが選択的に形成されて第２実施形態に係る接続パッド１８ｘが得られる。
次に、第２実施形態に係る接続パッド１８ｘの形成方法の変形例について説明する。変形例１としては、図１２（ａ）に示すように、まず、図９（ａ）の構造を有するシリコンウェハ１０上に、Ａｌパッド１２に対応する部分に開口部１５ａを有するレジスト膜１５をフォトリソグラフィにより形成する。
その後、図１２（ｂ）に示すように、前述した方法と同様なスパッタ法などにより、Ａｌパッド１２及びレジスト膜１５上にＣｒ膜１３及びＣｕ膜１６ｘを順次成膜する。
続いて、レジスト剥離液によりレジスト膜１５を除去する。これにより、図１２（ｃ）に示すように、いわゆるリフトオフ法により、レジスト膜１５上に成膜されたＣｒ膜１３及びＣｕ膜１６ｘがレジスト膜１５と同時に除去されると共に、Ａｌパッド１２上に成膜されたＣｒ膜１３（又はＴｉ膜）及びＣｕ膜１６ｘが残されて上記した接続パッド１８ｘと同様な構成のものが得られる。変形例１においても、Ｃｒ膜１３の代わりにＴｉ膜を用いるようにしてもよい。
また、変形例２としては、図１３（ａ）に示すように、まず、図９（ａ）と同一構造のシリコンウェハ１０のＡｌパッド１２及びパシベーション膜１１上に、膜厚が０．０５μｍ程度のＣｒ膜１３及び膜厚が０．０５μｍ程度の第１Ｃｕ膜１６ｘをスパッタ法などにより順次成膜する。
その後、図１３（ｂ）に示すように、Ａｌパッド１２に対応する第１Ｃｕ膜１６ｘの部分に開口部１５ａを有するレジスト膜１５をフォトリソグラフィにより形成する。続いて、図１３（ｃ）に示すように、第１Ｃｕ膜１６ｘをめっき給電層に利用した電解めっきにより、レジスト膜１５をマスクにして、レジスト膜１５の開口部１５ａに膜厚が５〜１０μｍ程度の第２Ｃｕ膜１６ｙを形成する。
次いで、レジスト膜１５を除去した後、第２Ｃｕ膜１６ｙをマスクにして、前述した方法と同様なエッチャントを用いたウェットエッチングにより、第１Ｃｕ膜１６ｘ及びＣｒ膜１３を順次エッチングする。
これにより、図１３（ｄ）に示すように、Ａｌパッド１２上に、Ｃｒ膜１３、第１Ｃｕ膜１６ｘ及び第２Ｃｕ膜１６ｙが選択的に形成されて、接続パッド１８ｘが得られる。変形例２においても、Ｃｒ膜１３の代わりにＴｉ膜を用いてもよい。
第１実施形態で説明したように接続パッド１８ｘの熱伝導性を向上させるなどの目的で厚膜（３μｍ程度以上）のＣｕ膜を形成する場合、前述したスパッタ法とフォトリソグラフィによる形成方法では、成膜やウェットエッチングにおけるスループットなどが問題になる場合が想定される。このため、変形例２では、まず、スパッタ法で薄膜のＣｒ膜１３及び第１Ｃｕ膜１６ｘを形成した後に、電解めっきによりＡｌパッド１２の上方に厚膜の第２Ｃｕ膜１６ｙを選択的に形成する。その後、厚膜の第２Ｃｕ膜１６ｙをマスクにして第１Ｃｕ膜１６ｘ及びＣｒ膜１３をエッチングすることにより接続パッド１８ｘを形成するようにしている。
このようにすることにより、スパッタ法とフォトリソグラフィを用いる第２実施形態においても、膜厚の厚いエッチングストップ層を有する接続パッド１８ｘを容易に形成することができる。
以上のように、変形例１又は変形例２の形成方法を用いて接続パッド１８ｘを形成するようにしてもよい。
次いで、図１０（ａ）に示すように、第１実施形態と同様に、接続パッド１８ｘが形成されたシリコンウェハ１０の背面をグラインダーにより研削することにより、シリコンウェハ１０の厚みを１０〜１５０μｍに薄型化する。
続いて、図１０（ｂ）に示すように、第１実施形態と同様に、接続パッド１８ｘが形成されたシリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０ｘを得る。
次いで、図１１に示すように、この半導体チップ２０ｘを使用して、第１実施形態の図３（ａ）〜図５までの工程と同様な工程を遂行することにより、第２実施形態の電子部品実装構造１ａが得られる。
第２実施形態の電子部品実装構造１ａは、第１実施形態と同様な効果を奏する。
なお、第２実施形態においても、第１実施形態で説明した各種の変形や変更を行なった形態としてもよい。
（第３の実施の形態）
図１４は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図である。第３実施形態が第１実施形態と異なる点は、Ａｌパッド１２上に導電性ペースト膜を形成してレーザプロセスでのエッチングストップ層とすることである。第３実施形態では第１実施形態と同一工程についてはその詳しい説明を省略する。
本発明の第３実施形態の電子部品実装構造の製造方法は、図１４（ａ）に示すように、まず、第１実施形態と同様なＡｌパッド１２を備えたシリコンウェハ１０（半導体ウェハ）を用意する。その後、図１４（ｂ）に示すように、Ａｌパッド１２上に導電性ペースト膜３８を選択的に形成する。例えば、スクリーン印刷などにより導電性ペースト材がＡｌパッド１２上に塗布された後に、キュアされて導電性ペースト膜３８となる。これにより、Ａｌパッド１２と導電性ペースト膜３８とにより構成される接続パッド１８ｙが得られる。
導電性ペースト３８としては、例えば、エポキシ系樹脂又はポリイミド系樹脂の中に銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）又はニッケル（Ｎｉ）などの導電性粒子が分散されたものが使用される。第３実施形態では、この導電性ペースト膜３８が第１実施形態で説明したＣｕ膜１６などと同様にレーザプロセスでのエッチングストップ層として機能する。
導電性ペースト膜３８を用いることにより、１０μｍ程度の厚膜のエッチングストップ層を複雑な工程を必要とすることなく短時間で簡易に形成することができる。
なお、Ａｌパッド１２と導電性ペースト膜３８との間にＣｒ膜又はＴｉ膜が形成された形態としてもよい。このＣｒ膜又はＴｉ膜は、スパッタ及びフォトリソグラフィ、あるいは電解めっきによりＡｌパッド１２上に選択的に形成される。
次いで、図１４（ｃ）に示すように、第１実施形態と同様に、接続パッド１８ｙが形成されたシリコンウェハ１０の背面をグラインダーにより研削することにより、シリコンウェハ１０の厚みを１０〜１５０μｍに薄型化する。
続いて、図１４（ｄ）に示すように、第１実施形態と同様に、接続パッド１８ｙが形成されたシリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０ｙを得る。
次いで、図１５に示すように、この半導体チップ２０ｙを使用して、第１実施形態の図３（ａ）〜図５までの工程と同様な工程を遂行することにより、第３実施形態の電子部品実装構造１ｂが得られる。
第３実施形態の電子部品実装構造１ｂは、第１実施形態と同様な効果を奏する。
なお、第３実施形態においても、第１実施形態で説明した各種の変形や変更を行なった形態としてもよい。
以上、第１〜第３実施形態により、本発明の詳細を説明したが、本発明の範囲は前述の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
本発明は、半導体チップの本来の金属パッド（例えばＡｌパッド）上に該金属パッドよりレーザでのエッチングレートが低いエッチングストップ層を設けるようにしたことを特徴の一つとしている。
従って、実施形態ではＡｌパッド上にレーザでのエッチングレートが低い金属膜や導電性ペースト膜を設けた形態を例示したが、Ａｌ以外の金属パッド上にそれよりレーザでのエッチングレートが低い金属膜や導電性ペースト膜を形成した形態としてもよい。つまり、Ａｌパッド以外の所要の各種金属パッドを備えた電子部品にも本発明を適用することができる。
図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。 図２は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。 図３は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。 図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。 図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その４）である。 図６は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例１を示す部分断面図である。 図７は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例２を示す部分断面図である。 図８は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例３を示す部分断面図である。 図９は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。 図１０は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。 図１１は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。 図１２は本発明の第２実施形態の電子部品実装構造に係る接続パッドの形成方法の変形例１を示す部分断面図である。 図１３は本発明の第２実施形態の電子部品実装構造に係る接続パッドの形成方法の変形例２を示す部分断面図である。 図１４は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。 図１５は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
符号の説明
１，１ａ…電子部品実装構造、１０…シリコン基板（半導体ウェハ）、１１…パシベーション膜、１２…Ａｌパッド、１３…Ｃｒ膜、１４…Ｎｉ膜、１６，１６ｘ，１６ｙ…Ｃｕ膜、１７…Ａｕ膜、１８，１８ｘ…接続パッド、１９…Ａｇ膜、２０，２０ａ，２０ｘ…半導体チップ（電子部品）、２４…ベース基板、２４ａ…スルーホール、２４ｂ…スルーホールめっき層、２４ｃ…樹脂、２６…第１配線パターン、２６ａ…第２配線パターン、２６ｂ…第３配線パターン、２７…接着層、２８…第１層間絶縁膜、２８ａ…第２層間絶縁膜、２８ｘ…第１ビアホール、２８ｙ…第２ビアホール、３０ａ…シードＣｕ膜、３０ｂ…Ｃｕ膜パターン、１５，３２…レジスト膜、１５ａ，３２ａ，３４ａ…開口部、３４…ソルダレジスト膜、３６…バンプ、３８…導電性ペースト膜。

Claims (1)

  1. 接続パッドがアルミニウム又はアルミニウム合金からなるアルミニウムパッドと、前記アルミニウムパッドの上に形成されたエッチングストップ層とから構成される前記接続パッドを有する電子部品を用意する工程であって、
    前記エッチングストップ層は、それぞれ下から順に、ニッケル膜／銅膜、ニッケル膜／金膜、ニッケル膜／銅膜／金膜、又はニッケル膜／銀膜であり、
    前記電子部品を用意する工程は、
    前記アルミニウムパッドを備えた半導体ウェハの該アルミニウムパッド上に、無電解めっきにより前記ニッケル膜を選択的に形成する工程と、
    前記ニッケル膜上に、無電解めっきにより、前記銅膜、前記金膜、前記銅膜／金膜、又は前記銀膜を選択的に形成して前記接続パッドとする工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含み、
    被実装体の上に、前記電子部品を、該接続パッドを上向きにした状態で実装する工程であって、前記被実装体は、配線パターンを備えたベース基板、又は該ベース基板上に絶縁膜と配線パターンとが所定数積層された構造体であり、
    前記電子部品を被覆する絶縁膜を形成する工程と、
    前記接続パッド上の前記絶縁膜の所定部、及び前記電子部品の下側の前記配線パターン上の前記絶縁膜の所定部をレーザによりエッチングすることにより、ビアホールを形成する工程と、
    前記ビアホールを介して前記接続パッドに接続されると共に、前記ビアホールを介して前記電子部品の下側の前記配線パターンに接続される配線パターンを前記絶縁膜の上に形成する工程とを有し、
    前記エッチングストップ層は、レーザによって前記絶縁層に前記ビアホールを形成する際のストップ層として機能し、前記ビアホールは前記エッチングストップ層を介して前記アルミニウムパッドに接続されることを特徴とする電子部品実装構造の製造方法。
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