JP2008235499A - トランジスタパネル及びその製造方法 - Google Patents

Abstract

【課題】簡易な製造プロセスで配線層間の良好な接続を実現することができるとともに、当該配線層間の接続構造に起因する表示画質への影響を抑制することができるトランジスタパネル、及び、当該トランジスタパネルの製造方法を提供する。
【解決手段】絶縁性基板１１上に形成されたゲート同層配線Ｌ１と、ゲート同層配線Ｌ１上にゲート絶縁膜１２を介して形成されたソース・ドレイン同層配線Ｌ２と、ソース・ドレイン同層配線Ｌ２上に被覆形成された層間絶縁膜１３及びゲート絶縁膜１２に開口され、内部にゲート同層配線Ｌ１及びソース・ドレイン同層配線Ｌ２の上面が露出する単一のコンタクトホールＨＬＡと、該コンタクトホールＨＬＡに埋め込まれ、ゲート同層配線Ｌ１及びソース・ドレイン同層配線Ｌ２に電気的に接続された給電配線金属Ｌ３１と、を有している。
【選択図】図１

Description

本発明は、トランジスタパネル及びその製造方法に関し、特に、基板上に薄膜トランジスタが形成されたトランジスタパネル及びその製造方法に関する。

近年、薄型テレビジョンやパーソナルコンピュータのモニタとして、また、携帯電話や携帯音楽プレーヤの表示デバイスとして、薄型かつ軽量で、省電力の液晶表示装置や有機エレクトロルミネッセンス（以下、「有機ＥＬ」と略記する）表示装置等の普及が著しい。これらの表示装置においては、一般に表示特性に優れたアクティブマトリックス駆動方式が採用されている。

アクティブマトリックス駆動方式に対応した液晶表示パネルや有機ＥＬ表示パネル（以下、「表示パネル」と総称する）は、周知のように、例えば絶縁性の基板上に複数の表示画素がマトリクス状に配列され、各表示画素ごとに当該表示画素への表示データ（例えば階調信号電圧）の書き込み動作を制御するための選択スイッチとしての薄膜トランジスタ（ＴＦＴ；画素トランジスタ又は選択トランジスタ）が設けられたトランジスタパネルから構成されている。なお、表示画素の具体的な回路構成やデバイス構造については、後述する実施の形態において詳しく説明する。

図１１は、従来技術におけるトランジスタパネルの電極構造の一例を示す概略断面図である。
上述したような絶縁性基板上に薄膜トランジスタが形成されたトランジスタパネルにおいては、例えば図１１（ａ）に示すように、各表示画素に設けられる薄膜トランジスタＴＦＴのゲート電極Ｔｇと同層の配線（以下、「ゲート同層配線」と記す）Ｌｇと、ソース電極Ｔｓ又はドレイン電極Ｔｄ、もしくは、当該ソース電極Ｔｓ又はドレイン電極Ｔｄと同層の配線（以下、「ソース・ドレイン同層配線」と記す）ＬＰ１とを接続する場合、ゲート同層配線Ｌｇとソース・ドレイン同層配線ＬＰ１との間に形成されたゲート絶縁膜１１２にコンタクトホールＨＬ１をエッチング形成して、当該コンタクトホールＨＬ１を介してゲート同層配線Ｌｇとソース・ドレイン同層配線ＬＰ１とを直接接続させる接続構造が採用されている。

さらに、図１１（ａ）に示したような接続構造において、ゲート同層配線Ｌｇやソース・ドレイン同層配線ＬＰ１とは別に、例えば給電配線となる配線層を形成して、ゲート同層配線Ｌｇやソース・ドレイン同層配線ＬＰ１に所定の電圧を印加する場合、図１１（ｂ）に示すように、ソース・ドレイン同層配線ＬＰ１上に形成された層間絶縁膜１１３に、上記コンタクトホールＨＬ１とは異なる位置に別のコンタクトホールＨＬ２１をエッチング形成して、当該コンタクトホールＨＬ２１を介して給電配線ＬＰ２１とソース・ドレイン同層配線ＬＰ１とを直接接続するとともに、当該ソース・ドレイン同層配線ＬＰ１を介して給電配線ＬＰ２１とゲート同層配線Ｌｇとを間接的に接続する接続構造が採用されている。

なお、図１１（ａ）、（ｂ）において、１１１はパネル基板となる絶縁性基板であり、ＳＭＣは薄膜トランジスタＴＦＴの半導体層であり、ＢＬはブロッキングレイヤである。また、ＨＬ２２は上記コンタクトホールＨＬ２１と同時に（同工程で）層間絶縁膜１１３にエッチング形成されるコンタクトホールであって、上記給電配線ＬＰ２１と同時に（同工程で）形成され、かつ、所定の電圧が印加される給電配線ＬＰ２２を、薄膜トランジスタＴＦＴのドレイン電極Ｔｄに直接接続させる。
このようなトランジスタパネルからなる表示パネルの構造については、例えば特許文献１等に詳しく記載されている。

特開２００２−３５７８２０号公報 （第４頁、図１）

上述した従来技術においては、ゲート絶縁膜や層間絶縁膜により互いに隔離された３層以上の配線層相互を電気的に接続する場合、例えば図１１（ｂ）に示したように、ゲート絶縁膜１１２や層間絶縁膜１１３を個別にエッチングして、１層目の配線層であるゲート同層配線Ｌｇと２層目の配線層であるソース・ドレイン同層配線ＬＰ１とを接続するためのコンタクトホールＨＬ１と、２層目の配線層であるソース・ドレイン同層配線ＬＰ１と３層目の配線層である給電配線ＬＰ２１とを接続するためのコンタクトホールＨＬ２１とを形成する必要があるため、コンタクトホールのエッチング形成のためのマスク数が増えて、製造プロセスが増加するとともに、生産コストが高くなるという問題があった。

また、図１１（ｂ）に示したように、給電配線ＬＰ２１からゲート同層配線Ｌｇに所定の電圧を印加する場合、給電配線ＬＰ２１とソース・ドレイン同層配線ＬＰ１間の接触抵抗や、ソース・ドレイン同層配線ＬＰ１とゲート同層配線Ｌｇ間の接触抵抗に加え、各配線層の導電性材料や配線形状に起因する配線抵抗が存在するため、給電配線ＬＰ２１からゲート同層配線Ｌｇに印加される電圧の降下が生じて設計値よりも低下してしまい、表示パネルの画質に影響を及ぼすという問題を有していた。

そこで、本発明は、上述した問題点に鑑み、簡易な製造プロセスで配線層間の良好な接続を実現することができるとともに、当該配線層間の接続構造に起因する表示画質への影響を抑制することができるトランジスタパネル、及び、当該トランジスタパネルの製造方法を提供することを目的とする。

請求項１記載の発明は、基板上に少なくとも１つの薄膜トランジスタが形成されたトランジスタパネルにおいて、前記薄膜トランジスタは、少なくとも第１の電極と前記第１の電極の上部に第１の絶縁膜を介して設けられる第２の電極とを有し、前記薄膜トランジスタの前記第１の電極と同層に設けられた第１の導電層と、該第１の導電層上に形成された前記第１の絶縁膜を介して、前記薄膜トランジスタの前記第２の電極と同層に設けられた第２の導電層と、該第２の導電層上に形成された第２の絶縁膜及び前記第１の絶縁膜に連続的に開口された開口部と、該開口部に埋め込まれ、少なくとも前記第１の導電層及び前記第２の導電層相互を電気的に接続する第３の導電層と、を有していることを特徴とする。

請求項２記載の発明は、請求項１記載のトランジスタパネルにおいて、前記開口部は、少なくとも内部に前記第１の導電層及び前記第２の導電層が露出し、前記第３の導電層を介して、前記第１の導電層及び前記第２の導電層相互が電気的に接続されていることを特徴とする。

請求項３記載の発明は、請求項１記載のトランジスタパネルにおいて、前記開口部は、少なくとも内部に前記第１の導電層、及び、前記第２の導電層に電気的に接続された第４の導電層が露出し、前記第３の導電層及び前記第４の導電層を介して、前記第１の導電層及び前記第２の導電層相互が電気的に接続されていることを特徴とする。

請求項４記載の発明は、請求項３記載のトランジスタパネルにおいて、前記第４の導電層と前記第２の導電層及び前記第３の導電層との接触抵抗の総和は、前記第２の導電層と前記第３の導電層との接触抵抗に比較して小さく設定されていることを特徴とする。
請求項５記載の発明は、請求項３又は４記載のトランジスタパネルにおいて、前記トランジスタパネルに更に表示画素が設けられ、前記薄膜トランジスタは前記表示画素を駆動するものであって、前記第４の導電層は、前記薄膜トランジスタにより前記表示画素を駆動するための容量素子を構成する一対の電極のうちの一方の容量電極、又は、該容量電極と同層に設けられた配線層であることを特徴とする。

請求項６記載の発明は、請求項３乃至５のいずれかに記載のトランジスタパネルにおいて、前記第４の導電層は、透明電極であることを特徴とする。
請求項７記載の発明は、請求項１乃至６のいずれかに記載のトランジスタパネルにおいて、前記第１の導電層は、前記薄膜トランジスタの前記第１の電極及び該第１の電極に接続された配線層を含み、前記第２の導電層は、前記薄膜トランジスタの前記第２の電極及び該第２の電極に接続された配線層を含むことを特徴とする。

請求項８記載の発明は、請求項１乃至７のいずれかに記載のトランジスタパネルにおいて、前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第２の電極は、前記薄膜トランジスタのソース、ドレイン電極であることを特徴とする。
請求項９記載の発明は、請求項１乃至８のいずれかに記載のトランジスタパネルにおいて、前記第３の導電層は、前記第１の導電層及び前記第２の導電層に所定の電圧を印加するための給電配線、又は、該給電配線と同層に設けられた配線層であることを特徴とする。

請求項１０記載の発明は、請求項１乃至９のいずれかに記載のトランジスタパネルにおいて、前記トランジスタパネルに更に表示画素が設けられ、前記薄膜トランジスタは前記表示画素を駆動するものであることを特徴とする。
請求項１１記載の発明は、請求項１０記載のトランジスタパネルにおいて、前記表示画素は、有機エレクトロルミネッセンス素子からなる発光素子を有することを特徴とする。

請求項１２記載の発明は、基板上に少なくとも１つの薄膜トランジスタが形成されたトランジスタパネルの製造方法において、前記薄膜トランジスタは、少なくとも第１の電極と前記第１の電極の上部に第１の絶縁膜を介して設けられる第２の電極とを有し、前記基板上に、前記薄膜トランジスタの前記第１の電極と同時に第１の導電層を形成する工程と、前記第１の導電層上に前記第１の絶縁膜を介して、前記薄膜トランジスタの前記第２の電極と同時に第２の導電層を形成する工程と、前記第２の導電層上に形成された第２の絶縁膜及び前記第１の絶縁膜を連続的にエッチングして、少なくとも前記第１の導電層及び前記第２の導電層が露出する開口部を形成する工程と、少なくとも前記開口部に第３の導電層を埋め込み、前記第１の導電層及び前記第２の導電層相互を電気的に接続する工程と、を含むことを特徴とする。

請求項１３記載の発明は、請求項１２記載のトランジスタパネルの製造方法において、前記第２の導電層を形成する工程に先立って、前記第１の絶縁膜上に前記第２の導電層に電気的に接続される第４の導電層を形成する工程を有し、前記開口部を形成する工程において、少なくとも前記第１の導電層、及び、前記第４の導電層を露出させ、前記開口部に前記第３の導電層を埋め込む工程において、前記第３の導電層により前記第１の導電層及び前記第４の導電層相互を電気的に接続することを特徴とする。

請求項１４記載の発明は、請求項１３記載のトランジスタパネルの製造方法において、前記第４の導電層は、該第４の導電層と前記第２の導電層及び前記第３の導電層との接触抵抗の総和が、前記第２の導電層と前記第３の導電層との接触抵抗に比較して小さくなる導電性材料により形成されていることを特徴とする。

請求項１５記載の発明は、請求項１３又は１４記載のトランジスタパネルの製造方法において、前記第４の導電層は、前記表示画素を駆動するための容量素子を構成する一対の電極のうちの一方の容量電極、又は、該容量電極と同層に設けられた配線層として形成されることを特徴とする。

本発明に係るトランジスタパネル及びその製造方法によれば、簡易な製造プロセスで配線層間の良好な接続を実現することができるとともに、当該配線層間の接続構造に起因する表示画質への影響を抑制することができる。

以下、本発明に係るトランジスタパネル及びその製造方法について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
図１は、本発明に係るトランジスタパネルに適用される配線層間の接続構造の第１の実施形態を示す要部断面図であり、図２は、本実施形態に係るトランジスタパネル（配線層間の接続構造）の製造方法の一例を示すプロセス断面図である。ここで、上述した従来技術（図１１参照）と同等の構成については、同一又は同一の符号を付して示す。

第１の実施形態に係る配線層間の接続構造は、例えば図１に示すように、絶縁性基板１１上に設けられた薄膜トランジスタＴＦＴのゲート電極Ｔｇ（第１の電極）と同層の配線であるゲート同層配線Ｌ１（第１の導電層）と、ゲート電極Ｔｇ及びゲート同層配線Ｌ１上に被覆形成されたゲート絶縁膜１２（第１の絶縁膜）と、当該ゲート絶縁膜１２上に設けられた薄膜トランジスタＴＦＴのソース電極Ｔｓ及びドレイン電極Ｔｄ（第２の電極）と同層の配線であるソース・ドレイン同層配線Ｌ２（第２の導電層）と、ソース電極Ｔｓ、ドレイン電極Ｔｄ及びソース・ドレイン同層配線Ｌ２上に被覆形成された層間絶縁膜１３（第２の絶縁膜）と、該層間絶縁膜１３の上面からゲート絶縁膜１２に被覆されたゲート同層配線Ｌ１にまで至るように開口され、内部にゲート同層配線Ｌ１及びソース・ドレイン同層配線Ｌ２の上面が露出する単一のコンタクトホールＨＬＡ（開口部）と、該コンタクトホールＨＬＡに埋め込まれ、内部に露出するゲート同層配線Ｌ１及びソース・ドレイン同層配線Ｌ２に電気的に接続された給電配線Ｌ３２と同層の金属層である給電配線金属Ｌ３１（第３の導電層）と、を有している。

なお、図１において、薄膜トランジスタＴＦＴは、上述した従来技術（図１１参照）と同様に、絶縁性基板１１上に形成されたゲート電極Ｔｇの上方にゲート絶縁膜１２を介して半導体層ＳＭＣ及びブロッキングレイヤＢＬが設けられ、該半導体層ＳＭＣの両端部上には、各々不純物層からなるオーミック層を介してソース電極Ｔｓ及びドレイン電極Ｔｄが設けられている。薄膜トランジスタＴＦＴ上に被覆形成された層間絶縁膜１３には、コンタクトホールＨＬＢがエッチング形成され、当該コンタクトホールＨＬＢを埋め込むように形成された給電配線Ｌ３２により、所定の電圧が薄膜トランジスタＴＦＴに印加されるように構成されている。また、上記薄膜トランジスタＴＦＴ、給電配線金属Ｌ３１及び給電配線Ｌ３２が形成された絶縁性基板１１上には、保護絶縁膜１４が被覆形成されている。

上述したような配線層間の接続構造を有するトランジスタパネルの製造方法は、まず、図２（ａ）に示すように、ガラス基板等の絶縁性基板１１上に第１の導電膜を成膜し、薄膜トランジスタＴＦＴのゲート電極Ｔｇと同時に、ゲート同層配線Ｌ１をパターニング形成した後、当該ゲート電極Ｔｇ及びゲート同層配線Ｌ１が形成された絶縁性基板１１上にゲート絶縁膜（第１の絶縁膜）１２を被覆形成する。

次いで、ゲート絶縁膜１２上にシリコン層と、酸化シリコン層又は窒化シリコン層を順次成膜した後、酸化シリコン層又は窒化シリコン層のみをパターニングして、上記ゲート電極Ｔｇに対応する領域にブロッキングレイヤＢＬを形成する。その後、ｎ^＋シリコンからなる不純物層を成膜した後、当該不純物層と下層のシリコン層を同一のエッチング工程で連続的にパターニングすることにより、図２（ｂ）に示すように、上記ゲート電極Ｔｇに対応する領域にシリコン層からなる半導体層ＳＭＣ及びブロッキングレイヤＢＬが形成されるとともに、半導体層ＳＭＣの両端部上に不純物層からなるオーミック層が形成され、当該オーミック層を介してソース電極Ｔｓ及びドレイン電極Ｔｄを形成する。ここで、ソース電極Ｔｓ及びドレイン電極Ｔｄは、半導体層ＳＭＣの両端部にオーミック層が形成された絶縁性基板１１上に第２の導電膜を成膜し、当該第２の導電膜をソース電極Ｔｓ及びドレイン電極Ｔｄの平面形状に対応させてエッチングすることによりパターニング形成される。また、このソース電極Ｔｓ及びドレイン電極Ｔｄの形成工程において、第２の導電膜を所定の配線形状（配線パターン）に対応させてエッチングすることにより、同一の工程でソース・ドレイン同層配線Ｌ２をパターニング形成する。

次いで、図２（ｃ）に示すように、半導体層ＳＭＣ、ソース電極Ｔｓ及びドレイン電極Ｔｄからなる薄膜トランジスタＴＦＴ、及び、ソース・ドレイン同層配線Ｌ２が形成された絶縁性基板１１上に層間絶縁膜（第２の絶縁膜）１３を被覆形成した後、図２（ｄ）に示すように、層間絶縁膜１３とゲート絶縁膜１２の両層を同一のエッチング工程で連続的にエッチングして、内部にソース・ドレイン同層配線Ｌ２及びゲート同層配線Ｌ１の上面が露出するコンタクトホールＨＬＡを形成する。このとき、層間絶縁膜１３には、例えば薄膜トランジスタＴＦＴのドレイン電極Ｔｄの上面が露出するコンタクトホールＨＬＢも同時に形成される。

すなわち、層間絶縁膜１３及びゲート絶縁膜１２のエッチング工程において、薄膜トランジスタＴＦＴのドレイン電極Ｔｄ（ソース電極Ｔｓを含む）としてエッチングされない材料を適用し、かつ、コンタクトホールＨＬＢの形成位置を薄膜トランジスタＴＦＴのドレイン電極Ｔｄの平面形状の領域内（すなわち、ドレイン電極Ｔｄ上）に設定することにより、ドレイン電極Ｔｄのところまで層間絶縁膜１３のエッチングが進んで、その下層のゲート絶縁膜１２がエッチングされないことによりドレイン電極Ｔｄが露出するコンタクトホールＨＬＢが形成され、一方、層間絶縁膜１３及びゲート絶縁膜１２が連続して積層されている領域においては、ゲート同層配線Ｌ１のところまでエッチングが進んで、ゲート同層配線Ｌ１が露出するコンタクトホールＨＬＡが形成される。

次いで、絶縁性基板１１上に第３の導電膜を成膜し、コンタクトホールＨＬＢの内部においてドレイン電極Ｔｄに当該第３の導電膜が接続するようにパターニングして、薄膜トランジスタＴＦＴに所定の電圧を印加する給電配線Ｌ３２を形成するとともに、コンタクトホールＨＬＡの内部においてソース・ドレイン同層配線Ｌ２及びゲート同層配線Ｌ１に第３の導電膜が共通に接続するようにパターニングして、上記給電配線Ｌ３２と同層の給電配線金属Ｌ３１を形成する。そして、給電配線金属Ｌ３１及び給電配線Ｌ３２が形成された絶縁性基板１１上に保護絶縁膜１４を被覆形成することにより図１に示したトランジスタパネルが完成する。

このような配線層間の接続構造を有するトランジスタパネル及びその製造方法によれば、各々絶縁膜（ゲート絶縁膜、層間絶縁膜等）により隔離された２層以上の配線層（１層目：ゲート電極又はゲート同層配線、２層目：ソース・ドレイン電極又はソース・ドレイン同層配線、３層目：給電配線又は給電配線金属）相互を電気的に接続する接続構造を有するトランジスタパネルに良好に適用することができ、各配線層間に設けられた複数の絶縁膜を１回のエッチング工程により連続的にエッチングして、各配線層が露出するコンタクトホールを形成し、最上層となる配線層（給電配線等）の形成工程において当該配線金属をコンタクトホールに埋め込むことにより、２層以上の配線層相互を単一のコンタクトホール内で電気的に接続することができるので、１層目と２層目、２層目と３層目の配線層相互を接続するために各絶縁膜に個別にコンタクトホールを設ける（すなわち、複数のコンタクトホールを形成する工程を行う）接続構造の場合に比較して、露光現像処理に用いられるマスクの数を削減することができるとともに、製造プロセスを簡素化して生産コストの低減を図ることができる。

また、図１に示したように、最上層となる配線層（給電配線等）の形成工程において用いられる配線金属により単一のコンタクトホール内で複数の配線層相互を電気的に接続することができるので、従来技術において図１１（ｂ）に示したように、最上層となる給電配線から最下層のゲート同層配線に所定の電圧を印加する場合であっても、給電配線とソース・ドレイン同層配線間、及び、ソース・ドレイン同層配線とゲート同層配線間の個別の接触抵抗や、各配線層の導電性材料や配線形状に起因する個別の配線抵抗を考慮する必要がないので、給電配線からゲート同層配線に印加される電圧の降下を低減して、表示画質への影響を抑制することができる。

＜第２の実施形態＞
次に、本発明に係るトランジスタパネル及びその製造方法の第２の実施形態について説明する。
図３は、本発明に係るトランジスタパネルに適用される配線層間の接続構造の第２の実施形態を示す要部断面図であり、図４は、本実施形態に係るトランジスタパネル（配線層間の接続構造）の製造方法の一例を示すプロセス断面図である。ここでは、上述した第１の実施形態と同等の接続構造及び製造方法については同等の符号を付してその説明を簡略化する。

上述した第１の実施形態においては、単一のコンタクトホール内に、互いに絶縁膜（ゲート絶縁膜）により隔離されたゲート同層配線及びソース・ドレイン同層配線の一部を露出させて、給電配線となる配線金属を埋め込むことにより当該給電配線を介して電気的に接続する接続構造について説明したが、第２の実施形態においては、単一のコンタクトホール内に、ゲート同層配線、及び、ソース・ドレイン同層配線に接続された補助配線の一部を露出させて、給電配線となる配線金属を埋め込むことにより当該給電配線及び補助配線を介して、ゲート同層配線及びソース・ドレイン同層配線を電気的に接続する接続構造を有している。

具体的には、第２の実施形態に係る配線層間の接続構造は、例えば図３に示すように、第１の実施形態に示したトランジスタパネルの断面構造（図１参照）において、層間絶縁膜１３とゲート絶縁膜１２を連続的にエッチングして形成されたコンタクトホールＨＬＡ内にソース・ドレイン同層配線Ｌ２が直接露出するのではなく、給電配線金属Ｌ３１に対する接触抵抗を低くすることができる導電性材料からなる補助配線Ｌ４（第４の導電層）を介して、単一のコンタクトホールＨＬＡに埋め込まれた給電配線金属Ｌ３１により、ゲート同層配線Ｌ１及びソース・ドレイン同層配線Ｌ２を電気的に接続する。

上述したような配線層間の接続構造を有するトランジスタパネルの製造方法は、まず、図４（ａ）に示すように、ガラス基板等の絶縁性基板１１上に薄膜トランジスタＴＦＴのゲート電極Ｔｇとゲート同層配線Ｌ１を同時にパターニング形成し、当該ゲート電極Ｔｇ及びゲート同層配線Ｌ１を被覆するようにゲート絶縁膜１２を形成した後、第４の導電膜を成膜し、所定の平面形状を有する補助配線Ｌ４を形成する。

次いで、図４（ｂ）に示すように、ゲート電極Ｔｇに対応する領域に半導体層ＳＭＣ、ブロッキングレイヤＢＬ及びオーミック層を順次形成した後、ソース電極Ｔｓ及びドレイン電極Ｔｄをパターニング形成して薄膜トランジスタＴＦＴを形成するとともに、このソース電極Ｔｓ及びドレイン電極Ｔｄの形成工程において、所定の配線形状を有し、かつ、一部が上記補助配線Ｌ４上に延在して（重なって）電気的に接続されたソース・ドレイン同層配線Ｌ２を同時にパターニング形成する。

なお、ソース電極Ｔｓ、ドレイン電極Ｔｄ及びソース・ドレイン同層配線Ｌ２を形成する工程においては、当該ソース電極Ｔｓ、ドレイン電極Ｔｄ及びソース・ドレイン同層配線Ｌ２となる第２の導電膜をパターニングする際に、上記補助配線Ｌ４となる第４の導電膜がエッチングされない導電性材料を用いて形成されていることが望ましい。このような特徴を有する導電膜の組み合わせとしては、例えば、ソース電極Ｔｓ、ドレイン電極Ｔｄ及びソース・ドレイン同層配線Ｌ２となる第２の導電膜としてクロム（Ｃｒ）膜とアルミニウム（Ａｌ）膜の積層構造、クロム（Ｃｒ）膜とアルミニウム合金（例えば、アルミニウム−チタンＡｌＴｉ、アルミニウム−ネオジウム−チタンＡｌＮｄＴｉ等）膜の積層構造を適用することができ、また、第４の導電膜として酸化インジウムスズ（ＩＴＯ；Indium Tin Oxide）、酸化インジウムタングステン（ＩＷＯ；Indium Tungsten Oxid）、酸化インジウム亜鉛（ＩＺＯ；Indium Zinc Oxid）又は酸化インジウムタングステン亜鉛（ＩＷＺＯ；Indium Tungsten Zinc Oxid）等からなる酸化物系の導電膜を適用することができる。このように、補助配線Ｌ４となる第４の導電膜としてＩＴＯ等の酸化物系の導電膜を適用した場合、後述するトランジスタパネルの具体例においても説明するが、表示画素（画素駆動回路；図６参照）を構成する容量成分の一方の電極と同時に形成することができる。

次いで、図４（ｃ）に示すように、半導体層ＳＭＣ、ソース電極Ｔｓ及びドレイン電極Ｔｄからなる薄膜トランジスタＴＦＴ、補助配線Ｌ４、及び、ソース・ドレイン同層配線Ｌ２が形成された絶縁性基板１１上に層間絶縁膜１３を被覆形成した後、図４（ｄ）に示すように、層間絶縁膜１３とゲート絶縁膜１２の両層を同一のエッチング工程で連続的にエッチングして、内部に補助配線Ｌ４及びゲート同層配線Ｌ１の上面が露出するコンタクトホールＨＬＡを形成する。このとき、ソース・ドレイン同層配線Ｌ２は層間絶縁膜１３に被覆されてコンタクトホールＨＬＡ内には露出しない。また、層間絶縁膜１３には、コンタクトホールＨＬＡの形成と同時に、例えば薄膜トランジスタＴＦＴのドレイン電極Ｔｄの上面が露出するコンタクトホールＨＬＢも形成される。

次いで、コンタクトホールＨＬＢ内においてドレイン電極Ｔｄに所定の電圧を印加する給電配線Ｌ３２をパターニング形成するとともに、コンタクトホールＨＬＡ内において補助配線Ｌ４及びゲート同層配線Ｌ１に共通に接続されるように、給電配線金属Ｌ３１をパターニング形成する。そして、給電配線金属Ｌ３１及び給電配線Ｌ３２が形成された絶縁性基板１１上に保護絶縁膜１４を被覆形成することにより図３に示したトランジスタパネルが完成する。

このような配線層間の接続構造を有するトランジスタパネル及びその製造方法によれば、上述した第１の実施形態と同等の作用効果が得られるとともに、以下に示すような特有の作用効果が得られる。
すなわち、上述した第１の実施形態において、ゲート同層配線Ｌ１となる第１の導電膜として、例えばアルミニウム（Ａｌ）又はアルミニウム合金（例えば、アルミニウム−チタンＡｌＴｉ、アルミニウム−ネオジウム−チタンＡｌＮｄＴｉ等）からなる導電膜を適用し、ソース・ドレイン同層配線Ｌ２となる第２の導電膜として、例えばクロム（Ｃｒ）膜とアルミニウム合金（例えば、アルミニウム−チタンＡｌＴｉ、アルミニウム−ネオジウム−チタンＡｌＮｄＴｉ等）膜の積層構造を適用し、給電配線金属Ｌ３１及び給電配線Ｌ３２となる第３の導電膜として、例えばクロム（Ｃｒ）膜とアルミニウム（Ａｌ）膜の積層構造、又は、クロム（Ｃｒ）膜とアルミニウム合金（例えば、アルミニウム−チタンＡｌＴｉ、アルミニウム−ネオジウム−チタンＡｌＮｄＴｉ等）膜の積層構造を適用した場合、単一のコンタクトホールＨＬＡ内で、第１の導電膜と第３の導電膜間、及び、第２の導電膜と第３の導電膜間の２箇所でアルミニウム膜とクロム膜が接触することになるため、結果的に第１の導電膜と第２の導電膜間に存在する接触抵抗（総抵抗）は、アルミニウム膜とクロム膜の接触が１箇所のみの場合に比較して２倍になる。

これに対して、本実施形態においては、補助配線Ｌ４となる第４の導電膜を介して、ソース・ドレイン同層配線Ｌ２となる第２の導電膜と、給電配線金属Ｌ３１となる第３の導電膜と、が接続されており、かつ、第４の導電膜としてＩＴＯ等の酸化物系の導電膜を適用することにより、アルミニウム膜とクロム膜間の接触抵抗に比較して、ＩＴＯ膜とクロム膜間の接触抵抗は極めて小さいので、第１の導電膜と第２の導電膜間の総抵抗（接触抵抗の総和）を、１箇所分のアルミニウム膜とクロム膜間の接触抵抗と略同等にすることができ、製造プロセスを削減しつつ、接触抵抗を大幅に抑制することができる。

また、具体的なデバイス構造は後述する（図５〜図１０参照）が、第４の導電膜として透明電極材料であるＩＴＯ等の酸化物系の導電膜を適用し、かつ、容量成分（容量素子）を構成する一対の電極のうちの一方の電極と一体的、又は、同時に形成することにより、容量成分を構成する電極を透明電極で形成することができるので、発光部（例えば、有機ＥＬ素子）と容量成分（キャパシタ）とを部分的に又は全面的に重ねて（積層構造を適用して）配置することができ、表示パネルの開口率を改善することができる。

また、本実施形態に係る配線層間の接続構造においては、コンタクトホールＨＬＡ内でゲート同層配線Ｌ１となる第１の導電膜と、ソース・ドレイン同層配線Ｌ２となる第２の導電膜に接続された補助配線Ｌ４となる第４の導電膜とが電気的に接続されるので、ソース・ドレイン同層配線Ｌ２（第２の導電膜）の配線パターンに制約を与えることがなく、設計自由度を向上させることもできる。

なお、上述した各実施形態においては、トランジスタパネルに設けられる薄膜トランジスタＴＦＴとして、半導体層ＳＭＣの下層側（絶縁性基板１１側）にゲート電極Ｔｇが設けられたボトムゲート型のトランジスタ構造を示したが、本発明はこれに限定されるものではなく、ソース電極Ｔｓ及びドレイン電極Ｔｄ、ソース・ドレイン同層配線Ｌ２を構成する導電膜を上記第１の導電膜とし、また、ゲート電極Ｔｇ及びゲート同層配線Ｌ１を構成する導電膜を上記第２の導電膜と置き換えて、半導体層ＳＭＣの上層側にゲート電極Ｔｇが設けられたトップゲート型のトランジスタ構造としてもよい。

＜トランジスタパネルの具体例＞
次に、上述した各実施形態に示した配線層間の接続構造を有するトランジスタパネルを適用した表示パネルについて具体例を示して説明する。ここで、以下に示す具体例においては、表示画素を構成する表示素子（発光素子）として、有機材料を塗布して形成される発光機能層（有機ＥＬ層）を備えた有機ＥＬ素子を適用した場合について説明する。

まず、本発明に係る表示パネル（有機ＥＬ表示パネル）に適用される表示画素及びその配列について説明する。
図５は、本発明に係るトランジスタパネルを適用した表示パネルに適用される表示画素の配列状態の一例を示す概略平面図であり、図６は、本発明に係るトランジスタパネルを適用した表示パネルに２次元配列される各表示画素（表示素子及び画素駆動回路）の回路構成例を示す等価回路図である。なお、図５に示す平面図においては、説明の都合上、表示パネルを一面側（絶縁性基板の表示素子が形成されている側）から見た場合の、各表示画素（色画素）に設けられる画素電極の配置と各配線層の配設構造との関係のみを示し、各表示画素の有機ＥＬ素子（表示素子、発光素子）を発光駆動するために、各表示画素に設けられる画素駆動回路（図６参照）内のトランジスタ等の表示を省略した。また、図５においては、画素電極及び各配線層の配置を明瞭にするために、便宜的にハッチングを施して示した。

本発明に係る表示パネルは、例えば図５に示すように、ガラス基板等の絶縁性基板１１の一面側（紙面に垂直方向の図面手前側）に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色からなる色画素ＰＸｒ、ＰＸｇ、ＰＸｂが図面左右方向に繰り返し複数（３の倍数）配列されるとともに、図面上下方向に同一色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂが複数配列されている。ここでは、隣接するＲＧＢ３色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂを一組として一の表示画素ＰＩＸが形成されている。

表示パネル１０は、各色画素ＰＸｒ、ＰＸｇ又はＰＸｂが形成される各画素形成領域に、画素電極（例えばアノード電極）１５が個別に設けられているとともに、各色画素ＰＸｒ、ＰＸｇ、及び、ＰＸｂの画素電極１５に共通して対向するように、単一の平面電極（べた電極）からなる共通電極（対抗電極；例えばカソード電極）１７が設けられている。また、絶縁性基板１１の列方向（図面上下方向）にはデータラインＬｄが配設され、また、当該データラインＬｄに直交する行方向（図面左右方向）に選択ラインＬｓ及び供給電圧ライン（例えばアノードライン）Ｌａが配設されている。選択ラインＬｓは一方の端部に外部端子ＴＬｓが設けられており、また、供給電圧ラインＬａも一方の端部に外部端子ＴＬａが設けられている。

供給電圧ラインＬａは、外部端子ＴＬａを介して、例えば所定の高電位電源に直接又は間接的に接続され、各表示画素ＰＩＸ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）に設けられる有機ＥＬ素子ＯＬＥＤの画素電極（例えばアノード電極）１５に表示データに応じた階調電流Ｉdataが流れるための所定の電圧（供給電圧Ｖsc）が印加されるように設定されている。

表示画素ＰＩＸの各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの具体的な回路構成としては、例えば図６に示すように、絶縁性基板１１上に１乃至複数のトランジスタ（例えばアモルファスシリコン薄膜トランジスタ等）からなる画素駆動回路ＤＣと、当該画素駆動回路ＤＣにより生成される発光駆動電流が、上記画素電極１５に供給されることにより発光動作する有機ＥＬ素子ＯＬＥＤと、を備えている。

画素駆動回路ＤＣは、例えば図６に示すように、ゲート端子が接点Ｎ１４を介して表示パネル１０（絶縁性基板１１）の行方向に配設された選択ラインＬｓに、ドレイン端子が接点Ｎ１３を介して上記供給電圧ラインＬａに、ソース端子が接点Ｎ１１に各々接続されたトランジスタＴｒ１１と、ゲート端子接点Ｎ１４を介して選択ラインＬｓに、ソース端子が接点Ｎ１５を介して表示パネル１０の列方向に配設されたデータラインＬｄに、ドレイン端子が接点Ｎ１２に各々接続されたトランジスタＴｒ１２と、ゲート端子が接点Ｎ１１に、ドレイン端子が接点Ｎ１３を介して供給電圧ラインＬａに、ソース端子が接点Ｎ１２に各々接続されたトランジスタＴｒ１３と、接点Ｎ１１及び接点Ｎ１２間（トランジスタＴｒ１３のゲート−ソース間）に接続されたキャパシタ（容量素子）Ｃｓと、を備えている。ここでは、トランジスタＴｒ１１〜Ｔｒ１３はいずれもｎチャネル型の薄膜トランジスタが適用されている。

有機ＥＬ素子ＯＬＥＤは、アノード端子（アノード電極となる画素電極１５）が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、一方、カソード端子（カソード電極となる共通電極１７）が表示パネル１０に２次元配列された全ての表示画素ＰＩＸに対して共通に設けられ、所定の電圧（共通電圧Ｖcom；例えば接地電位Ｖgnd）を印加するための低電位電源に直接又は間接的に接続されている。また、図６において、キャパシタＣｓはトランジスタＴｒ１３のゲート−ソース間に形成される寄生容量、又は、該ゲート−ソース間に付加的に形成される補助容量である。

なお、図６に示した画素駆動回路ＤＣにおいて、選択ラインＬｓは、図示を省略した選択ドライバに接続され、所定のタイミングで表示パネル１０の行方向に配列された複数の表示画素ＰＩＸ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）を選択状態に設定するための選択信号Ｓselが印加される。また、供給電圧ラインＬａは、図示を省略した電源ドライバに接続され、上記選択信号Ｓselと同期したタイミングで同じ行に配列された表示画素ＰＩＸに所定の供給電圧Ｖscが印加される。データラインＬｄは、図示を省略したデータドライバに接続され、上記表示画素ＰＩＸの選択状態に同期するタイミングで表示データに応じた階調電流Ｉdataが供給される。

そして、このような回路構成を有する画素駆動回路ＤＣを備えた表示画素ＰＩＸ（表示パネル１０）における駆動制御動作の一例は、まず、書込動作期間において、図示を省略した選択ドライバから選択ラインＬｓに対して、選択レベル（オンレベル；例えばハイレベル）の選択信号Ｓselを印加するとともに、該選択信号Ｓselに同期して図示を省略した電源ドライバからローレベルの供給電圧Ｖscを供給電圧ライン（アノードライン）Ｌａに対して印加する。

このタイミングに同期して、図示を省略したデータドライバから表示データに応じた電流値を有する階調電流ＩdataをデータラインＬｄに供給するように制御する。つまり、データドライバは、表示データに応じた階調電流Ｉdataの電流値を制御するドライバであり、本実施形態においては、供給電圧Ｖscに対してデータラインＬｄの電位を低くして、表示画素ＰＩＸ（画素駆動回路ＤＣ）側からデータラインＬｄ方向に階調電流Ｉdataを引き抜くように流すものとする。

これにより、画素駆動回路ＤＣのトランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの供給電圧Ｖscが接点Ｎ１１（トランジスタＴｒ１３のゲート端子；キャパシタＣｓの一端側）に印加されるとともに、階調電流Ｉdataの引き抜き動作によりトランジスタＴｒ１２を介してローレベルの供給電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（トランジスタＴｒ１３のソース端子；キャパシタＣｓの他端側）に印加され、トランジスタＴｒ１３にはデータドライバで設定された階調電流Ｉdataが強制的に流されることになる。ｎチャネル型トランジスタでは一般にドレイン−ソース間を流れる電流の電流値は、ゲート−ソース間の電位に依存するので、トランジスタＴｒ１３において、階調電流Ｉdataの電流値に応じた電位差が接点Ｎ１１及びＮ１２間（トランジスタＴｒ１３のゲート−ソース間）に自動的に設定されることになる。

このとき、キャパシタＣｓには、接点Ｎ１１及びＮ１２間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。この蓄積された電荷の量は、書込動作時にトランジスタＴｒ１３のドレイン−ソース間を流れる階調電流Ｉdataの電流値によって自動的に設定される。また、このとき、ローレベルの供給電圧Ｖscは、カソード端子（共通電極１７）に印加される共通電位Ｖcom（接地電位Ｖgnd）以下であるので、階調電流Ｉdataは、供給電圧ラインＬａから、トランジスタＴｒ１３のドレイン−ソース間を経由して、有機ＥＬ素子ＯＬＥＤに流れることなくデータラインＬｄに流れるため、書込動作時にトランジスタＴｒ１３のドレイン−ソース間を流れる階調電流Ｉdataの電流値は、書込動作時にデータラインＬｄに流れる階調電流Ｉdataの電流値と一致する。したがって、有機ＥＬ素子ＯＬＥＤには、順バイアス電圧が印加されないため、書込動作時に有機ＥＬ素子ＯＬＥＤには発光駆動電流が流れず、発光動作は行われない。

次いで、発光動作期間においては、選択ドライバから選択ラインＬｓに対して、非選択レベル（オフレベル；例えばローレベル）の選択信号Ｓselを印加するとともに、電源ドライバから供給電圧ラインＬａに対して、ハイレベルの供給電圧Ｖscを印加する。また、このタイミングに同期して、データドライバによる階調電流Ｉdataの供給（引き抜き）動作を停止する。

これにより、トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１への供給電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２への階調電流Ｉdataの引き抜き動作に起因する電圧レベルの印加が遮断されるので、キャパシタＣｓは、上述した書込動作において蓄積された電荷を保持する。

このように、キャパシタＣｓが書込動作時に蓄積された電荷（充電電圧）を保持することにより、接点Ｎ１１及びＮ１２間（トランジスタＴｒ１３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ１３が階調電流Ｉdataの電流値に応じた電流値を有する電流を流すことができるような状態を維持する。また、供給電圧ラインＬａには、共通電圧Ｖcom（接地電位Ｖgnd）よりも高い電圧レベルで、かつ、発光動作期間にトランジスタＴｒ１３を流れる電流が飽和電流となるようにドレイン−ソース間電位差が十分高くなるような所定の電圧値の供給電圧Ｖscが印加されると、トランジスタＴｒ１３は、書込動作時に蓄積された電荷によるゲート−ソース間電位差によって、書込動作時に流れる階調電流Ｉdataの電流値に応じた発光駆動電流を有機ＥＬ素子ＯＬＥＤの順バイアス方向に流し、有機ＥＬ素子ＯＬＥＤは、階調電流Ｉdataひいては表示データにしたがった輝度で発光動作する。

すなわち、キャパシタＣｓが、書込動作時に蓄積された充電電圧を発光動作時まで保持しているので、トランジスタＴｒ１３は、発光動作時にトランジスタＴｒ１２がオフ状態となってデータドライバと電気的な接続を絶たれた場合であっても、上記書込動作時においてデータドライバによって制御されていた階調電流Ｉdataを流す状態を保持し続けることになるため、発光動作時に有機ＥＬ素子ＯＬＥＤに流れる発光駆動電流の電流値は、上記階調電流Ｉdataの電流値にしたがうこととなり、有機ＥＬ素子ＯＬＥＤは次の書込動作時まで表示データに応じた所望の輝度階調で発光する動作を継続する。

そして、このような一連の駆動制御動作を、表示パネル１０に２次元配列された全ての表示画素ＰＩＸ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）について、例えば各行ごとに順次繰り返し実行することにより、所望の画像情報を表示する画像表示動作を実行することができる。

（表示画素のデバイス構造）
次に、上述したような回路構成を有する表示画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）を示し、本発明（上述した各実施形態）の適用について説明する。

図７は、本発明に係るトランジスタパネル及びその製造方法を適用した表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、図５に示した表示画素ＰＩＸの赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色画素ＰＸｒ、ＰＸｇ、ＰＸｂのうちの、特定の一の色画素の平面レイアウトを示す。図８は、図７に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面及びＢ−Ｂ断面を示す概略断面図であり、図９は、図７に示した平面レイアウトを有する表示画素におけるＣ−Ｃ断面及びＤ−Ｄ断面を示す概略断面図であり、図１０は、図７に示した平面レイアウトを有する表示画素におけるＥ−Ｅ断面及びＦ−Ｆ断面を示す概略断面図である。なお、図７においては、図６に示した画素駆動回路ＤＣの各トランジスタＴｒ１１〜Ｔｒ１３及び各配線層（選択ラインＬｓ、データラインＬｄ、供給電圧ラインＬａ）等が形成された層を中心に示す。また、図示の都合上、隣接する表示画素の一部を含めた領域を表示する。

図６に示した表示画素ＰＩＸ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）は、具体的には、絶縁性基板１１の一面側に設定された画素形成領域（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの形成領域；図８に示すＲpx参照）において、図７に示すように、平面レイアウトの上方及び下方の各縁辺領域に行方向（図面左右方向）に延在するように、供給電圧ラインＬａ及び選択ラインＬｓが配設されるとともに、これらのラインＬａ、Ｌｓに直交するように、上記平面レイアウトの左方の縁辺領域に列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。

ここで、図８（ａ）、（ｂ）に示すように、供給電圧ラインＬａは、共通電極１７よりも下層側（絶縁性基板１１側）に設けられ、選択ラインＬｓは、供給電圧ラインＬａよりも下層側（絶縁性基板１１側）に設けられ、データラインＬｄは、供給電圧ラインＬａ及び選択ラインＬｓよりも下層側に設けられている。ここで、データラインＬｄは、図６に示した画素駆動回路ＤＣを構成する複数のトランジスタＴｒ１１〜Ｔｒ１３（詳しくは後述する）のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇを形成するためのゲートメタル層をパターニングすることによってゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと同層に同じ工程で形成される。また、選択ラインＬｓは、上記トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄを形成するためのソース・ドレインメタル層をパターニングすることによってソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと同層に同じ工程で形成される。

また、表示画素ＰＩＸは、図７〜図１０に示すように、絶縁性基板１１上に図６に示した画素駆動回路ＤＣを構成する複数のトランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ、及び、上述した選択ラインＬｓやデータラインＬｄを含む各種配線層が設けられ、当該画素駆動回路ＤＣ（トランジスタＴｒ１１〜Ｔｒ１３や配線層等）を被覆するように形成された保護絶縁膜１４に形成された画素開口部に、上記画素駆動回路ＤＣに接続されて所定の発光駆動電流が供給される画素電極（例えばアノード電極）１５、例えば正孔輸送層１６ａと電子輸送性発光層１６ｂを積層してなる有機ＥＬ層１６、及び、各表示画素ＰＩＸに共通に設けられ、所定の共通電圧Ｖcomが印加される共通電極（例えばカソード電極）１７からなる有機ＥＬ素子ＯＬＥＤが形成されている。

図７に示した平面レイアウトにおいて、画素駆動回路ＤＣを構成するトランジスタＴｒ１１は、当該平面レイアウトの右方の縁辺領域に列方向（図面上下方向）に延在するように配設され、トランジスタＴｒ１２は、当該平面レイアウトの左方の縁辺領域に列方向に延在するように配設されている。また、トランジスタＴｒ１３は、画素電極１５が形成される画素開口部を跨ぐようにゲート電極が形成されて、上記平面レイアウトの左右両方の縁辺領域に列方向に延在するように配設されている。ここで、各トランジスタＴｒ１１〜Ｔｒ１３は、周知の電界効果型の薄膜トランジスタ構造を有し、図８（ａ）、図９（ａ）、図１０（ａ）に示すように、各々、絶縁性基板１１上に形成されたゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇと、ゲート絶縁膜１２を介して各ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇに対応する領域に形成された半導体層ＳＭ１１〜ＳＭ１３と、該半導体層ＳＭ１１〜ＳＭ１３の両端部に延在するように形成されたソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄと、を有している。

なお、各トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓとドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄが対向する半導体層ＳＭ１１〜ＳＭ１３上には当該半導体層ＳＭ１１〜ＳＭ１３へのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のブロッキングレイヤＢＬが形成され、また、ソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄが接触する半導体層ＳＭ１１〜ＳＭ１３上には、当該半導体層ＳＭ１１〜ＳＭ１３とソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄとのオーミック接続を実現するためのオーミック層（不純物層）が形成されている。

また、トランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇは、いずれも同一のゲートメタル層をパターニングすることによって形成され、上述したように、このとき同時にデータラインＬｄもゲートメタル層をパターニングして形成される。また、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄは、いずれも同一のソース・ドレインメタル層をパターニングすることによって形成され、上述したように、このとき同時に選択ラインＬｓもソース・ドレインメタル層をパターニングして形成される。

そして、図６に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、図７、図８（ｂ）、図９、図１０（ａ）に示すように、絶縁性基板１１上に形成されたゲート電極Ｔｒ１１ｇが画素開口部の外縁に沿って延在してトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと一体的に形成されるとともに、図９（ｂ）に示すように、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ１４に埋め込まれたコンタクトメタルＣＭ１４、及び、ゲート絶縁膜１２上に形成された補助配線ＣＬ２を介して、ゲート電極Ｔｒ１１ｇが選択ラインＬｓに接続されている。このコンタクトホールＨＬ１４及びコンタクトメタルＣＭ１４により形成される接続構造は、上述した第２の実施形態に示した接続構造（図３参照）に対応し、図６に示した回路構成の接点Ｎ１４を構成する。

また、図９（ｂ）に示すように、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ１１に埋め込まれたコンタクトメタルＣＭ１１を介して、トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続されるとともに、ゲート絶縁膜１２上に形成されたキャパシタＣｓの一端側（接点Ｎ１１側）の電極Ｅcaに接続されている。このコンタクトホールＨＬ１１及びコンタクトメタルＣＭ１１により形成される接続構造は、上述した第１の実施形態に示した接続構造（図１参照）に対応し、図６に示した回路構成の接点Ｎ１１を構成する。

また、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄは、画素開口部の外縁に沿って延在して隣接する表示画素ＰＩＸのトランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄと一体的に形成されるとともに、図８（ｂ）に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１３に埋め込まれたコンタクトメタルＣＭ１３を介して、供給電圧ラインＬａに接続されている。このコンタクトホールＨＬ１３及びコンタクトメタルＣＭ１３により形成される接続構造は、図６に示した回路構成の接点Ｎ１３を構成する。

トランジスタＴｒ１２は、図７、図８（ｂ）、図９（ａ）、図１０に示すように、絶縁性基板１１上に形成されたゲート電極Ｔｒ１２ｇが上述したようにトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されるとともに、上記接点Ｎ１４（コンタクトホールＨＬ１４及びコンタクトメタルＣＭ１４）において選択ラインＬｓに接続されている。

また、図９（ａ）に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、ゲート絶縁膜１２上に形成された補助配線ＣＬ１、ゲート絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＨＬ１５に埋め込まれたコンタクトメタルＣＭ１５を介して、データラインＬｄに接続されている。このコンタクトホールＨＬ１５及びコンタクトメタルＣＭ１５により形成される接続構造は、上述した第２の実施形態に示した接続構造（図３参照）に対応し、図６に示した回路構成の接点Ｎ１５を構成する。

また、図１０に示すように、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、ゲート絶縁膜１２上に形成されたトランジスタＴｒ１３のソース電極Ｔｒ１３ｓと一体的に形成されるとともに、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２に埋め込まれたコンタクトメタルＣＭ１２を介して、層間絶縁膜１３上に形成されたキャパシタＣｓの他端側（接点Ｎ１２側）の電極Ｅcbでもある画素電極１５に接続されている。このコンタクトホールＨＬ１２及びコンタクトメタルＣＭ１２により形成される接続構造は、図６に示した回路構成の接点Ｎ１２を構成する。

トランジスタＴｒ１３は、図７、図８、図９（ｂ）に示すように、絶縁性基板１１上に形成されたゲート電極Ｔｒ１３ｇが上述したように画素開口部を跨いで形成されるとともに、上記接点Ｎ１１（コンタクトホールＨＬ１１及びコンタクトメタルＣＭ１１）においてトランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続され、さらに当該ソース電極Ｔｒ１１ｓを介してキャパシタＣｓの一端側（接点Ｎ１１側）の電極Ｅcaに接続されている。

また、トランジスタＴｒ１３のソース電極Ｔｒ１３ｓは、上述したようにトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されるとともに、図１０に示すように、上記接点Ｎ１２（コンタクトホールＨＬ１２及びコンタクトメタルＣＭ１２）において画素電極１５（キャパシタＣｓの他端側の電極Ｅcb）に接続されている。

また、トランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄは、上述したように隣接する表示画素ＰＩＸのトランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄと一体的に形成されるとともに、図８（ｂ）に示すように、上記接点Ｎ１３（コンタクトホールＨＬ１３及びコンタクトメタルＣＭ１３）において供給電圧ラインＬａに接続されている。

キャパシタＣｓは、図８、図９（ｂ）、図１０に示すように、上記接点Ｎ１１（コンタクトホールＨＬ１１及びコンタクトメタルＣＭ１１）においてトランジスタＴｒ１１のソース電極Ｔｒ１１ｓ及びトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇに接続された一端側の電極Ｅcaと、上記接点Ｎ１２（コンタクトホールＨＬ１２及びコンタクトメタルＣＭ１２）においてトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓに接続された画素電極１５でもある他端側の電極Ｅcbと、が層間絶縁膜１３を介して対向して延在するように形成されている。

なお、図７〜図１０に示した表示画素のデバイス構造において、上述した第２の実施形態に示したように、同層の配線層として絶縁性基板１１上に同時に形成されるトランジスタＴｒ１１〜Ｔｒ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びデータラインＬｄからなる第１の導電層は、アルミニウム又はアルミニウム合金からなる単層の導電膜を適用することができ、また、ゲート絶縁膜１２上に同時に形成されるトランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、ドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ及び選択ラインＬｓからなる第２の導電層は、クロム膜とアルミニウム合金膜の積層構造を適用することができ、また、層間絶縁膜１３上に同時に形成される供給電圧ラインＬａ及びコンタクトメタルＣＭ１１〜ＣＭ１５からなる第３の導電層は、クロム膜とアルミニウム膜の積層構造又はクロム膜とアルミニウム合金膜の積層構造を適用することができる。加えて、ゲート絶縁膜１２上に形成される補助配線ＣＬ１、ＣＬ２は、キャパシタＣｓの一端側の電極Ｅcaと同時に形成され、上述したように、例えばＩＴＯ等の酸化物系の導電膜を適用することができる。

そして、画素駆動回路ＤＣを構成するトランジスタＴｒ１１〜Ｔｒ１３及びキャパシタＣｓ、各配線層が形成された絶縁性基板１１上に形成された保護絶縁膜１４に開口され、各画素形成領域Ｒpxに画素電極１５（キャパシタＣｓの他端側の電極Ｅcb）が露出する画素開口部には、図８〜図１０に示すように、例えば正孔輸送層１６ａ及び電子輸送性発光層１６ｂからなる有機ＥＬ層１６が形成され、さらに、絶縁性基板１１上に２次元配列される全ての表示画素ＰＩＸ（画素電極１５）に共通に対向するように共通電極１７が形成されている。

ここで、本実施形態においては、有機ＥＬ素子ＯＬＥＤの画素電極１５であって、キャパシタＣｓの他端側の電極Ｅcb、及び、当該キャパシタＣｓの一端側の電極ＥcaがＩＴＯ等の光透過特性を有する導電膜により構成され、共通電極１７が光反射特性を有する導電膜により構成されていることにより、有機ＥＬ層１６において発光した光を、絶縁性基板１１側に出射するボトムエミッション型の発光構造を有する表示パネル（有機ＥＬパネル）を示した。なお、本発明はこれに限定されるものではなく、有機ＥＬ層１６において発光した光を、絶縁性基板１１とは反対側に出射するトップエミッション型の発光構造を有する表示パネルに適用するものであってもよい。この場合、画素電極１５でもあるキャパシタＣｓの他端側の電極Ｅcbは光反射特性を有する導電膜により構成され、共通電極１７が光透過特性を有する導電膜により構成されていればよい。

このような表示パネルによれば、２層以上の配線層間に設けられた複数の絶縁膜（ゲート絶縁膜、層間絶縁膜）に対して１回のエッチング工程を施して連続的にエッチングすることにより、各配線層が露出する単一のコンタクトホールを形成し、最上層となる配線層（供給電圧）を形成する配線金属を当該コンタクトホールに埋め込むことにより、絶縁膜により隔離された各配線層相互を電気的に接続することができるので、１層目と２層目、２層目と３層目の配線層相互を接続するために各絶縁膜に個別にコンタクトホールを設けた接続構造に比較して、エッチング工程を省略することができ、エッチングマスクの数を削減することができるとともに、製造プロセスを簡素化して生産コストの低減を図ることができる。

また、単一のコンタクトホールに埋め込まれる配線金属により複数の配線層相互を電気的に接続することができるので、配線層相互の接触抵抗や配線層の配線抵抗に起因する電圧降下を低減して、表示画質への影響を抑制することができる。ここで、コンタクトホールに埋め込まれた配線金属により接続される配線層相互の間に接触抵抗の低い導電性材料からなる補助配線を介在させることにより、配線層相互の接触抵抗に起因する電圧降下をさらに低減することができるとともに、配線層の配線パターンの設計自由度を向上させることができる。

加えて、当該補助配線としてＩＴＯ等の酸化物系の透明電極材料を適用し、かつ、表示画素に設けられた発光素子（有機ＥＬ素子）を発光駆動するための画素駆動回路を構成する容量成分（キャパシタ）の一方の電極と一体的、又は、同時に形成することにより、当該容量成分を構成する電極を透明電極で形成することができるので、発光部と容量成分とを部分的に又は全面的に重ねて配置することができ、表示パネルの開口率を改善することができる。

なお、上述した表示パネルの具体例においては、表示画素として発光素子である有機ＥＬ素子と、複数の薄膜トランジスタ（ＴＦＴ）からなる画素駆動回路とを備えた場合について説明したが、本発明はこれに限定されるものではなく、表示パネルを構成する基板（絶縁性基板）上に複数の導電層からなる薄膜トランジスタやキャパシタ等の機能素子を備え、当該機能素子により表示画素を駆動するものであれば、液晶表示パネル等の他の表示パネルやデバイスにも良好に適用することができる。

本発明に係るトランジスタパネルに適用される配線層間の接続構造の第１の実施形態を示す要部断面図である。 本実施形態に係るトランジスタパネル（配線層間の接続構造）の製造方法の一例を示すプロセス断面図である。 本発明に係るトランジスタパネルに適用される配線層間の接続構造の第２の実施形態を示す要部断面図である。 本実施形態に係るトランジスタパネル（配線層間の接続構造）の製造方法の一例を示すプロセス断面図である。 本発明に係るトランジスタパネルを適用した表示パネルに適用される表示画素の配列状態の一例を示す概略平面図である。 本発明に係るトランジスタパネルを適用した表示パネルに２次元配列される各表示画素（表示素子及び画素駆動回路）の回路構成例を示す等価回路図である。 本発明に係るトランジスタパネル及びその製造方法を適用した表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。 図７に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面及びＢ−Ｂ断面を示す概略断面図である。 図７に示した平面レイアウトを有する表示画素におけるＣ−Ｃ断面及びＤ−Ｄ断面を示す概略断面図である。 図７に示した平面レイアウトを有する表示画素におけるＥ−Ｅ断面及びＦ−Ｆ断面を示す概略断面図である。 従来技術におけるトランジスタパネルの電極構造の一例を示す概略断面図である。

符号の説明

１０ 表示パネル
１１ 絶縁性基板
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
ＰＩＸ 表示画素
ＤＣ 画素駆動回路
ＯＬＥＤ 有機ＥＬ素子
ＴＦＴ 薄膜トランジスタ
ＨＬＡ、ＨＬＢ コンタクトホール
Ｌｓ 選択ライン
Ｌｄ データライン
Ｌａ 供給電圧ライン
Ｌ１ ゲート同層配線
Ｌ２ ソース・ドレイン同層配線
Ｌ３１ 給電配線金属
Ｌ３２ 給電配線
Ｌ４ 補助配線

Claims (15)

1. 基板上に少なくとも１つの薄膜トランジスタが形成されたトランジスタパネルにおいて、
   前記薄膜トランジスタは、少なくとも第１の電極と前記第１の電極の上部に第１の絶縁膜を介して設けられる第２の電極とを有し、
   前記薄膜トランジスタの前記第１の電極と同層に設けられた第１の導電層と、
   該第１の導電層上に形成された前記第１の絶縁膜を介して、前記薄膜トランジスタの前記第２の電極と同層に設けられた第２の導電層と、
   該第２の導電層上に形成された第２の絶縁膜及び前記第１の絶縁膜に連続的に開口された開口部と、
   該開口部に埋め込まれ、少なくとも前記第１の導電層及び前記第２の導電層相互を電気的に接続する第３の導電層と、
   を有していることを特徴とするトランジスタパネル。
2. 前記開口部は、少なくとも内部に前記第１の導電層及び前記第２の導電層が露出し、前記第３の導電層を介して、前記第１の導電層及び前記第２の導電層相互が電気的に接続されていることを特徴とする請求項１記載のトランジスタパネル。
3. 前記開口部は、少なくとも内部に前記第１の導電層、及び、前記第２の導電層に電気的に接続された第４の導電層が露出し、前記第３の導電層及び前記第４の導電層を介して、前記第１の導電層及び前記第２の導電層相互が電気的に接続されていることを特徴とする請求項１記載のトランジスタパネル。
4. 前記第４の導電層と前記第２の導電層及び前記第３の導電層との接触抵抗の総和は、前記第２の導電層と前記第３の導電層との接触抵抗に比較して小さく設定されていることを特徴とする請求項３記載のトランジスタパネル。
5. 前記トランジスタパネルに更に表示画素が設けられ、前記薄膜トランジスタは前記表示画素を駆動するものであって、前記第４の導電層は、前記薄膜トランジスタにより前記表示画素を駆動するための容量素子を構成する一対の電極のうちの一方の容量電極、又は、該容量電極と同層に設けられた配線層であることを特徴とする請求項３又は４記載のトランジスタパネル。
6. 前記第４の導電層は、透明電極であることを特徴とする請求項３乃至５のいずれかに記載のトランジスタパネル。
7. 前記第１の導電層は、前記薄膜トランジスタの前記第１の電極及び該第１の電極に接続された配線層を含み、
   前記第２の導電層は、前記薄膜トランジスタの前記第２の電極及び該第２の電極に接続された配線層を含むことを特徴とする請求項１乃至６のいずれかに記載のトランジスタパネル。
8. 前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第２の電極は、前記薄膜トランジスタのソース、ドレイン電極であることを特徴とする請求項１乃至７のいずれかに記載のトランジスタパネル。
9. 前記第３の導電層は、前記第１の導電層及び前記第２の導電層に所定の電圧を印加するための給電配線、又は、該給電配線と同層に設けられた配線層であることを特徴とする請求項１乃至８のいずれかに記載のトランジスタパネル。
10. 前記トランジスタパネルに更に表示画素が設けられ、前記薄膜トランジスタは前記表示画素を駆動するものであることを特徴とする請求項１乃至９のいずれかに記載のトランジスタパネル。
11. 前記表示画素は、有機エレクトロルミネッセンス素子からなる発光素子を有することを特徴とする請求項１０記載のトランジスタパネル。
12. 基板上に少なくとも１つの薄膜トランジスタが形成されたトランジスタパネルの製造方法において、
    前記薄膜トランジスタは、少なくとも第１の電極と前記第１の電極の上部に第１の絶縁膜を介して設けられる第２の電極とを有し、
    前記基板上に、前記薄膜トランジスタの前記第１の電極と同時に第１の導電層を形成する工程と、
    前記第１の導電層上に前記第１の絶縁膜を介して、前記薄膜トランジスタの前記第２の電極と同時に第２の導電層を形成する工程と、
    前記第２の導電層上に形成された第２の絶縁膜及び前記第１の絶縁膜を連続的にエッチングして、少なくとも前記第１の導電層及び前記第２の導電層が露出する開口部を形成する工程と、
    少なくとも前記開口部に第３の導電層を埋め込み、前記第１の導電層及び前記第２の導電層相互を電気的に接続する工程と、
    を含むことを特徴とするトランジスタパネルの製造方法。
13. 前記第２の導電層を形成する工程に先立って、前記第１の絶縁膜上に前記第２の導電層に電気的に接続される第４の導電層を形成する工程を有し、
    前記開口部を形成する工程において、少なくとも前記第１の導電層、及び、前記第４の導電層を露出させ、
    前記開口部に前記第３の導電層を埋め込む工程において、前記第３の導電層により前記第１の導電層及び前記第４の導電層相互を電気的に接続することを特徴とする請求項１２記載のトランジスタパネルの製造方法。
14. 前記第４の導電層は、該第４の導電層と前記第２の導電層及び前記第３の導電層との接触抵抗の総和が、前記第２の導電層と前記第３の導電層との接触抵抗に比較して小さくなる導電性材料により形成されていることを特徴とする請求項１３記載のトランジスタパネルの製造方法。
15. 前記第４の導電層は、前記表示画素を駆動するための容量素子を構成する一対の電極のうちの一方の容量電極、又は、該容量電極と同層に設けられた配線層として形成されることを特徴とする請求項１３又は１４記載のトランジスタパネルの製造方法。

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