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JP2008205083A - 半導体装置および取出し電極用ストラップ - Google Patents

半導体装置および取出し電極用ストラップ Download PDF

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JP2008205083A
JP2008205083A JP2007037695A JP2007037695A JP2008205083A JP 2008205083 A JP2008205083 A JP 2008205083A JP 2007037695 A JP2007037695 A JP 2007037695A JP 2007037695 A JP2007037695 A JP 2007037695A JP 2008205083 A JP2008205083 A JP 2008205083A
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JP
Japan
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conductor
lead
semiconductor device
electrode
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007037695A
Other languages
English (en)
Inventor
Yoshihiro Yamaguchi
好広 山口
Yusuke Kawaguchi
雄介 川口
Miwako Akiyama
誠和子 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007037695A priority Critical patent/JP2008205083A/ja
Publication of JP2008205083A publication Critical patent/JP2008205083A/ja
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Abstract

【課題】寄生インダクタンスを低減させて、高速スイッチング動作を可能とした半導体装置及び取出し電極用ストラップを提供する。
【解決手段】第１のリードと、第２のリードと、前記第１のリードにマウントされた半導体素子と、前記半導体素子と前記第２のリードとを接続する取り出し電極と、を備え、前記取り出し電極は、前記半導体素子と前記第２のリードとを電気的に接続する第１の導体と、前記第１の導体と電気的に絶縁された第２の導体と、前記第１の導体と前記第２の導体との間に設けられた絶縁層と、を有することを特徴とする半導体装置を提供する。
【選択図】図２

Description

本発明は、半導体装置および取出し電極用ストラップに関し、詳しくは、主電極からの取出し電極を改良した半導体装置および取出し電極用ストラップに関する。
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの半導体装置は、リードフレームにＭＯＳＦＥＴなどの半導体素子がマウントされ、ゲートが反対側のリードフレームにワイヤー・ボンディングされ、ソースが反対側のリードフレームにリボン状の取出し電極（アルミストラップ）で接続された構造を有する。このようなパワーＭＯＳＦＥＴのドレイン・ソース端子間の寄生インダクタンスは、ほぼアルミストラップの大きさで決定され、大きくするほど寄生インダクタンスは小さくなる。
しかし、アルミストラップの大きさは、チップサイズで決められるため、寄生インダクタンスの低減には限度があった。
なお、単位長さ当りのインダクタンス値の大きい配線を折り返し構造とし、インダクタンス値の大きい配線に対し別の層に渦電流パターンを形成するようにしたプラズマディスプレイが開示されている（例えば、特許文献１参照）。
また、金属ストラップを半導体チップにボンディングするストラップボンディング方法が開示されている（例えば、特許文献２参照）。
特開２００１−３５８４１２号公報 特開２００６−３２８７３号公報
本発明の目的は、寄生インダクタンスを低減させて、高速スイッチング動作を可能とした半導体装置及び取出し電極用ストラップを提供することにある。
本発明の一態様によれば、第１のリードと、第２のリードと、前記第１のリードにマウントされた半導体素子と、前記半導体素子と前記第２のリードとを接続する取り出し電極と、を備え、前記取り出し電極は、前記半導体素子と前記第２のリードとを電気的に接続する第１の導体と、前記第１の導体と電気的に絶縁された第２の導体と、前記第１の導体と前記第２の導体との間に設けられた絶縁層と、を有することを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第１の主面に設けられた第１の電極と、前記第１の主面に対向する第２の主面に設けられた第２の電極と、を有する半導体素子と、前記第１の電極に一端が接続された第１のリードと、前記第１のリードの他端と、前記第２の電極と、を露出させつつ前記半導体素子と前記第１のリードとを覆う絶縁体と、前記絶縁体を介して前記第１のリードの前記一端と対向する導体と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、半導体素子とリードとを接続する取出し電極用ストラップであって、少なくとも一対の金属リボンテープが絶縁層を挟んで積層されたことを特徴とする取出し電極用ストラップが提供される。
本発明によれば、寄生インダクタンスを低減させて、高速スイッチング動作を可能とした半導体装置及び取出し電極用ストラップを提供することができる。
以下、本発明の半導体装置の実施形態を図面に基いて説明する。
図１は、本発明の第１実施形態の半導体装置の要部構成を表す斜視図であり、 図２は、図１のII−II線断面図である。
この半導体装置１０は、半導体素子としてパワーＭＯＳＦＥＴを使用した例を示しており、ＭＯＳＦＥＴ１３の上面にはソース電極１３Ｓおよびゲート電極１３Ｇが設けられ、下面にはドレイン電極１３Ｄが設けられている。この半導体装置１０は、互いに対向する第１のリードフレーム１１および第２のリードフレーム１２を有し、第１のリードフレーム１１にＭＯＳＦＥＴ１３を半田または導電性接着剤でマウントすることにより、ＭＯＳＦＥＴ１３のドレイン電極１３Ｄとドレイン端子１４とが電気的に接続されている。ＭＯＳＦＥＴ１３のゲート電極１３Ｇとゲート端子１５とはボンディングワイヤ１６で接続されている。さらに、ＭＯＳＦＥＴ１３のソース電極１３Ｓと第２のリードフレーム１２とが取出し電極２０で接続され、ソース電極１３Ｓとソース端子１７が電気的に接続されている。
取出し電極２０は、下層の第１の導体２１と上層の第２の導体２２とが絶縁層２３を介して積層された構成を有する。各導体２１、２２は、例えばアルミニウムや銅の薄板であり、絶縁層２３の材料としては例えば電気絶縁性の樹脂を用いることができる。そのような樹脂としては、例えば、ポリイミド、エポキシ樹脂、フェノール樹脂、シリコーン樹脂、シリコンゴム、ポリエチレン、ポリ塩化ビニル、ナイロン、ポリカーボネート、フッ素樹脂、カプトンをはじめとした各種のものを用いることができる。また、樹脂以外にも、例えばシリケートガラスやその他酸化物や窒化物などの無機材料を用いてもよい。
この取出し電極２０は、両端に段落ちした接続部２０ａ、２０ｂが形成された側面略凸形状の成型品である。そして、第１の導体２１の一端の接続部２０ａはＭＯＳＦＥＴ１３のソース電極に接続され、他端の接続部２０ｂは第２のリードフレーム１２に接続されている。第２の導体２２はフローティング状態になっている。ＭＯＳＦＥＴ１３および取出し電極２０はモールド樹脂２５により封止されて、半導体装置１０のパッケージを構成している。なお、図１においては、モールド樹脂２５を省略して表した。
ＭＯＳＦＥＴ１３がオンすると、図２に示すように、矢印Ａの方向、すなわち、ソース電極１３Ｓからソース端子１５方向の電流が第１の導体２１を流れる。そうすると、相互誘導作用により第２の導体２２に矢印Ｂで示すような逆向きの誘導電流（渦電流）が流れる。この誘電電流による相互インダクタンスによって、第１の導体２１の実効インダクタンスが減少する。このインダクタンスが減少する効果は、絶縁層２３の厚さが薄いほど良く、後に詳述するように１００マイクロメータ以下とすることが望ましい。
このように取り出し電極２０の寄生インダクタンスを低減することにより、半導体装置のスイッチング速度を向上させることができる。つまり、高速動作が可能な半導体装置を提供できる。また同時に、本実施形態によれば、半導体装置のターンオンロスを抑制できる。
図３は、ＭＯＳＦＥＴ１３の取出し電極２０のインダクタンス（ｎＨ）とターンオンロス（Ｊ：ジュール）との関係を計算により求めた結果を表すグラフ図である。なお、ターンオンロスは、ドレイン・ソース間の電流×電圧を時間積分することにより求めた。
図３において、直線Ａは電流を５アンペア、直線Ｂは電流を２０アンペアとしたときのインダクタンスとターンオンロスとの関係を示す。図３から明らかなように、インダクタンスが小さいほどターンオンロスが小さくなる。したがって、積層構造によりインダクタンスの低下を図った取出し電極２０を設けた本実施形態の半導体装置は、ターンオンロスを低下させることができる。
第１の導体２１と第２の導体２２を絶縁層２３を介して積層した配線構造においては、両導体２１、２２間の間隔が小さくなるほど配線インダクタンスが小さくなる。そして、導体２１、２２間の間隔が１００マイクロメータを下回ると、配線インダクタンスは概ね一定となる。例えば、導体２１、２２間の間隔が１０ｍｍで配線インダクタンスが約０．５ｎＨ（ナノヘンリー）であるとすると、間隔を１００マイクロメータにするとインダクタンスは約０．０５ｎＨとなり、約１０分の１に低下する。そして、導体２１、２２の間隔をこれ以下に狭めても配線インダクタンスはほぼ横ばい、すなわち０．０５ｎＨ程度である。したがって、導体間の間隔は１００マイクロメータ以下とすることが望ましい。
図４は、本発明の第２実施形態の半導体装置の要部構成を表す断面図であり、図１のII−II線断面に対応する断面図である。
本実施形態では、第２の導体２２を第１実施形態のものよりも短くし、第２の導体２２の端部を第１の導体２１の接続部２０ａ、２０ｂよりも内端寄りに設けている。本実施形態では、第１の導体２１の接続部２０ａ、２０ｂの上部には絶縁層２３および第１の導体２２が除去されている構造であるので、接続部２０ａ、２０ｂを超音波ボンディングや熱圧着あるいは半田付け等によりＭＯＳＦＥＴのソース電極に接続しても、絶縁層２３が破壊（または溶融）して導体２０ａと導体２０ｂとが接触するおそれがない。その結果として、相互誘導作用による寄生インダクタンスの低減効果を確実に得ることができる。
図５は、本発明の第３実施形態の半導体装置の要部構成を表す断面図であり、図１のII−II線断面に対応する断面図である。
本実施形態では、第２の導体２２を絶縁層２３を介して第１の導体２１の上部に積層するとともに、第２の導体２２に対向するように、第１の導体２１の下面に絶縁層２８を介して第３の導体２９を設けている。つまり、第１の導体２１の上下にそれぞれ絶縁層２３、２８を挟んで導体２２、２９が設けられている。
このようにすると、第１の導体２１にソース電流を流した時に、第２の導体２２と第３の導体２９の両方で相互誘導作用による誘導電流が流れ、その相互インダクタンスにより第１の導体２１に発生する磁束を打ち消すことができる。
図６は、本発明の第４実施形態の半導体装置の要部構成を表す断面図であり、図１のII−II線断面に対応する断面図である。
本実施形態では、第２の導体２２をモールド樹脂２５の表面に露出させ、放熱板２６としても機能させる。すなわち、絶縁層２３の上面を平坦面とし、この上に第２の導体２２を積層する。第２の導体２２の面積を大きくし、また厚みも比較的大きくすると、放熱効果が向上する。こうすることにより、寄生インダクタンスの低減効果と、放熱効果の両方を得ることができる。第１実施形態に関して前述したように、相互誘導電流による寄生インダクタンス低減効果を得るためには、絶縁層２３の厚さは薄いほど良く、数μｍ〜数十μｍにすることが望ましい。絶縁層２３がこの程度の厚みである場合には、熱伝導の損失も低減し、ＭＯＳＦＥＴ１３において発生した熱を第１の導体２１から絶縁層２３を介して第２の導体２２に効率的に放出させることが可能となる。
図７（ａ）は、本発明の第５実施形態の半導体装置の要部構成を表す斜視図であり、図７（ｂ）は、図７（ａ）のｂ−ｂ線断面図である。
本発明の第５実施形態を示す。
第５実施形態では、第１および第２のリードフレーム１１、１２の上面および両者の間隙部分にモールド樹脂３０を設け、各リードフレーム１１、１２の下方にＭＯＳＦＥＴ１３が設けられている。ＭＯＳＦＥＴ１３のソース電極１３Ｓと第１のリードフレーム１１とが半田３１で接続され、ソース電極１３Ｓとソース端子１７が電気的に接続されている。また、ＭＯＳＦＥＴ１３のゲート電極１３Ｇと第２のリードフレーム１２とが半田３２で接続され、ゲート電極１３Ｇとゲート端子１５が電気的に接続されている。モールド樹脂３０の上面には、放熱板３３を兼ねた第２の導体２２を積層されている。本実施形態では、第１のリードフレーム１１が第１の導体を兼ねている。すなわち、ソース電流が第１のリードフレーム１１を流れると、モールド樹脂３０を介して第２の導体２２に誘導電流（渦電流）が流れる。この誘導電流による相互インダクタンスにより第１のリードフレーム１１の実効インダクタンスが低減する。
またさらに、本実施形態においては、第２の導体２２が放熱板３３を兼ねることにより、ＭＯＳＦＥＴ１３において生じた熱を上方に効率的に放散させることができる。なお、ＭＯＳＦＥＴ１３は、そのドレイン電極１３Ｄが図示しない実装基板などに直接、マウントされるので、ドレイン電極１３Ｄを介して実装基板の側にも高い効率で放熱することが可能となる。
なお、上述した各実施形態に関しては、半導体素子としてＭＯＳＦＥＴ１３を用いた具体例を説明したが、本発明はこれには限定されず、トランジスタ、ＩＧＢＴ、ダイオード、サイリスタをはじめとする各種の半導体素子を用いることができる。
また、取出し電極２０についても、第１の導体２１と第２の導体２２を絶縁層２３を介して積層した３層構造を例示したが、導体と絶縁層とを交互に積層させた５層以上の任意の多層構造であってよい。
図８は、絶縁層２３に代えて、第１の導体２１と第２の導体２２との間に空隙３８を設けた取り出し電極を例示する断面図である。すなわち、本具体例の場合、空隙３８をもって絶縁層としている。空隙３８を設けるには、第１の導体２１と第２の導体２２の間の数箇所に絶縁層からなるスペーサ３９を配置すればよい。
図９は、可撓性のあるストラップ状の取出し電極を表す斜視図である。
図９において、２枚のアルミニウムや銅等の金属薄板からなる長尺金属リボン４０、４１を絶縁層４２を介して積層した長尺の積層導体リボンテープ４４を作成し、この積層導体リボンテープ４４を半導体装置に合わせて最適の寸法に切断することにより、取出し電極用のストラップ４５を製作する。なお、必要に応じて中央部に湾曲部４６を形成しておくことにより、モールド樹脂との密着性を向上させることができる。または、図２などに例示したように、積層導体リボンテープをプレスなどで屈曲状に成形してもよい。
この取出し電極用ストラップ４５は、長尺の積層導体リボンテープ４４を切断することにより製作が可能であり、簡単な工程で低コストで取出し電極ストラップ４５を製造することができるとともに、半導体装置に合わせて任意の寸法に切断することができるので、汎用性に優れる。このような取出し電極用ストラップ４５を用いることにより、ストラップボンディング装置により自動ボンディングが可能になる（特許文献２参照）。
図１０は、ＭＯＳＦＥＴ１３、リードフレーム１１、１２および取出し電極２０を有する一般的な半導体装置を比較例として表した斜視図である。
同図に示すように、一般の半導体装置では、取出し電極２０は１枚の導体で構成されているため、寄生インダクタンスが大きくなる。
図１１は、上記半導体装置を使用したスイッチング回路を表す模式図である。
同図において、１はＭＯＳＦＥＴ、２は負荷、３は主電源、４はソース取出し電極の寄生インダクタンスを示している。ＭＯＳＦＥＴ１のゲートがオンするとドレイン−ソース間に電流が流れ、ソースの寄生インダクタンス４に流れる電流Ｉにより電圧Ｖが発生する。この電圧Ｖはゲート電圧を下げるように働き、このため、ゲートのオン抵抗が高くなるとともに、ゲート電圧の低下に伴ってターンオンの時間が長くなり、スイッチング損失が大きくなるという問題が生じていた。したがって、寄生インダクタンスはできるだけ小さくすることが望まれている。
これに対して、本実施形態によれば、上述したように、ＭＯＳＦＥＴ１３のソース電極とパッケージのソース端子１５を接続する取出し電極２０を、絶縁層２３または空隙３８を介して積層した多層構造とすることにより、誘導電流による相互インダクタンスによって配線の寄生インダクタンスの低減を図ることができる。
本発明の第１実施形態に係わる半導体装置の斜視図である。 図１のII−II線断面図である。 寄生インダクタンスとターンオンロスの関係を示す図である。 本発明の第２実施形態に係わる半導体装置の断面図である。 本発明の第３実施形態に係わる半導体装置の断面図である。 本発明の第４実施形態に係わる半導体装置の断面図である。 本発明の第５実施形態に係わる半導体装置で、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線断面図である。 取出し電極の第２の構造例を示す断面図である。 取出し電極の第３の構造例を示す斜視図である。 比較例の半導体装置の斜視図である。 ＭＯＳＦＥＴを使用したスイッチング回路である。
符号の説明
１０ 半導体装置、 １１、１２ リードフレーム、 １３ 半導体素子（ＭＯＳＦＥＴ）、 １３Ｄ ドレイン電極（第２の主電極）、 １３Ｇ ゲート電極（制御電極）、 １３Ｓ ソース電極（第１の主電極）、 １４ ドレイン端子、 １５ ゲート端子、 １５ ソース端子、 １６ ボンディングワイヤ、 １７ ソース端子、 ２０ 取り出し電極、 ２０ａ、２０ｂ 接続部、 ２１、２２ 導体、 ２３ 絶縁層（絶縁層）、 ２５ モールド樹脂、 ２６ 放熱板、 ２８ 絶縁層、 ２９ 導体、 ３０ モールド樹脂、 ３１、３２ 半田、 ３３ 放熱板、 ３８ 空隙、 ３９ スペーサ、 ４０ 長尺金属リボン、 ４２ 絶縁層、 ４４ 積層導体リボンテープ、 ４５ 取出し電極用ストラップ、 ４６ 湾曲部

Claims (5)

  1. 第１のリードと、
    第２のリードと、
    前記第１のリードにマウントされた半導体素子と、
    前記半導体素子と前記第２のリードとを接続する取り出し電極と、
    を備え、
    前記取り出し電極は、前記半導体素子と前記第２のリードとを電気的に接続する第１の導体と、前記第１の導体と電気的に絶縁された第２の導体と、前記第１の導体と前記第２の導体との間に設けられた絶縁層と、を有することを特徴とする半導体装置。
  2. 前記第１の導体は、前記取り出し電極と前記半導体素子との接続部及び前記取り出し電極と前記リードとの接続部で露出していることを特徴とする半導体装置。
  3. 前記半導体素子を覆う封止体をさらに備え、
    前記第２の導体は、前記封止体から露出してなることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１の主面に設けられた第１の電極と、前記第１の主面に対向する第２の主面に設けられた第２の電極と、を有する半導体素子と、
    前記第１の電極に一端が接続された第１のリードと、
    前記第１のリードの他端と、前記第２の電極と、を露出させつつ前記半導体素子と前記第１のリードとを覆う絶縁体と、
    前記絶縁体を介して前記第１のリードの前記一端と対向する導体と、
    を備えたことを特徴とする半導体装置。
  5. 半導体素子とリードとを接続する取出し電極用ストラップであって、少なくとも一対の金属リボンテープが絶縁層を挟んで積層されたことを特徴とする取出し電極用ストラップ。
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