JP2008180802A - アクティブマトリクス型表示装置 - Google Patents

Abstract

【課題】アクティブマトリクス型有機ＥＬパネルをデジタル駆動で駆動する際に、１回のデータ書き込みで階調表現を可能にする。
【解決手段】各色の１画素を、さらに複数の異なる発光強度を生成する分割画素１０−０１０−１，１０−２に分割する。各分割画素の発光強度に重み付けし、映像データの各ビットデータを各分割画素に書き込み、各分割画素において、各ビットの重みに対応した発光強度を生成する。
【選択図】図２Ａ

Description

本発明は、１画素を複数の分割画素にて構成するアクティブマトリクス型表示装置に関する。

従来より、有機ＥＬ素子を発光素子とした表示パネルが知られており、薄型の表示装置として普及してきている。この有機ＥＬ表示装置には、パッシブ型とアクティブ型があるが、各画素に薄膜トランジスタを設け表示を制御するアクティブマトリクス型のものがより高精細な表示が可能であり、主流となってきている。

有機ＥＬ素子は、電流駆動型の素子であり、その発光量をアナログデータで制御するためには、各画素にデータ電圧に応じて電流量が制御される駆動トランジスタが設けられる。しかし、この駆動トランジスタの特性のバラツキを抑え、データ電圧に応じて常に適正な電流を流すことは難しい。

そこで、アクティブマトリクス型有機ＥＬパネルをデジタル駆動する方法が提案されている（特許文献１）。デジタル駆動によれば各画素における発光量は一定でよく、駆動トランジスタの特性バラツキの影響を抑制することができる。

特開２００５−３３１８９１号公報

ここで、デジタル駆動では、１フレーム期間を複数のサブフレーム期間に分割し、それぞれある一定の発光期間が与えられたサブフレーム期間に点灯するか否かを制御する。従って、データをサブフレーム毎に画素に書き込む必要がある。このため、フレームメモリを導入し、１フレームのデータをここに書き込んでおき、各サブフレームに対応するデータをフレームメモリから読み出し各画素に供給する必要があった。

本発明は、アクティブマトリクス型表示装置であって、各画素が、複数の分割画素から構成されるとともに、各分割画素はデータ記憶素子を有し、供給されるデータに基づいて発光し、各分割画素は、その発光量が重み付けされており、１画素についての複数ビットのデータの各ビットを対応して発光量が重み付けされた分割画素に供給することを特徴とする。

また、各分割画素は、供給される電源電圧が重み付けされていることで、発光量が重み付けされていることが好適である。

また、前記各分割画素に供給される電源電圧が切り替え可能であることが好適である。

また、各分割画素は、データ記憶素子として、１ビットのスタティックメモリを含むことが好適である。

また、各分割画素は、発光素子として有機ＥＬ素子を含むことが好適である。

このように、本発明によれば、１画素を複数の分割画素に分割し、これらの発光強度を異ならせることで、階調データによって分割画素の発光を制御して階調表示が行える。従って、フレームメモリを不要とすることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１Ａおよび図１Ｂには、画素回路内にスタティックメモリを導入した分割画素回路構成が示されている。図１Ａは、分割画素等価回路図、図１Ｂは発光面の反対側から見た分割画素回路配置配線図である。

図における画素は、発光に寄与する第１有機ＥＬ素子１、それを駆動する第１駆動トランジスタ２、発光に寄与しない第２有機ＥＬ素子３、それを駆動する第２駆動トランジスタ４、選択信号が供給されるゲートライン６により、第１駆動トランジスタ２のゲート端子へ、データライン７に供給されたデータ電圧の供給を制御するゲートトランジスタ５から構成されている。なお、この例において、第１駆動トランジスタ２、第２駆動トランジスタ４、ゲートトランジスタ５は、ｐチャネル型である。

第１有機ＥＬ素子のアノードは第１駆動トランジスタ２のドレイン端子と第２駆動トランジスタ４のゲート端子に接続され、第１駆動トランジスタ２のゲート端子は第２有機ＥＬ素子３のアノードと第２駆動トランジスタ４のドレイン端子とゲートトランジスタ５のソース端子に接続され、ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へ接続され、第１駆動トランジスタ２、第２駆動トランジスタ４のソース端子は電源ライン８へ、第１有機ＥＬ素子１、第２有機ＥＬ素子３のカソードはカソード電極９へ接続されている。

このような画素において、ゲートライン６が選択される（Ｌｏｗとされる）とゲートトランジスタ５がオンし、データライン上に供給されているデータ電圧がゲートトランジスタ５を介して画素回路内部に取り込まれる。データ電圧がＬｏｗの場合、第１駆動トランジスタ２がオンする。第１駆動トランジスタ２がオンすると、第１有機ＥＬ素子１のアノードは、電源電圧ＶＤＤが供給されている電源ライン８に接続され、第１有機ＥＬ素子１に電流が流れて発光する。それと同時に第２駆動トランジスタ４のゲート端子もＶＤＤとなり、第２駆動トランジスタ４はオフし、それによって第２有機ＥＬ素子３のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは第１駆動トランジスタ２のゲート端子に供給されるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５がオフした後も、書き込まれたデータＬｏｗがＶＤＤ及びＶＳＳが与えられている間維持される。

データ電圧がＨｉｇｈの場合、第１駆動トランジスタ２はオフして第１有機ＥＬ素子１のアノードはカソード電位ＶＳＳまで低下する。このカソード電位ＶＳＳは第２駆動トランジスタ４のゲート端子に供給されるため、第２駆動トランジスタ４はオンし、第２有機ＥＬ素子３のアノードは電源電圧ＶＤＤが供給される電源ライン８に接続され、第２有機ＥＬ素子３に電流が流れる。第２有機ＥＬ素子３のアノード電位は第１駆動トランジスタ２のゲート端子に反映され、電源電圧ＶＤＤとなるため、ゲートライン６をＨｉｇｈとしてゲートトランジスタ５をオフした後も、書き込まれたデータＨｉｇｈがＶＤＤ及びＶＳＳが与えられている間維持される。
このように図１Ａ、１Ｂの画素では第１駆動トランジスタ２および第２駆動トランジスタ４から構成されるスタティックメモリにデータが記憶され、これによって第１有機ＥＬ素子１の発光が制御される。従って、１度データを書き込むとそのデータが保持されるため、一定周期でデータを再書き込みするためのリフレッシュ動作を行う必要がない。なお、図１Ａ、１Ｂの画素では、第２有機ＥＬ素子３は発光に寄与しないため、第１有機ＥＬ素子１の発光状態が画素の発光状態を決定する。

発光に寄与しない第２有機ＥＬ素子３の構成方法としては、第１有機ＥＬ素子１と異なる発光しない素子を形成する方法もあるが、発光する第１有機ＥＬ素子１と発光しない有機ＥＬ素子３の２つの素子を形成する必要があるため、製造工程が複雑になる。そこで、同じ素子で両者を形成し、第２有機ＥＬ素子３を、画素回路を形成する配線やブラックマトリクスなどで遮光し、光が発光面から外へ出ないように形成することで容易に実現できる。

いずれにしても、第２有機ＥＬ素子３は発光に寄与しないため、図１Ｂに示されるように発光面積を小さくし、発光する第１有機ＥＬ素子１の発光面積が大きく確保できるように配置配線することが好適である。

図２Ａ、２Ｂには、１色についての１つの画素を３つの分割画素１０−０、１０−１、１０−２から構成する例が示してある。すなわち、分割画素１０−０，１０−１，１０−２は、各色の画素であり、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白）のそれぞれ画素が図２のように３つの分割画素から成り立っている。図２Ａは等価回路図、図２Ｂは発光面の反対側からみた配置配線図である。

図における３つの分割画素１０−０、１０−１、１０−２は、それぞれの電源ライン８−０、８−１、８−２が配置されており、図３に示される有機ＥＬ素子の電流電圧特性図から決定される、電源電圧Ｖ０、Ｖ１、Ｖ２が電源ライン８−０，８−１，８−２にそれぞれ供給される。

電源電圧Ｖ０、Ｖ１、Ｖ２は、図３に示されているように、分割画素１０−０、１０−１、１０−２それぞれの有機ＥＬ素子に流れる電流Ｉ０、Ｉ１、Ｉ２の比が１：２：４となるように決定された電圧であり、分割画素１０−０、１０−１、１０−２に供給されるデータ電圧によりオンした場合、８通りの発光強度が得られる。例えば、順にゲートライン６−０を選択し、分割画素１０−０にＬｏｗデータを書き込み、続いてゲートライン６−１を選択し、分割画素１０−１にＨｉｇｈデータを書き込み、続いてゲートライン６−２を選択し、分割画素１０−２にＬｏｗデータを書き込むと、分割画素１０−０はオン、１０−１はオフ、１０−２はオンとなり、画素電流Ｉ＝Ｉ０＋Ｉ２＝１＊Ｉ０＋４＊Ｉ０＝５＊Ｉ０が生成される。発光強度は電流に比例するため、全分割画素が点灯するピーク輝度の５／８の輝度が生成される。

この場合、分割画素１０−０、１０−１、１０−２には異なる電源電圧Ｖ０、Ｖ１、Ｖ２が供給されるため、分割画素１０−０、１０−１、１０−２に書き込むデータ電圧はすべての分割画素１０−０、１０−１、１０−２の第１駆動トランジスタ２をオンオフ可能な電圧である必要がある。ここでは、Ｖ２が最大電源電圧であるため、例えばオン電圧をＶＳＳ、オフ電圧をＶ２とすれば、すべての分割画素もそのデータ電圧でオンオフすることが可能である。

図４には、単色表示のｎ行ｍ列アクティブマトリクス型有機ＥＬパネルの全体構成、図５にはその駆動タイミングチャートが示されている。フルカラー表示の場合には、各色に対し、同様な構成が図４に追加される。

データドライバ１１には、３ビットデータが入力Ｘ０（ビット０）、Ｘ１（ビット１）、Ｘ２（ビット２）に入力され、ドットクロックＤＣＬＫ（図４には図示せず）を入力することにより、各ビットデータを格納するシフトレジスタ１３に順次１ライン分取り込まれる。

シフトレジスタ１３に取り込まれた１ライン分の３ビットデータは、取り込まれた３ビットデータの出力を制御するマルチプレクサ１４と、イネーブルラインＥＸ０、ＥＸ１、ＥＸ２によってデータライン７に反映される。１ライン分のデータの取り込みが完了し、イネーブルラインＥＸ０が選択されればビット０、ＥＸ１が選択されればビット１、ＥＸ２が選択されればビット２がデータライン７へ出力される。

それと同時に、ゲートドライバ１２の入力Ｙには、選択データ（この例ではＨｉｇｈ）が入力され、これがシフトレジスタ１５に取り込まれる。シフトレジスタ１５は垂直転送クロックによって選択データを順次転送する。通常は、ｎラインのシフトレジスタ１５のうち、１ラインのレジスタにのみ選択データ（Ｈｉｇｈ）が格納され、そのラインが選択される。シフトレジスタ１５の選択データが格納されている第ｋラインにおいて、イネーブルラインＥＹ０が選択されると、第ｋラインの分割画素１０−０が選択され、データライン７に供給されているビット０のデータが第ｋラインの分割画素１０−０に書き込まれる。同様に、イネーブルラインＥＹ１が選択されれば第ｋラインの分割画素１０−１にビット１のデータが書き込まれ、イネーブルラインＥＹ２が選択されれば第ｋラインの分割画素１０−２にビット２のデータが書き込まれる。電源ライン８−０、８−１、８−２それぞれに電源電圧Ｖ０、Ｖ１、Ｖ２が供給されてため、３つの分割画素１０−０、１０−１、１０−２によって、その画素のビットデータに対応した発光強度が得られる。

この動作が第１ラインから第ｎラインまで繰り返されることにより、全画素に映像データが書き込まれ、全画素の発光が制御される。

このように１画素を、ビットデータの重みに対応した発光強度を示す複数の画素に分割することで多階調化が可能となるため、サブフレームを用いて多階調化する必要がなく、そのためフレームメモリも必要ない。また、分割画素数を６、８とさらに増加させることで６ビット、８ビットの多階調化も可能となる。

さらに、図４に示される構成は、すべてデジタル回路で構成可能であるため、低温ポリシリコンなどの高性能トランジスタを用いるとデータドライバ１１、ゲートドライバ１２を同じガラス基板上に形成することが可能であるため、さらに低コスト化が可能である。

また、分割画素回路は、図１Ａ、１Ｂに示されるスタティックメモリを導入した構成である必要はなく、第２有機ＥＬ素子３、第２駆動トランジスタ４を略し、第１駆動トランジスタ２のゲート端子と電源ライン８との間に保持容量を導入した画素回路を用いても良い。この場合は常に一定周期で映像データを再書き込みするリフレッシュ動作が必要である。

さらに、分割画素それぞれの有機ＥＬ素子の劣化を均一化するため、電源ライン８−０、８−１、８−２に供給する電圧Ｖ０、Ｖ１、Ｖ２を適当な周期で切り替えても良い。つまり、図６に示されるように、８−０にＶ０、８−１にＶ１、８−２にＶ２を供給する組み合わせＡ、８−０にＶ２、８−１にＶ０、８−２にＶ１を供給する組み合わせＢ、８−０にＶ１、８−１にＶ２、８−２にＶ０を供給する組み合わせＣをあるタイミングで交互に入れ替え、その入れ替えた組み合わせに対応してイネーブルラインを選択すれば、矛盾なくビットデータに対応した発光強度を示す分割画素にビットデータを書き込むことができる。

すなわち、例えば組み合わせＢに切り替えた場合、ビット０のデータはＥＸ０とＥＹ１の選択により、Ｖ０の電源電圧が電源ライン８−１に供給されている分割画素１０−１に書き込まれ、ビット１のデータはＥＸ１とＥＹ２の選択により、Ｖ１の電源電圧が電源ライン８−２に供給されている分割画素１０−２に書き込まれ、ビット２のデータはＥＸ２とＥＹ０の選択により、Ｖ２の電源電圧が電源ライン８−０に供給されている分割画素１０−０に書き込まれる。

同様に組み合わせＣに切り替えた場合では、ビット０のデータはＥＸ０とＥＹ２の選択により、Ｖ０の電源電圧が電源ライン８−２に供給されている分割画素１０−２に、ビット１のデータはＥＸ１とＥＹ０の選択により、Ｖ１の電源電圧が電源ライン８−０に供給されている分割画素１０−０に、ビット２のデータはＥＸ２とＥＹ１の選択により、Ｖ２の電源電圧が電源ライン８−１に供給されている分割画素１０−１に書き込まれる。

このように電源電圧Ｖ０、Ｖ１、Ｖ２を電源ライン８−０、８−１、８−２に切り替えて供給し、然るべき画素にビットデータを書き込むことで分割画素に印加される電圧を均一化し、有機ＥＬ素子の劣化を平滑化できる。

このような構成は、組み合わせＡ，Ｂ，Ｃの選択を示す信号に応じて、切り替えられるスイッチを設け、このスイッチによってＶ０，Ｖ１，Ｖ２のいずれを電源ライン８−０，８−１，８−２のいずれに供給するかを切り替えればよい。

また、図７に示されるように、データドライバ１１とゲートドライバ１２をドライバＩＣとして実現し、それ以外の画素回路や、ゲートドライバ１２の出力をゲートライン６へ選択出力するセレクタ１６、ゲートトランジスタ５を非選択とする電圧Ｖｏｆｆをゲートライン６へ選択出力するセレクタ１７をＰ型のトランジスタで形成することが好適である。このように、Ｐ型トランジスタのみで有機ＥＬパネルを構成すると、さらに低コスト化でき、より高速動作が必要となる高解像度化、より駆動力を必要とする大型化も容易に実現できる。

図７の構成における動作について説明する。分割画素１０−０にデータを書き込む場合、ＥＹ０のみをＬｏｗ（ＥＹ１、ＥＹ２をＨｉｇｈのまま）とする。これにより、全ラインの分割画素１０−０のゲートライン６−０は、非選択電圧Ｖｏｆｆの供給が断たれ、ゲートドライバ１２の出力に接続される。ゲートドライバ１２の出力は、１ラインのみ選択電圧Ｖｏｎを出力し、それ以外は非選択信号Ｖｏｆｆが出力する。このため、選択されるゲートライン６−０にのみ、選択電圧Ｖｏｎ、それ以外のゲートライン６−０には非選択電圧Ｖｏｆｆが供給される。そこで、選択するラインにのみデータが書き込まれる。

同様な操作をＥＹ１、ＥＹ２においても繰り返すことで、図４と同様な書き込み動作並びに電源電圧Ｖ０〜２を切り替えることによる有機ＥＬ素子の劣化均一化処理を、より低コストなＰ型トランジスタのみを用いて実現できる。

分割画素の等価回路図である。 分割画素の配置配線図である。 画素の等価回路図である。 画素の配置配線図である。 有機ＥＬ素子の電流電圧特性図である。 有機ＥＬパネルの全体構成図である。 有機ＥＬパネルの駆動タイミングチャートである。 電源電圧設定切り替えテーブルである。 Ｐ型トランジスタのみで構成される有機ＥＬパネルの全体構成図である。

符号の説明

１ 第１有機ＥＬ素子、２ 第１駆動トランジスタ、３ 第２有機ＥＬ素子、４ 第２駆動トランジスタ、５ ゲートトランジスタ、６ ゲートライン、７ データライン、８ 電源ライン、９ カソード電極、１０ 分割画素、１１ データドライバ、１２ ゲートドライバ、１３ シフトレジスタ、１４ マルチプレクサ、１５ シフトレジスタ、１６，１７ セレクタ。

Claims (5)

1. アクティブマトリクス型表示装置であって、
   各画素が、複数の分割画素から構成されるとともに、各分割画素はデータ記憶素子を有し、供給されるデータに基づいて発光し、
   各分割画素は、その発光量が重み付けされており、１画素についての複数ビットのデータの各ビットを対応して発光量が重み付けされた分割画素に供給することを特徴とするアクティブマトリクス型表示装置。
2. 請求項１に記載のアクティブマトリクス型表示装置において、
   各分割画素は、供給される電源電圧が重み付けされていることで、発光量が重み付けされていることを特徴とするアクティブマトリクス型表示装置。
3. 請求項２に記載のアクティブマトリクス型表示装置において、
   前記各分割画素に供給される電源電圧が切り替え可能であることを特徴とするアクティブマトリクス型表示装置。
4. 請求項１〜３のいずれか１つに記載のアクティブマトリクス型表示装置において、
   各分割画素は、データ記憶素子として、１ビットのスタティックメモリを含むことを特徴とするアクティブマトリクス型表示装置。
5. 請求項１〜４のいずれか１つに記載のアクティブマトリクス型表示装置において、
   各分割画素は、発光素子として有機ＥＬ素子を含むことを特徴とするアクティブマトリクス型表示装置。

Images