JP2008147480A - 半導体集積回路とその設計方法 - Google Patents

Abstract

【課題】論理変更の自由度を高くする。
【解決手段】所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な１段以上で構成された補助セルを１種類以上用意し、回路接続情報に基づき複数種類の機能セルを配置配線後、所定の領域の未使用領域に配置可能な任意の補助セルを１つ以上配置し、回路接続情報に変更があった場合、未使用領域に配置された補助セルを使う。
【選択図】図１

Description

本発明は、半導体集積回路の設計方法及びそのような半導体集積回路の設計方法によって設計された半導体集積回路に関する。

近年の製品の小型化、低消費電力化の要求に対し、半導体集積回路の設計においては、微細化技術及び高集積技術も伴って、従来では複数のチップから構成されていた複雑かつ高度な機能を複数のマクロセルにおいて実現することが可能となり、図５に示すように、これらのマクロセルを１チップに集約させたＩＣの実現が一般的となっている。

その手法の一つであるエンベデッドアレイ方式においては、最初にシステム設計を行い、ロジック部のゲート数、及び搭載するマクロセル（ＲＡＭ、ＲＯＭ、ＰＬＬなど）を決定したのち、マクロセルが配置されない領域にはゲートアレイのベーシックセルのような基本セルを規則的に配列してベースバルクと呼ばれる下地部分の構成を行う。その後、この必要なマクロセルと基本セルから構成されるベースバルクについて、配線工程前まで製造を進める。この製造作業と並行して、ゲートアレイと同様にロジック部の回路設計〜配線工程〜ポストシミュレーションを行い、設計作業を終了したのちに配線工程の製造を行い、チップを完成させる。このように、エンベデッドアレイ方式では、製造工程の一部と設計作業を同時期に行うことで、開発期間の短縮が実現可能である。

エンベデッドアレイ方式の利点としては、さらに、論理修正に対する自由度が上げられる。ポストシミュレーション過程において論理修正が必要となった場合には、ロジック部を構成するための基本セルの配列上において、同一ベースバルクで構成される他の機能セルへの変更及びそれに伴う接続情報及び配線の変更を行うことにより、下地部分を作り直すことなく、配線工程のみの修正にて、機能変更を行うことが可能である。

またはサンプル作成後の動作評価ののちに論理修正が必要となった場合においても、ロジック部の変更によって所定の問題を解決できる場合には、前述のポストシミュレーション過程における論理修正と同様に、下地部分を変更することなく論理の変更を行うことができるため、配線工程のやり直しのみで対応可能であり、開発期間の短縮及び開発コストの低減を実現できる。

一方、スタンダードセル方式は、白紙状態のウェハに予め用意された機能セルを配置・配線する方式であり、各機能セルは固有のバルク構造を持つことから、エンベデッドアレイ方式やゲートアレイに比べ、高集積化、高速化、低消費電力化等の効果を得られやすいことが特徴である。しかし、スタンダードセル方式は、ウェハの拡散層から作るため、論理修正を行うのに伴って、配線工程だけではなく下地部分の変更も必要となり、開発期間の長期化及び開発費用の増加が問題となる。

そこで、所定の回路接続情報に基づき必要な機能セルを初期配置後、当初の回路接続情報とは関係していない未使用領域にいくつかの機能セルを配置しておき、論理修正が必要となった場合には、これら空き領域の機能セルを利用して論理修正を行う手法がある。

また、例えば特許文献１及び特許文献２には、部分的な論理修正を可能にするための手段として、複数論理を実現できる補助セルを未使用領域に仮配置する方法が記載されている。また、特許文献３には、未使用領域のサイズに応じて複数種類のサイズの補助セルを配置する方法が記載されている。

特開平１０−２４２２８９号公報 特開２００２−１６１４３号公報 特開２００１−３５８２２１号公報

しかしながら、空き領域に配置した機能セルを利用して論理修正を行う手法の場合、論理修正に備えて予め空き領域に配置する機能セルは、遅延速度の調整など一部の論理修正に対応できるような機能セルを配置することが一般的であり、どのような論理修正にも対応できるわけではない。

また、設計者が設計の初期段階において論理修正を想定して、予め空き領域に埋め込む機能セルの種類を特定することは困難である。また、論理修正に対応可能な機能セルが予め埋め込まれていた場合においても、論理修正を行いたい箇所と、埋め込まれている機能セルの配置位置が離れている場合、配線遅延が発生し希望するタイミングを得られないので、場合によっては下地部分からの再作成が必要となってしまう。

また、特許文献１及び特許文献２の手法の場合、スタンダードセル方式の機能セルは、レイアウト手法の制約により一定の高さに統一されており、さらに高集積化を目的とするため、セルの高さを可能な限り低く抑える必要もある。そのため、ロジック部の空き領域に予め配置する補助セルについてもセルの高さを揃える必要があり、このような条件の下で作成される補助セルにより構成できる論理は限定されてしまう。従って、このような補助セルの配列を利用した論理修正においては、例えばセル駆動能力の変更のような簡易的な論理変更に限定されてしまい、フリップフロップの挿入等のより高度な設計変更があった際は、ベースバルク構造からの変更が加わり、開発期間が長期化し再作成による開発費用の増加を招いてしまう。

また、特許文献３の手法の場合、補助セルの構造として、様々な論理修正を対応可能にするための特徴は記されていない。

本発明は、このような事情に鑑みてなされたものであり、半導体集積回路における未使用領域を利用して所定の補助セルを配置することにより、論理修正に対応可能な機能セルの種類を充実させ、設計者が所望する高集積化や低消費電力化等をより効果的に実現できるという従来のスタンダードセル方式の利点を損なうことなく、ゲートアレイのように多様な論理修正の要求に柔軟に対応できる半導体集積回路の設計方法及びそのような半導体集積回路の設計方法によって設計された半導体集積回路を提供することを目的とするものである。

上記課題を解決するために、本発明の半導体集積回路の設計方法では、所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能なセルの高さ方向に１段以上で構成された補助セルを１種類以上用意し、前記回路接続情報に基づき前記複数種類の機能セルを配置配線後、前記所定の領域の未使用領域に配置可能な任意の前記補助セルを１つ以上配置し、前記回路接続情報に変更があった場合、前記未使用領域に配置された前記補助セルを使うことを要旨とする。

この構成によれば、補助セル内の配線の変更によりラッチやフリップフロップなどの複雑な論理を実現可能な補助セルを複数用意し、未使用領域のスペースに合うように補助セルを敷き詰めて配置しておくことにより、フリップフロップを追加するような複雑な論理回路の修正が生じた場合でも柔軟に対応することができる。また、同等の論理を実現可能な補助セルを１段構成、２段構成、３段構成など異なる形状で用意しておくことにより、２段、３段などに渡って配置可能な未使用領域に配置することが可能になり、高集積化を図ることができる。

上記課題を解決するために、本発明の半導体集積回路の設計方法では、所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、配線の変更により複数の論理を実現可能な１段以上で構成された補助セルを１種類以上用意し、前記回路接続情報に含まれる少なくとも１つ以上の前記機能セルを前記機能セルと等しい論理を実現できる前記補助セルと置き換え、前記回路接続情報に基づき初期段階から使用し、配置配線を行い、前記配置配線後の前記所定の領域の未使用領域に配置可能な任意の前記補助セルを１つ以上配置し、前記回路接続情報に変更があった場合、前記所定の領域に配置された前記補助セルを使うことを要旨とする。

この構成によれば、補助セル内の配線の変更により複数の論理を実現可能な補助セルを複数用意し、回路接続情報に含まれる機能セルを置き換え可能な補助セルと置き換え、さらに未使用領域のスペースに合うように補助セルを敷き詰めて配置しておくことにより、論理回路の修正が生じた場合でも補助セル内の配線の変更により柔軟に対応することができる。また、同じ補助セルを１段構成、２段構成、３段構成などで用意しておくことにより、従来、セル配置が困難であった領域（例えば縦方向に長方形のような領域）においても、２段、３段などに渡って配置可能な未使用領域に配置することが可能になり、高集積化を図ることができる。

また、本発明の半導体集積回路の設計方法では、１種類以上からなる前記補助セルは、少なくとも１つ以上のＮ形ＭＯＳＦＥＴとＰ形ＭＯＳＦＥＴから形成され、少なくとも１つ以上の論理機能を構成可能である。

この構成によれば、補助セルを使って最小の論理ゲートから複雑な論理ゲートまでを実現することができるので、論理変更に対する柔軟性が向上する。

また、本発明の半導体集積回路の設計方法では、１種類以上からなる前記補助セルに含まれる第１の補助セルと前記第１の補助セル以外の少なくとも１つ以上の補助セルは、同等の論理機能を少なくとも１つ以上実現可能である。

この構成によれば、第１の補助セルにおいて実現可能な複数の論理を、第１の補助セル以外の少なくとも１つ以上の補助セルにより構成することが可能であるため、論理変更が必要な場合において、第１の補助セルを用いて構成された所定の機能セルが変更対象である場合に、その近傍に配置された第１の補助セル以外の少なくとも１つ以上の補助セルがあるならば、第１の補助セル以外の少なくとも１つ以上の補助セルを使って第１の補助セルの論理を実現することが可能となり、論理変更に対する自由度が向上する。

また、本発明の半導体集積回路の設計方法では、１段で構成された前記補助セルと同等の論理機能を複数段で構成された前記補助セルにおいて実現可能である。

この構成によれば、同じ補助セルを１段構成、２段構成、３段構成などで用意しておくことにより、従来、セル配置が困難であった領域（例えば縦方向に長方形のような領域）においても、２段、３段などに渡って配置可能な未使用領域に配置することが可能になり、高集積化を図ることができる。

また、本発明の半導体集積回路の設計方法では、１種類以上からなる前記補助セルに含まれる少なくとも１つ以上の前記補助セルは、電源線からの伝導ノイズを抑制するための容量素子を有する。

この構成によれば、未使用領域に補助セルを配置することにより、電源電圧を安定させる効果が得られ、ノイズ対策を行うことができる。

また、本発明の半導体集積回路の設計方法では、１種類以上からなる前記補助セルを形成する少なくとも１つ以上の前記Ｎ形ＭＯＳＦＥＴと前記Ｐ形ＭＯＳＦＥＴは、少なくとも１種類以上のゲートサイズで構成されている。

この構成によれば、Ｎ形ＭＯＳＦＥＴとＰ形ＭＯＳＦＥＴのゲートサイズの変更を補助セル内の配線の変更で実現できる。

また、本発明に係る半導体集積回路は、本発明に係る半導体集積回路の設計方法によって設計されたことを特徴とする。

以下、本発明を具体化した実施形態について図面に従って説明する。
（第１実施形態）

＜補助セルの構成＞
まず、第１実施形態に係る補助セルの構成について、図１、図２及び図３を参照して説明する。図１は、本発明の第１実施形態に係る補助セルの構成を示すブロック図である。補助セルは、図１（Ａ）の補助セル１０と、図１（Ｂ）の補助セル２０と、図１（Ｃ）の補助セル３０の３種類を用意する。

補助セル１０は、図１（Ａ）に示すように、ＰチャンネルＭＯＳトランジスタを形成するためのＰ＋拡散領域１２と、ＮチャンネルＭＯＳトランジスタを形成するためのＮ＋拡散領域１３と、２本のｐｏｌｙＳｉゲート１１ａ、１１ｂと、から構成されている。

補助セル１０は、配線の切り換えにより、例えば図２（Ａ）に示すように１本のｐｏｌｙＳｉゲート１１ａのみを利用すればインバータを構成し、図１（Ａ）に示すように２本のｐｏｌｙＳｉゲート１１ａ、１１ｂを利用すればバッファ、２入力ＮＡＮＤ、２入力ＮＯＲなどの論理ゲートを構成する機能セルとなる。このように、補助セル１０においては、論理機能としては比較的簡単な論理ゲートの構成に限定されるが、狭い未使用領域にも柔軟に配置することが可能である。

補助セル２０は、図１（Ｂ）に示すように、ＰチャンネルＭＯＳトランジスタを形成するためのＰ＋拡散領域１２と、ＮチャンネルＭＯＳトランジスタを形成するためのＮ＋拡散領域１３と、４本のｐｏｌｙＳｉゲート２１ａ〜２１ｄと、から構成されている。さらに、補助セル２０の左右の両端には、容量素子であるコンデンサを形成するために、Ｎ＋拡散領域１３と、ｐｏｌｙＳｉゲート２４が配置されている。

補助セル２０は、配線の切り換えにより、４本のｐｏｌｙＳｉゲート２１ａ〜２１ｄを利用すれば４入力ＮＡＮＤ、４入力ＮＯＲなどの論理ゲートを構成し、３本のｐｏｌｙＳｉゲート２１ａ、２１ｂ、２１ｃを利用すれば３入力ＮＡＮＤ、３入力ＮＯＲなどの論理ゲートを構成する機能セルとなる。さらに、補助セル２０は、補助セル１０が構成可能な論理ゲートを構成することもできる。例えば、図２（Ｂ）に示すように２本のｐｏｌｙＳｉゲート２１ａ、２１ｂを利用すれば補助セル１０と同等の論理ゲートを構成できるので、補助セル２０を補助セル１０の代わりに使用することができる。

補助セル３０は、図１（Ｃ）に示すように、ＰチャンネルＭＯＳトランジスタを形成するためのＰ＋拡散領域１２と、ＮチャンネルＭＯＳトランジスタを形成するためのＮ＋拡散領域１３と、８本のｐｏｌｙＳｉゲート３１ａ〜３１ｈと、から構成されている。さらに、補助セル３０の左右の両端には、容量素子であるコンデンサを形成するために、Ｎ＋拡散領域１３と、ｐｏｌｙＳｉゲート３４が配置されている。

補助セル３０は、配線の切り換えにより、ラッチやフリップフロップなどの複雑な論理ゲートを構成する機能セルとなる。さらに、補助セル３０は、配線の切り換えにより、補助セル２０が構成可能な論理ゲートを構成することもできる。例えば、図２（Ｃ）に示すように４本のｐｏｌｙＳｉゲート３１ｄ〜３１ｇを利用すれば補助セル２０と同等の論理ゲートを構成できる。

また、補助セル３０のように横に長い補助セルに関しては、２段構成や３段構成にすることも可能である。

図３は、２段で構成した補助セルを説明するブロック図である。図１（Ｃ）の補助セル３０は、図３に示すように、２段で構成することも可能である。すなわち、２段で構成する補助セル３００は、４本のｐｏｌｙＳｉゲート３１ａ〜３１ｄとＰ＋拡散領域１２とＮ＋拡散領域１３とｐｏｌｙＳｉゲート３４を上の段に配置し、４本のｐｏｌｙＳｉゲート３１ｅ〜３１ｈとＰ＋拡散領域１２とＮ＋拡散領域１３とｐｏｌｙＳｉゲート３４を下の段に配置した構成とする。

＜補助セルの配置＞
次に、未使用領域に補助セルを配置する方法について図４を参照して説明する。機能セル４０は、従来のスタンダードセル方式により構成されたものであり、配線部分だけではなく下地部分についても機能セル毎に最適化された固有の構造を有するものである。図４（Ａ）は、回路接続情報に基づき機能セル４０を配置した後の未使用領域に補助セル１０及び２段で構成された補助セル３００を敷き詰めた場合を説明するレイアウト図である。補助セル２０は、補助セル１０を４個横方向に並べた幅を持ち、補助セル３０は、補助セル１０を８個横方向に並べた幅を持つものとする。さらに、補助セル３００は、補助セル１０を縦方向に２段の高さと、横方向に４個並べた幅を持つものとする。

図４（Ａ）において、黒枠で囲んだセル群１０１、１０３は、補助セル１０が８個連続して横方向に並んでおり、補助セル３０と置き換え可能である。また、黒枠で囲んだセル群１０２、１０４は、補助セル１０が４個連続して横方向に並んでおり、補助セル２０と置き換え可能である。さらに、黒枠で囲んだセル群１０５は、補助セル１０が連続して縦方向に２段と横方向に４個並んでおり、補助セル３００と置き換え可能である。

図４（Ｂ）は、セル群１０１、１０３を補助セル３０と置き換え、セル群１０２、１０４を補助セル２０と置き換え、セル群１０５を補助セル３００と置き換えた状態を示すレイアウト図である。機能セル４０の近辺に補助セル３０や補助セル２０や補助セル３００の補助セルを配置してあるので、ポストシミュレーション過程においてラッチやフリップフロップなどの論理変更の要求があった場合、これらの補助セルを使って論理変更が可能となる。

以上に述べた前記実施形態によれば、以下の効果が得られる。

本実施形態では、配線の変更によりラッチやフリップフロップなどの複雑な論理を実現可能な補助セルを含む複数種類の補助セルを用意し、未使用領域のスペースに合うように補助セルを敷き詰めて配置しておくことにより、フリップフロップを追加するような複雑な論理回路の修正が生じた場合でも柔軟に対応することができる。また、同じ補助セルを１段構成、２段構成、３段構成などで用意しておくことにより、従来、機能セルを配置することが困難であった領域においても、２段、３段などに渡って配置可能な未使用領域に配置することが可能になり、高集積化を図ることができる。

以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。

（変形例１）本発明に係る半導体集積回路の設計方法の変形例１について説明する。前記第１実施形態では、図１（Ａ）〜（Ｃ）に示すような３種類の補助セルを使う場合を説明したが、補助セルは２種類に限定してもよい。また、さらに補助セルを複数種類用意してもよい。例えば、補助セル２０（４ゲート）と補助セル３０（８ゲート）の間に、６ゲートで構成される補助セルを用意してもよいし、補助セル３０よりもゲート数の多い補助セルを用意してもよい。また、前記第１実施形態における各々の補助セルのゲート数は、説明の簡略化のために例示したものであり、これに限定するものではない。また、ゲート数は同じであってもゲートサイズやＭＯＳＦＥＴの形状が異なる補助セルを用意してもよい。

（変形例２）本発明に係る半導体集積回路の設計方法の変形例２について説明する。前記第１実施形態では、図１（Ａ）〜（Ｃ）に示すような３種類の補助セルに含まれるＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタのそれぞれにおいて、複数のトランジスタサイズを組み合わせた例としたが、トランジスタサイズに限定されるものではなく、補助セル内のトランジスタサイズを一律または所定のサイズに限定してもよく、目的に応じた補助セルの構造により最適化が可能になる。

（変形例３）本発明に係る半導体集積回路の設計方法の変形例３について説明する。前記第１実施形態では、図１（Ｂ），（Ｃ）に示すように容量素子を補助セルの左右の両端に配置するように説明したが、片側だけに配置してもよいし、補助セル内における配置位置及び容量素子の個数は限定するものではない。または必ずしも配置しなくてもよい。

（変形例４）本発明に係る半導体集積回路の設計方法の変形例４について説明する。前記第１実施形態では、図１（Ｂ），（Ｃ）に示すように容量素子を補助セル内に構成したが、半導体集積回路の特性向上を目的として、抵抗素子や、ダイオードなどを補助セル内に構成してもよい。

（変形例５）本発明に係る半導体集積回路の設計方法の変形例５について説明する。例えば、図１（Ｃ）に示す補助セル３０が配置される領域には、図１（Ａ）に示す補助セル１０を４個配置することができる。また、図１（Ｂ）に示す補助セル２０が配置される領域には、補助セル１０を２個配置することができる。このようにすれば、より多くの機能セルを配置し、論理修正することができるので、自由度をさらに向上させることができる。

本発明の第１実施形態に係る補助セルの構成を示すブロック図。 補助セルの配線の切り換えによる構成を示すブロック図。 ２段で構成した補助セルを説明するブロック図。 未使用領域に補助セルを配置する方法を説明するレイアウト図。 エンベデッドアレイ方式による半導体集積回路の構成図。

符号の説明

１０…補助セル、１１ａ、１１ｂ…ｐｏｌｙＳｉゲート、１２…Ｐ＋拡散領域、１３…Ｎ＋拡散領域、２０…補助セル、２１ａ〜２１ｄ…ｐｏｌｙＳｉゲート、２４…ｐｏｌｙＳｉゲート、３０…補助セル、３１ａ〜３１ｈ…ｐｏｌｙＳｉゲート、３４…ｐｏｌｙＳｉゲート、４０…機能セル、１０１〜１０５…セル群、３００…補助セル。

Claims (8)

1. 所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、
   配線の変更により複数の論理を実現可能なセルの高さ方向に１段以上で構成された補助セルを１種類以上用意し、
   前記回路接続情報に基づき前記複数種類の機能セルを配置配線後、前記所定の領域の未使用領域に配置可能な任意の前記補助セルを１つ以上配置し、
   前記回路接続情報に変更があった場合、前記未使用領域に配置された前記補助セルを使う、
   ことを特徴とする半導体集積回路の設計方法。
2. 所定の領域に複数種類の機能セルを回路接続情報に基づき配置配線することにより半導体集積回路を生成する半導体集積回路の設計方法において、
   配線の変更により複数の論理を実現可能な１段以上で構成された補助セルを１種類以上用意し、
   前記回路接続情報に含まれる少なくとも１つ以上の前記機能セルを前記機能セルと等しい論理を実現できる前記補助セルと置き換え、前記回路接続情報に基づき初期段階から使用し、配置配線を行い、
   前記配置配線後の前記所定の領域の未使用領域に配置可能な任意の前記補助セルを１つ以上配置し、
   前記回路接続情報に変更があった場合、前記所定の領域に配置された前記補助セルを使う、
   ことを特徴とする半導体集積回路の設計方法。
3. 請求項１または２に記載の半導体集積回路の設計方法において、１種類以上からなる前記補助セルは、少なくとも１つ以上のＮ形ＭＯＳＦＥＴとＰ形ＭＯＳＦＥＴから形成され、少なくとも１つ以上の論理機能を構成可能である、ことを特徴とする半導体集積回路の設計方法。
4. 請求項１から３のいずれか一項に記載の半導体集積回路の設計方法において、１種類以上からなる前記補助セルに含まれる第１の補助セルと前記第１の補助セル以外の少なくとも１つ以上の補助セルは、同等の論理機能を少なくとも１つ以上実現可能である、ことを特徴とする半導体集積回路の設計方法。
5. 請求項１から４のいずれか一項に記載の半導体集積回路の設計方法において、１段で構成された前記補助セルと同等の論理機能を複数段で構成された前記補助セルにおいて実現可能である、ことを特徴とする半導体集積回路の設計方法。
6. 請求項１から５のいずれか一項に記載の半導体集積回路の設計方法において、１種類以上からなる前記補助セルに含まれる少なくとも１つ以上の前記補助セルは、電源線からの伝導ノイズを抑制するための容量素子を有する、ことを特徴とする半導体集積回路の設計方法。
7. 請求項１から６のいずれか一項に記載の半導体集積回路の設計方法において、１種類以上からなる前記補助セルを形成する少なくとも１つ以上の前記Ｎ形ＭＯＳＦＥＴと前記Ｐ形ＭＯＳＦＥＴは、少なくとも１種類以上のゲートサイズで構成されている、ことを特徴とする半導体集積回路の設計方法。
8. 請求項１から７のいずれか一項に記載の半導体集積回路の設計方法によって設計されたことを特徴とする半導体集積回路。

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