JP2573414B2 - 半導体集積回路製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路製造方法に関し、特に、従
来のスタンダードセル方式と同等の労力と時間で、マニ
ュアル設計に近い集積度を持つ集積回路を設計できる半
導体集積回路製造方法に関する。

（従来の技術） 現在LSIの設計方法には大きく分けて３つの種類があ
る。まず、半導体基板上にトランジスタ等の素子の配置
から配線まで、総てをその都度新たに行う方法がある。
これは、フルカスタムと呼ばれ高性能で効率の良いチッ
プが小さく出来るという特徴がある。その半面、開発に
長い期間と手間がかかってしまうことが難点である。

これとは反対に、トランジスタ等の素子が半導体基板
に予めアレイ状に形成されたウエハとして既に準備され
ており、これらの間の配線のみを用途に応じて決める方
法もある。これは、ゲートアレイと呼ばれ、夫々の機能
を実現するのに必要なブロック（セル）を構成する為の
配線は予め設計されており、ライブラリとして用意され
ている。設計者はライブラリを参照しつつ適宜セルを組
み合わせ、これらのセル間の接続配線設計を行い、その
上で実際の配線の焼き付けを行えば所望のチップが得ら
れるのである。従って、開発期間は極めて短い。

この二つの方法の中間に位置するのは、スタンダード
セルである。この場合、一つのセル内での素子の形状配
列及びそれらの配線はセル毎に最適に設計されており、
やはり設計者は、セルの組み合わせとそれらの間の配線
を行うので、フルカスタムよりは開発期間は短い。ただ
し、半導体基板上のセル配列はLSI毎に違ってしまうの
でウエハの作成から行わなければならず、ゲートアレイ
よりは完成までの時間がより多くかかる。しかし、手頃
で汎用性のある方法として多用されている。

近年、上述したこれらの方式を組み合わせて用いるこ
とが行われる様になってきた。例えば、同一チップで
も、その一部分はフルカスタムで作成し、残りの部分は
スタンダードセルで作成するといったものである。この
様な方法は、夫々の利点を生かせるという点で大変効果
的である。

（発明が解決しようとする課題） 従来、スタンダードセルの場合、配置配線を行うに当
たってセルのパターンの変更は普通できない。多くのセ
ルを組み合わせる場合、隣接するセル同士でパターンの
重複が頻繁に生ずる。フルカスタムでは、当然共通化さ
れる回路が、スタンダードセルでは無駄にスペースを費
やしてしまい、集積度を下げてしまっていた。

又、従来のスタンダードセルは、チップ全体をスタン
ダードセルで構成する場合を想定して設計が為されてい
た。例えば、一つのスタンダードセルにかかる負荷は、
fan−in、fan−outの大小によって変化するが、色々な
組み合わせで使用される為、各セルの出力ドライバーの
ディメンジョンはチップ全体にスタンダードセルを配す
ることを考慮して大きめに取られていた。即ち、多くの
場合設計されたLSIの大部分の構成トランジスタのゲー
ト長は必要以上のディメンジョンを持っていた。このこ
とは、スタンダードセルの設計の容易さを考えれば、や
むをえないことであるが、チップの一部にスタンダード
セルを用いる場合は大変不合理なことである。例えば、
１チップの半分にのみスタンダードセルを用い、その配
線長は最大でもチップ全体にスタンダードセルを構成し
た場合の1/2だとすれば、負荷もやはり1/2程度となる。
つまり、この場合スタンダードセルは完全に過剰品質で
ある。このことは、サイズの異なるチップにスタンダー
ドセルを用いる場合でも同様である。

本発明は、上述の如き従来の問題点を解決するための
もので、その目的は、従来のスタンダードセル方式と同
等の労力と時間で、マニュアル設計に近い集積度の集積
回路を設計できる集積回路の製造方法を提供することで
ある。

［発明の構成］ （課題を解決するための手段） 最近、スタンダードセル方式を発展させた、新しい設
計方法としてシンボリックセル方式が提案された。シン
ボリックセルとは、マスクレイアウトを記号的に表現し
たもので、トランジスタ、コンタクト、端子等のシンボ
ルをスティックと呼ぶ幅の無いワイヤで接続したもので
ある。シンボリックセルは、スティック図という形で登
録されており、その構成要素はＮチャンネルFET、Ｐチ
ャンネルFET、Ｎチャンネル拡散層ワイヤ、Ｐチャンネ
ル拡散層ワイヤ、電源線、コンタクト、ビア等からなっ
ている。これらシンボルやワイヤの相対位置は、マスク
レイアウトに於ける相対位置に対応している。第１図に
２入力NANDのシンボル、スティック図を、第２図にそれ
から生成した実際のパターンを示す。スティック図は計
算機で処理されるデータであり、このデータはマスク、
レイアウト、パターンに変換される。このシンボリック
セルと特徴は、スティック図を計算機で処理する場合に
一つのセルの大きさもその用いかたに応じて変化しえる
という点にある。例えば、隣接するインバーターセルで
拡散コンタクトが共通に用いることが出来れば、共通と
しその分セルの大きさを押さえることが行われる。又、
スタンダードセルの様に一列に真っすぐに揃わなくても
よく、自動的に効率の良い配置が為される。その処理は
適当なプログラムを用いて自動的に行われる。更に、ト
ランジスタのディメンジョンをパラメータで指定し、適
宜異なる大きさのトランジスタを形成することもできる
のである。

本発明はこの様なシンボリックセルを用いるのであ
る。即ち、第１発明は、スタンダードセルを一対一に対
応するシンボリックセルに置き換える工程と、置き換え
られたシンボリックセルをライブラリに登録する工程
と、半導体回路図を作成する工程と、半導体回路図に基
づいて半導体回路用の配線接続情報を作成する工程と、
シンボリックセルレイアウトが得られるように半導体回
路図及び配線接続情報に基づいてライブラリを用いてシ
ンボリックセルの配置とシンボリックセル間の配線とを
行う工程と、シンボリックセルレイアウトを用いてステ
ィック図を作成する工程と、スティック図を用いてマス
クパターンを形成する工程と、該マスクパターンを用い
て半導体基板上に半導体素子を形成し該形成した半導体
素子間を配線する工程とを含み、前記マスクパターンを
形成する工程は、前記シンボリックセルに含まれるトラ
ンジスタのディメンジョンの変更、シンボリックセルの
隣接するもの同士で実質的に重複する部分を１つに共用
化、配線経路の最短化、及びコンタクトビア、配線のス
ライディングを含むことを特徴とする半導体集積回路製
造方法である。

又、第２発明は、シンボリックセルを含むライブラリ
を準備する工程と、半導体回路図を作成する工程と、半
導体回路用の配線接続情報を決定する工程と、シンボリ
ックセルレイアウトが得られるように半導体回路図と配
線接続情報とに従ってライブラリを用いて半導体素子を
シンボリックセルで表示して配置しかっシンボリックセ
ルを相互に配線する工程と、シンボリックセルレイアウ
トに従ってスティック図を作成する工程と、セル面積が
縮小するようにスティック図のシンボリックセルレイア
ウトを小型化する工程と、シンボリックセルレイアウト
が小型化されたスティック図を用いてマスクパターンを
形成する工程と、マスクパターンを用いて半導体基板上
に半導体素子を形成する工程とを含み、前記シンボリッ
クセルレイアウトを小型化する工程は、シンボリックセ
ル内のトランジスタのディメンジョンの変更と共通部分
として隣接するシンボリックセル間での実質的に同一構
成を有するセル部分の重複と、シンボリックセル間の配
線経路の最短化並びにシンボリックセルレイアウトを小
型化するようなコンタクト及びコンタクトを接続するビ
アの調整を含むことを特徴とする半導体集積回路製造方
法である。

（作用） 従って、最適ディメンジョンへの変更及びシンボリッ
クセルの隣接するもの同士で実質的に重複する部分が１
つに共有化され、集積度が向上するものである。

（実施例） 先ず、１チップ内に形成すべき回路部分を、フルカス
タムで設計するに適するそれ程複雑でない部分と、スタ
ンダードセルで設計するに適するランダムな部分に分
け、スタンダードセルで設計すべき部分を以下に詳細に
説明する方法に従って設計する。

即ち第３図は、本発明による集積回路設計方法の実施
例を示すフローチャートである。

先ず、EWS（Engineering Workstation）によって、回
路図を作成する（ステップ１）。この回路図の例を第４
図に示す。次に、この回路図に基づいて回路記述ネット
を作成する（ステップ２）。この回路記述ネットはセル
間の配線接続情報である。第５図に第４図の回路図に対
する回路記述ネットの例を示す。

次に、この回路記述ネットに従い、router（自動配線
ツール）にてセルの配置配線を行う（ステップ３）。こ
こで用いるセルは、シンボリックセルで従来のスタンダ
ードセルを一対一に置き換えたライブラリを用いてい
る。次に、これらシンボリックセルによるレイアウトを
スティック図に変換した上で（ステップ４）、コンパク
ターにより指定されたトランジスタのディメンジョンに
変更すると共に、隣接しているセルの共有できる部分に
ついてはこれを共有化する（ステップ５）。これによ
り、セルの縮小が行われる。即ち、トランジスタのディ
メンジョンをシンボリックセルと用いる面積に応じて必
要最小限に変更する。この変更により、セル配置はチッ
プの一部に用いた多くの場合、スタンダードセルのもの
の1/3〜1/4程度のディメンジョンでよくなっている。
又、同時に隣接するシンボリックセルで、共有化の可能
なパターンは共有化しておく。最後に、この縮小された
配置配線に従ってマスクパターンを発生させる（ステッ
プ６）。

第６図、第７図に、縮小の前後のパターンの例を示
す。ここでは、Ｐチャンネル幅を85ミクロンから30ミク
ロンに、Ｎチャンネル幅を62ミクロンから20ミクロンに
狭めた場合の例である。この後の処理は、このパターン
によって作成した実際のマスクを用いて従来のLSI製造
方法に従って行われる。

第８図にパターン共有化の具体例を挙げる。第８−ａ
図は２つのインバータ・トランジスタが隣接しているが
共有化されていない。第８−ｂ図は拡散コンタクトが共
有化され２つのインバータ・トランジスタ面積が縮小し
ている。

以上、好ましい実施例について説明したが、本発明に
は多くの変形例やその他の実施例があることは言うまで
もない。

［発明の効果］ 以上の様に本発明によれば、従来のスタンダードセル
方式と同等の労力と時間で、マニュアル設計に近い集積
度を持ったLSIが設計できる。

【図面の簡単な説明】

第１図は、シンボリックスティック図の一例を示す図で
ある。 第２図は、第１図のシンボリックスティック図に対応す
るパターンを示す図である。 第３図は、本発明による半導体集積回路の製造方法を説
明するフローチャートである。 第４図及び第５図は、本発明による半導体集積回路の製
造方法の実施例で使用する回路図と対応する回路記述ネ
ットを示す図である。 第６図及び第７図は、トランジスタのディメンジョンの
変更前後のパターンを示す図である。 第８図は、パターンの共有化の具体例を示す図である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】スタンダードセルを一対一に対応するシン
   ボリックセルに置き換える工程と、置き換えられたシン
   ボリックセルをライブラリに登録する工程と、半導体回
   路図を作成する工程と、半導体回路図に基づいて半導体
   回路用の配線接続情報を作成する工程と、シンボリック
   セルレイアウトが得られるように半導体回路図及び配線
   接続情報に基づいてライブラリを用いてシンボリックセ
   ルの配置とシンボリックセル間の配線とを行う工程と、
   シンボリックセルレイアウトを用いてスティック図を作
   成する工程と、スティック図を用いてマスクパターンを
   形成する工程と、該マスクパターンを用いて半導体基板
   上に半導体素子を形成し該形成した半導体素子間を配線
   する工程とを含み、前記マスクパターンを形成する工程
   は、前記シンボリックセルに含まれるトランジスタのデ
   ィメンジョンの変更、シンボリックセルの隣接するもの
   同士で実質的に重複する部分を１つに共用化、配線経路
   の最短化、及びコンタクトビア、配線のスライディング
   を含むことを特徴とする半導体集積回路製造方法。
2. 【請求項２】シンボリックセルを含むライブラリを準備
   する工程と、半導体回路図を作成する工程と、半導体回
   路用の配線接続情報を決定する工程と、シンボリックセ
   ルレイアウトが得られるように半導体回路図と配線接続
   情報とに従ってライブラリを用いて半導体素子をシンボ
   リックセルで表示して配置しかっシンボリックセルを相
   互に配線する工程と、シンボリックセルレイアウトに従
   ってスティック図を作成する工程と、セル面積が縮小す
   るようにスティック図のシンボリックセルレイアウトを
   小型化する工程と、シンボリックセルレイアウトが小型
   化されたスティック図を用いてマスクパターンを形成す
   る工程と、マスクパターンを用いて半導体基板上に半導
   体素子を形成する工程とを含み、前記シンボリックセル
   レイアウトを小型化する工程は、シンボリックセル内の
   トランジスタのディメンジョンの変更と、共通部分とし
   て隣接するシンボリックセル間で実質的に同一構成を有
   するセル部分の重複と、シンボリックセル間の配線経路
   の最短化並びにシンボリックセルレイアウトを小型化す
   るようなコンタクト及びコンタクトを接続するビアの調
   整を含むことを特徴とする半導体集積回路製造方法。