JP2008109125A

JP2008109125A - シリコン単結晶基板及びその製造方法

Info

Publication number: JP2008109125A
Application number: JP2007254100A
Authority: JP
Inventors: Hideharu Ikubo; 栄春井久保; Naoto Hirano; 直人平野; Moritaka Iwasa; 守高岩佐
Original assignee: Sumco Techxiv Corp
Current assignee: Sumco Techxiv Corp
Priority date: 2006-09-29
Filing date: 2007-09-28
Publication date: 2008-05-08

Abstract

【課題】エピタキシャルウェーハの製造にあたり、オートドーピングを有効に防ぎ、かつ、パーティクルの発生を十分に低減すると共に、シリコン単結晶基板の十分な強度を担保するシリコン単結晶基板の製造方法を提供する。
【解決手段】主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハにおいて、該ウェーハは、シリコン単結晶基板からなり、該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部をそれぞれ備え、少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程を施した後に、主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去し、最大高さ粗さ（Rｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とするエピタキシャル成長用半導体ウェーハを提供する。
【選択図】図１

Description

本発明は、シリコン単結晶基板及びその製造方法に関するもので、さらに詳しくは、エピタキシャル層を気相成長させるために用いられるシリコン単結晶基板及びその製造方法に関するものである。

一般に、シリコン単結晶基板は、ドーパントとして、アクセプタとなるＢ、あるいはドナーとなるＰ、ＡｓまたはＳｂを添加された溶融シリコンより育成されたシリコン単結晶インゴットから基板をスライシングし、エッチングおよびポリッシングすることにより製造される。また、溶融シリコンからではなく、シリコン単結晶を気相成長させるエピタキシャルによりシリコンウェーハを製造することも知られている。このようなエピタキシャルウェーハには、７×１０¹⁸atoms／cm³程度に高濃度のドーパントを添加した上述のシリコン単結晶基板上に１×１０¹⁵atoms／cm³程度に低濃度のドーパントを添加したエピタキシャル層を気相成長して形成されるものがある。

エピタキシャルウェーハを製造するために、上述のような高濃度ドーパント添加シリコン単結晶基板を水素雰囲気中で高温に加熱して気相成長を行うと、主に基板の裏面が水素によりエッチングされて、基板に高濃度に添加されたドーパントが気相中に放出される。気相中に放出されたドーパントは、気相成長中のエピタキシャル層に再度取り込まれて、いわゆるオートドーピング現象を引き起こし、エピタキシャル層内のドーパント濃度を不均一化する。そこで、従来、このオートドーピング現象を抑制するために、シリコン単結晶基板の裏面に二酸化珪素や窒化珪素からなる保護膜を形成し、基板が水素によりエッチングされることを防止している。

このような保護膜は、例えば、ＣＶＤ法（化学気相成長法）でシリコン単結晶基板の裏面上に形成させることができるが、このＣＶＤ工程において、シリコン単結晶基板の主表面側や周縁部にも原料ガスが回り込んで同様に保護膜（ＣＶＤ膜）が形成される。基板の主表面側や周縁部に回り込んで形成されたＣＶＤ膜は、機械的又は化学的に（特許文献１）、例えば、テープ研磨（特許文献３）によって除去することが提案されている。

ところで、上述のエピタキシャル層を気相成長させるために用いられるシリコン単結晶基板は、周辺部の欠けによってパーティクルが発生することがある。この周辺部の欠けに起因するパーティクルの発生個数を低減させることが、エピタキシャル成長層の形成において望ましいことはいうまでもない。このため、板厚ｔのウェーハの周辺部に約１／２ｔの半径の円弧状の面取り部を形成し、主鏡面に隣接して表面に沿って５００μｍの部分において最大面粗さ（Ｒｍａｘ）０．５μｍ以下の鏡面に形成することが提案されている（特許文献２）。
特許第２７５７０６９号公報特公平７−８２９９７号公報特開平１０−７００８０号公報

しかしながら、これらの工夫は、それぞれの効果を得るために、単発的になされるので、シリコン単結晶基板全体としての好ましい特性が得られているわけではない。また、近年大量にシリコン単結晶基板が取り扱われるため、シリコン単結晶基板のハンドリング時の破損発生率を極めて低く抑えることが望まれている。

例えば、シリコン単結晶基板の主表面側や周縁部に回り込んで形成されたＣＶＤ膜を、テープ研磨によって除去し、オートドーピングを効果的に防止することはできても、周縁部にある面取り部の欠け等によりパーティクルの発生は必ずしも有効に防ぐことができないのである。一方、シリコン単結晶基板の周縁部にある面取り部の表面を最大面粗さ（Ｒｚ）０．５μｍ以下の鏡面に形成し、パーティクルの発生をある程度低減できたとしても、シリコン単結晶基板の高濃度に添加されたドーパントによるオートドーピングを有効に防ぐことができない。

更に、面取り部の研磨面の表面粗さが、最大面粗さ（Ｒｚ）０．５μｍ以下の鏡面程度では、シリコン単結晶基板の十分な強度を担保することが難しいのである。

上記点に鑑み、エピタキシャルウェーハの製造にあたり、オートドーピングを有効に防ぎ、かつ、パーティクルの発生を十分に低減すると共に、シリコン単結晶基板の十分な強度を担保するシリコン単結晶基板の製造方法を提供することが本発明の目的である。

本発明によれば、主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハにおいて、該ウェーハは、シリコン単結晶基板からなり、該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部をそれぞれ備え、少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程を施した後に、主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去し、最大面粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とするエピタキシャル成長用半導体ウェーハを提供することを特徴とする。

より具体的には、以下のものを提供する。

（１）主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハにおいて、該ウェーハは、シリコン単結晶基板からなり、該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部をそれぞれ備え、少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程を施した後に、主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去し、最大面粗さ又は最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とするエピタキシャル成長用半導体ウェーハを提供することができる。

ここで、最大面粗さ（Ｒｚ）は、ＪＩＳＢＯ６０１−２００１に基づくものであり、測定長さは、０．２ｍｍである。

（２）前記外周側面に回り込んだＣＶＤ膜を機械的に除去し、最大面粗さ又は最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とする上記（１）記載のエピタキシャル成長用半導体ウェーハを提供することができる。

面取り部の鏡面は、研磨ドラムを用いた研磨装置により形成することができるが、外周側面の鏡面も同様に、同じ装置で形成することができる。これらの鏡面は、どちらを先に行ってもよく、また、両者を少しずつ研磨して行ってもよい。

（３）前記主鏡面側の面取り部の鏡面仕上げが、最大面粗さ又は最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする上記（１）又は（２）記載のエピタキシャル成長用半導体ウェーハを提供することができる。

ここで、欠けなどに起因するパーティクルの生成は、表面粗さの単なる大きさだけでなく、形状（例えば、粗さの振幅分布曲線の形）にも影響され得る。

（４）前記外周側面の鏡面仕上げが、最大面粗さ又は最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする上記（２）記載のエピタキシャル成長用半導体ウェーハを提供することができる。

（５）主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハを製造する方法であって、該ウェーハは、シリコン単結晶基板からなり、該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部を形成する工程と、少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程と、主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去する工程と、前記面取り部を最大面粗さ又は最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げる工程とを含むことを特徴とするエピタキシャル成長用半導体ウェーハの製造方法を提供することができる。

（６）更に、前記外周側面に回り込んだＣＶＤ膜を機械的に除去する工程と、前記外周側面のＣＶＤ膜除去表面を最大面粗さ（Rｚ）が０．３μｍ以下の鏡面に仕上げる工程とを含むことを特徴とする上記（５）記載のエピタキシャル成長用半導体ウェーハの製造方法を提供することができる。

（７）前記主鏡面側の面取り部の鏡面仕上げが、最大高さ又は最大高さ粗さ０．３μｍ以下であり、算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする上記（５）又は（６）記載のエピタキシャル成長用半導体ウェーハの製造方法を提供することができる。

（８）前記外周側面の鏡面仕上げが、最大面粗さ又は最大高さ粗さ０．３μｍ以下であり、算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする上記（６）記載のエピタキシャル成長用半導体ウェーハの製造方法を提供することができる。

図３から６を用いて、表面粗さの評価について簡単に説明する。図３は、最大面粗さ又は最大高さ粗さ［Ｒｚ（ＪＩＳＢＯ６０１−２００１）又はＲｙ（ＪＩＳＢＯ６０１−１９９４）又はＲｍａｘ（ＪＩＳＢＯ６０１−１９８２）］の規定を図解するものである。粗さの高さ方向を表す縦軸１００から、粗さ計測のために基準長さｌ（１１０）だけ走査したときの粗さ曲線１０４が描かれている。このとき所定のカットオフ値をもちいて、うねり成分を除去している。この粗さ曲線１０４の平均線１０２から最も高い山頂（高さ１０６）までの高さＹｐと最も低い谷底（高さ１０８）までの深さＹｖとの和が、最大高さ（Ｒｙ）である。

この図からわかるように、１箇所でも際立って高い山や深い谷があると、大きな値になってしまい、一般に、測定値のばらつきが大きくなりやすいものである。

図４は、算術平均粗さ［Ｒａ（ＪＩＳＢＯ６０１−２００１）］の規定を図解するものである。同様に、粗さの高さ方向を表す縦軸１００から、粗さ計測のために基準長さ（ｌ）１１０だけ走査したときの粗さ曲線１０４が描かれている。このとき所定のカットオフ値をもちいて、うねり成分を除去している。この粗さ曲線１０４の平均線１０２から測定曲線１０４までの偏差の絶対値を合計し、平均した値が、算術平均粗さ（Ｒａ）１１２である。

この図からわかるように、例えば、１箇所際立って高い山や深い谷があっても、測定値に及ぼす影響が非常に小さくなり、安定した結果が得られやすいものである。

図５（ａ）は、負荷長さ率ｔｐの規定を図解するものである。粗さ曲線１０４を山頂線１０６に平行な切断レベル１１４で切断したときに得られる切断長さの和（負荷長さｎｐ）の基準長さ（ｌ）１１０に対する比を百分率で表したものが、負荷長さ率である。

一般には、耐摩耗性や摺動性の評価に広く用いられている。

図５（ｂ）は、負荷曲線ＢＡＣの規定を図解するものである。上述の負荷長さ率ｔｐの値を横軸１１８に、測定曲線の高さ（切断する高さ）の方向を縦軸にとってプロットしたものが、負荷曲線ＢＡＣとなる（図５（ｂ１））。図５（ｃ）から（ｆ）は、それぞれの粗さ曲線１２０、１２２、１２４、１２６から得られる負荷曲線ＢＡＣ１２１、１２３、１２５、１２７を図解する。平均線から均等に山と谷が出ている粗さ曲線１２２の場合は、右肩下がりのグラフになりやすく（１２３）、平面から突起が突き出している粗さ曲線１２０の場合は、右肩に急に下がって後はなだらかに変化する（１２１）。また、平坦面から傷が入るような粗さ曲線１２６の場合は、なだらかに推移した後に急激に右肩下がりとなる（１２７）。このことから、パーティクルの発生を効果的に防止するためには、（ｆ）のような粗さが好ましいとも考えられる。

図６は、振幅分布曲線ＡＤＣの規定を図解するものである。粗さ曲線１３０の最も高い山頂と最も深い谷底との間を等間隔に分割し、２本の平行線内の領域に存在するデータの数ｎと全データの数Ｎとの比を横軸に、粗さ曲線の高さ方向を縦軸にとってプロットしたもの１３２が、振幅分布曲線ＡＤＣである（図６（ａ））。図６（ｂ）から（ｄ）は、種々の粗さ曲線１３０ａ、１３０ｂ、１３０ｃに対するそれぞれの振幅分布曲線ＡＤＣを示している。それぞれの振幅分布曲線ＡＤＣのピーク位置１３４、１３６、１３８は、平均線とほぼ同じ、より高い、及びより低い位置にある。この図から、パーティクルの発生を効果的に防止するためには、（ｃ）のような粗さが好ましいとも考えられる。尚、この振幅分布曲線ＡＤＣの横軸（ｎとＮの比）を上から累積して表したものが、上記の負荷曲線ＢＡＣに相当する。

以上のように、一口に粗さといっても、種々の規定があり、それぞれ特徴を表しているので、適宜組み合わせて用いることが好ましい。

上述のように、本発明によれば、エピタキシャルウェーハの製造にあたり、オートドーピングを有効に防ぎ、かつ、パーティクルの発生を十分に低減すると共に、シリコン単結晶基板の十分な強度を担保することができる。

以下に本発明の実施例について、図面に基づいてより詳しく説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。

気相成長用シリコン単結晶基板の製造方法について主に図１を用いて説明する。まず、ドーパントとして、約３×１０¹⁹atoms／cm³の砒素が添加されたｎ型で直径１２５ｍｍ、主表面の面方位が（１００）のシリコン単結晶基板１０をラッピング処理済みの状態で準備する。スイッチング電源用パワーＭＯＳＦＥＴに用いられるシリコンウェーハを製造するための基板に添加するドーパント濃度としては、１×１０¹⁹〜１．９×１０²¹atoms／cm³の範囲が好ましい。オン抵抗を十分に低くするためには１×１０¹⁹atoms／cm³以上のドーパント濃度が必要であるが、砒素を１．９×１０²¹atoms／cm³以上シリコン単結晶中に添加することはできないからである。

次に、準備したラッピング処理済みのシリコン単結晶基板１０について、その側面を面取り加工して、主表面面取り部１０ａと外周部１０ｃと裏面面取り部１０ｂを形成する（図１及び７）。面取り部の形状は、必要に応じて、例えば図２に示すような弧状に形成することもできる。また、面取り加工は、ラッピング処理の前に行っても良い。

面取り加工した基板１０に、さらに、加工歪を除去するための化学エッチング処理を施した後に、基板１０をＣＶＤ装置で処理して、該基板１０の裏面上および側面上に、オートドープを防止するための酸化膜のＣＶＤ膜１１を形成する。本実施例で用いたＣＶＤ装置は連続処理型であり、投入された基板１０が移動するにつれて、３００〜５００℃に加熱するとともに原料ガスを吹き付けて、基板１０上に３００〜１２０００ｎｍの厚さのＣＶＤ膜１１を形成する。

原料ガスとしてモノシラン（ＳｉＨ₄）を用い、酸素と反応させると、ＣＶＤ膜１１として二酸化珪素（ＳｉＯ₂）が成長する。本実施例で用いたＣＶＤ装置以外の型としては、横型、縦型、拡散炉型などがあり、０．１〜１０Ｔｏｒｒの減圧下、７００〜９００℃の温度で加熱しながら、ＣＶＤ膜１１として二酸化珪素（ＳｉＯ₂）が成長する。

面取り加工した基板１０にＣＶＤ膜１１を成長させると、原料ガスは基板１０の裏面上のみならず、回り込んで面取り部の主表面側に達するので、ＣＶＤ膜１１は面取り部の主表面側１０ａにも回り込んで成長する。この状態が図１（ａ）に示されている。

次に、ＣＶＤ膜１１を成長させたシリコン単結晶基板１０をＣＶＤ装置から取り出し、ＣＶＤ膜１１のうち面取り部の主表面側１０ａに回り込んで成長した部分を、研磨機を用いて除去する。この状態が図１（ｂ）に示されている。研磨は、図８に示すような研磨機５０を用いて行うことができる。例えば、粒子直径が１０〜６０μｍの酸化珪素でできた遊離砥粒を担持した研磨ドラム５２を用いることができる。基板１０をロアーチャック５４にチャックし、ドラムカバー５６中の研磨ドラム５２に押し当てて研磨を行う。この時適切な研磨材を含む研磨液をスラリー５８として供給する。ロアーチャック５４で固定された基板１０は、５００〜９００ｒｐｍで回転させられながら、研磨ドラムにそのＣＶＤ膜１１が主表面上１０ａに回り込んで成長した部分等に押し当てられるのである。

このとき、固定砥粒の直径が９μｍより大きいと、研磨後に、ＫＯＨ等のアルカリ水溶液によりエッチングして歪みを除去することが好ましい。一方、固定砥粒の直径が３μｍより小さいと研磨に長時間必要となり、実用的でない。また、基板１０の回転数が５００〜９００ｒｐｍであれば、ウェーハ１枚あたり３０〜３００秒で研磨することができる。

最後に、ＣＶＤ膜１１のうち面取り部の主表面側１０ａに回り込んで成長した部分を除去したシリコン単結晶基板１０について、その主表面をメカノケミカル法によって鏡面研磨し、気相成長用シリコン単結晶基板とする。

このようにして得られた気相成長用シリコン単結晶基板に、ドーパントとして燐（Ｐ）を１×１０¹⁶atoms／cm³の濃度で添加したエピタキシャル層１２を６μｍの厚さに気相成長すると、該エピタキシャル層１２はシリコン単結晶基板１０の主表面上および面取り部の主表面側１０ａに形成される。この状態が図１（ｃ）に示されている。この気相成長用シリコン単結晶基板において、面取り部の主表面側１０ａに回り込んで成長したＣＶＤ膜は研磨により確実に除去されるので、問題となるノジュールは１枚も発生しない。また、積層欠陥やスリップなどの加工歪みが原因となる欠陥は発生しない。さらに、その他の面取り部１０ｂ，１０ｃと裏面上にはＣＶＤ膜が確実に残されるので、オートドープの発生を実質的に防止することができる。一方、面取り部の主表面側１０ａに回り込んで成長したＣＶＤ膜を除去しないで気相成長すると、主表面側１０ａにノジュールが発生してしまう。

他の実施例として、側面が弧状に形成されたシリコン単結晶基板１０について、該側面の主表面側、すなわち主表面側から見える側面部に回り込んで成長したＣＶＤ膜をテープ研磨により除去する場合を図２に示した。この場合にも、側面の主表面側１０ｄに回り込んで成長したＣＶＤ膜１１（図２（ａ））は、研磨により確実に除去される（図２（ｂ））ので、エピタキシャル層１２を気相成長させてもノジュールが発生しない上、オートドープの発生を実質的に防止することもできる（図２（ｃ））。

図７を参照しつつ、面取り部等の鏡面加工について更に説明する。図７（ａ）は、鏡面加工前の状態を示している。図７（ｂ）は、面取り部１０ａのみが研磨によりＣＶＤ膜１１が除去され、鏡面加工された状態を示している。図７（ｃ）は、面取り部１０ａ及び外周側面１０ｃが研磨によりＣＶＤ膜１１が除去され、鏡面加工された状態を示している。図７（ｄ）は、面取り部１０ａ、外周側面１０ｃ、裏面側の面取り部１０ｂが研磨によりＣＶＤ膜１１が除去され、鏡面加工された状態を示している。

ＣＶＤ膜１１は、オートドーピングを有効に防ぐことができるため、維持した方が好ましいが、エピタキシャル層の周縁部でのクラウニング等を防ぐために、少なくとも、鏡面側の面取り部１０ａのものを除去する。更に、外周側面１０ｃのＣＶＤ膜１１も除去し、外周側面１０ｃを鏡面に形成することがエピタキシャル成長の条件によっては、より好ましい。オートドーピングにとって、ＣＶＤ膜１１除去はマイナスに作用するが、オートドーピングよりもパーティクル発生の弊害の方が大きい場合があるからである。更に、裏側の面取り部１０ｂのＣＶＤ膜１１を除去することは、あまり好ましくない。オートドーピングの弊害が大きくなるからである。

図９から１５は、実際に鏡面側の面取り部１０ａ及び外周側面１０ｃを鏡面に形成したシリコン単結晶基板１０及びその評価結果を示す。図９は、シリコン単結晶基板１０の断面を示す。シリコン基板の厚みは、約５２０μｍで、鏡面側の面取りはその周端から約１００〜５００μｍのところを、約１０から３０度の角度で行った。裏面側の面取りはその周端から約１００〜５００μｍのところを、約１０から３０度の角度で行った。尚、面取り部１０ａ及び１０ｂの面は約１００から５００μｍの半径のアール形状となっていた。

図１０に比較例として、従来からの滑面に仕上げたものの、測定した粗さ曲線を示す。図１０（ａ）及び（ｂ）は、それぞれ面取り部１０ａ及び１０ｃの面の粗さ曲線を示す。このときの最大高さＲｍａｘ（Ｒｚに相当）は、０．６２１μｍ及び０．４６６μｍであった。また、算術平均粗さＲａは、０．０７７μｍ及び０．０５８μｍであった。

図１１に実施例として、本発明による鏡面に仕上げたものの、測定した粗さ曲線を示す。図１１（ａ）及び（ｂ）は、それぞれ面取り部１０ａ及び１０ｃの面の粗さ曲線を示す。このときの最大高さＲｍａｘ（Ｒｚに相当）は、０．２４３μｍ及び０．２３９μｍであった。また、算術平均粗さＲａは、０．００６９μｍ及び０．００６８μｍであった。また、このときの振幅分布曲線ＡＤＣは、図１１（ａ）（ｂ）に示している。それぞれの振幅分布曲線ＡＤＣのピーク位置は、平均線より高くなっていた。

次に上記の実施例及び比較例のシリコン単結晶基板から発生するパーティクルの分布及び量を調べた結果をそれぞれ図１２及び１３並びに１４及び１５に示す。実施例にかかるシリコン単結晶基板からは、粒径が０．１μｍ以上のパーティクルの発生がほとんどなかった。一方、比較例のシリコン単結晶基板からは、相当量のパーティクル（粒径が０．１μｍ以上）が発生し、その相対比は、約１対５であった。この図からわかるように、明らかに本実施例の方がカウント可能なパーティクルの量が少ないことがわかる。

所定の強度指標で比べた場合、実施例のシリコン単結晶基板は、比較例に比べ、１．３倍の強度になった。

以上、本発明者がなした発明の実施形態について説明したが、本発明は、かかる実施形態に限定はされず、本発明の要旨を変更しない範囲において種々の変更が可能であることはいうまでもない。

本発明による実施形態にかかる気相成長用シリコン単結晶基板の断面を示す図である。本発明によるもう一つの実施形態にかかる気相成長用シリコン単結晶基板の断面を示す図である。最大面粗さ又は最大高さ粗さＲｚ（ＪＩＳＢＯ６０１−２００１）の規定を図解するものである。算術平均粗さＲａ（ＪＩＳＢＯ６０１−２００１）の規定を図解するものである。（ａ）は負荷長さ率ｔｐの規定を図解するものである。（ｂ）は負荷曲線ＢＡＣの規定を図解するものである。振幅分布曲線ＡＤＣの規定を図解するものである。気相成長用シリコン単結晶基板の断面を示す図である。本発明で用いられ得る研磨機を示す概略図である。シリコン単結晶基板１０の部分断面である。比較例の面取り部１０ａ及び１０ｃの面の粗さ曲線を示す図である。実施例の面取り部１０ａ及び１０ｃの面の粗さ曲線を示す図である。実施例のパーティクル発生状況を示す図である。実施例のパーティクル発生状況を示す図である。比較例のパーティクル発生状況を示す図である。比較例のパーティクル発生状況を示す図である。

符号の説明

１０シリコン単結晶基板
１０ａ主表面面取り部
１０ｂ裏面面取り部
１０ｃ外周側面
１１ＣＶＤ膜
１２エピタキシャル層
５０研磨装置

Claims

主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハにおいて、
該ウェーハは、シリコン単結晶基板からなり、
該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部をそれぞれ備え、
少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程を施した後に、
主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去し、最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とするエピタキシャル成長用半導体ウェーハ。
前記外周側面に回り込んだＣＶＤ膜を機械的に除去し、最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げたことを特徴とする請求項１記載のエピタキシャル成長用半導体ウェーハ。
前記主鏡面側の面取り部の鏡面仕上げが、最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、
算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、
粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする請求項１又は２記載のエピタキシャル成長用半導体ウェーハ。
前記外周側面の鏡面仕上げが、最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、
算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、
粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする請求項２記載のエピタキシャル成長用半導体ウェーハ。
主鏡面及び裏面を有するエピタキシャル成長用半導体ウェーハを製造する方法であって、
該ウェーハは、シリコン単結晶基板からなり、
該シリコン単結晶基板の外周側面と前記主鏡面及び裏面の間に面取り部を形成する工程と、
少なくとも前記裏面及び裏面側の面取り部にＣＶＤ膜を成長させる工程と、
主鏡面側の面取り部に回り込んだＣＶＤ膜を機械的に除去する工程と、
前記面取り部を最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げる工程とを含むことを特徴とするエピタキシャル成長用半導体ウェーハの製造方法。
更に、前記外周側面に回り込んだＣＶＤ膜を機械的に除去する工程と、
前記外周側面のＣＶＤ膜除去表面を最大高さ粗さ（Ｒｚ）が０．３μｍ以下の鏡面に仕上げる工程とを含むことを特徴とする請求項５記載のエピタキシャル成長用半導体ウェーハの製造方法。
前記主鏡面側の面取り部の鏡面仕上げが、最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、
算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、
粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする請求項５又は６記載のエピタキシャル成長用半導体ウェーハの製造方法。
前記外周側面の鏡面仕上げが、最大高さ粗さ（Ｒｚ）０．３μｍ以下であり、
算術平均粗さ（Ｒａ）が０．０１μｍ以下であり、
粗さの振幅分布曲線のピークが、平均線より上にあることを特徴とする請求項６記載のエピタキシャル成長用半導体ウェーハの製造方法。