JP2008035425A - 固体撮像素子の駆動回路、方法及び撮像システム - Google Patents

Abstract

【課題】回路規模、及び、電子シャッタの設定のための通信時間を増大させることなく、間隔が非線形に変化する垂直走査用パルス及び該垂直走査用パルス以外のパルス等を生成可能な固体撮像素子の駆動回路を提供することを課題とする。
【解決手段】１次以上の多項式の演算を行う多項式演算部（１７）と、前記多項式の変数を発生し前記多項式演算部の演算を制御する演算制御部（１６）と、前記多項式演算部の多項式の演算結果を基にパルスを生成するパルス生成部（１４）とを有することを特徴とする固体撮像素子の駆動回路が提供される。
【選択図】図２

Description

本発明は、固体撮像素子の駆動回路、方法及び撮像システムに関する。

撮像素子としてＸＹアドレス型の撮像素子であるＣＭＯＳイメージセンサを備えたデジタルカメラ等の撮像装置がある。ＣＭＯＳイメージセンサはＣＣＤに比較してスミアの発生が無視できるほど小さいという長所を備える。

しかしながらＸＹアドレス型であるＣＭＯＳイメージセンサは、ローリングシャッタとして、行毎に異なるタイミングで電荷の蓄積を行っており、全ての画素において同時に蓄積動作を終了させることができない。ＣＭＯＳイメージセンサの電荷の蓄積時間を制御して露出制御を行おうとすると、走査線の最初の行と最後の行とで蓄積期間が１フレーム近くずれてしまうため、動く被写体を静止画として撮像するには適していないと考えられる。そのため、ＣＭＯＳイメージセンサの露出時間を制御するためのメカニカルシャッタが用いられている。

ここで、ＣＭＯＳイメージセンサの、電荷の蓄積開始のための各行におけるリセット動作は、各行における蓄積電荷の信号レベルの読出し動作のタイミングから、電荷の蓄積時間に要する時間分だけ先駆けて行われることになる。このリセット動作の速度は、蓄積電荷の信号レベル読出し動作の操作速度と異ならせることもできる。これを利用して、特許文献１にはＣＭＯＳイメージセンサのリセット動作をメカニカルシャッタの走行に沿う速度で１行ずつ行って露出制御を行う構成が開示されている。

特許文献１に開示された構成は、メカニカルシャッタの走行に沿う速度で１行ずつリセット動作を行って電荷蓄積を開始してから、メカニカルシャッタで遮光し、その後に蓄積電荷の信号レベルの読出し動作を１行ずつ行う。リセット動作とメカニカルシャッタの走行の間隔を調整することで、撮像時の露出制御を行うことができる。

特許文献１では、１行ずつ行うリセット動作を、一定の速度で動作するわけではないメカニカルシャッタの走行にあわせるため、パルス発生部によって発生された走査クロックのうち垂直走査用のクロックを垂直駆動変調部にて周波数変調し、撮像素子に供給する。

ＣＭＯＳイメージセンサのリセット動作を先膜、メカニカルシャッタを後膜とするシャッタ機構がある。そのシャッタ機構において露光ムラのない良好な画像を得るためには、ＣＭＯＳイメージセンサの各行のリセットタイミングを後膜であるメカニカルシャッタの走行特性に正確に合わせ、センサの各行の露光時間を一定にする必要がある。

一方、メカニカルシャッタの羽根は一般にバネによって駆動されており、走行開始位置での保持は電磁石による吸着力が用いられていることが多い。このため、撮像装置の姿勢差、温度、湿度、メカニカルシャッタを保持する電磁石の駆動電圧、メカニカルシャッタの固体差などの複数の要因によって、メカニカルシャッタの走行特性は常に一定とはならない。

そこで、撮像素子の駆動回路は、撮像時の撮像装置の状態に合わせて、撮像素子の各行の正確なリセットタイミングを発生する必要がある。

特許文献２には、以下の方法が開示されている。撮像素子の領域毎に電荷の蓄積を開始させるための走査、又は領域毎に蓄積された電荷を読み出すための走査のいずれかと、撮像素子の受光面を遮光するメカニカルシャッタの走行との間に蓄積された電荷の量を用いて、メカニカルシャッタの走行特性を演算する。そして、先膜である撮像素子の各行の正確なリセットタイミングを発生する。

また特許文献３には固体撮像素子の駆動に用いられる多数のタイミングパルスを生成するタイミングジェネレータの一例が開示されている。

特開平１１−０４１５２３号公報 特開２００６−３３３３８号公報 特開２００２−５１２７０号公報

特許文献１又は２では、パルス発生部によって発生された走査パルスのうち垂直走査用パルスを垂直駆動変調部にて周波数を変調し、撮像素子に供給する。この構成によれば、垂直の走査速度の特性をメカニカルシャッタの走行特性に合わせ、間隔が非線形に変化する垂直走査用パルスを生成することができるが、垂直走査用パルスと該垂直走査用パルス以外のパルスとの相対関係を維持することは困難となる。固体撮像素子のフォトダイオードのリセット動作においてフォトダイオードの電荷をゼロにするためには、一定時間以上フォトダイオードをリセット状態にする必要がある。しかし、垂直走査用パルス以外にフォトダイオードのリセットを開始あるいは終了するためのパルスが必要となり、垂直走査用パルスと該垂直走査用パルス以外のパルスとの相対関係を維持することが困難な構成は好ましくない。また垂直走査速度を制御する変調部などが必要であり高コストとなる。

また特許文献３に開示されているメモリ内蔵型タイミングジェネレータによれば、間隔が非線形に変化する垂直走査用パルスを生成するためにはパルスの全ての変化点をメモリに記憶しなければならない。例えば３０００×２０００画素で構成される６００万画素の固体撮像素子で、メモリ内蔵型タイミングジェネレータを用いて先膜となるリセットタイミングを生成するように構成した場合を説明する。その場合、撮像素子の２０００行それぞれのリセットタイミングを全てメモリに格納しなくてはならないため、該メモリ内蔵型タイミングジェネレータの回路規模が増大し、高コストとなる。また撮像装置の姿勢差、温度、湿度、メカニカルシャッタを保持する電磁石の駆動電圧などが変動した場合、その都度、メカニカルシャッタの走行特性が変化する。そのため、タイミングジェネレータに対し垂直走査用パルスの設定のためにＣＰＵなどとの通信が必要になり、撮像素子の各行のリセットタイミングを全てメモリに格納するために通信時間が増大し、好ましくない。

本発明の目的は、回路規模、及び、電子シャッタの設定のための通信時間を増大させることなく、間隔が非線形に変化する垂直走査用パルス及び該垂直走査用パルス以外のパルス等を生成可能な固体撮像素子の駆動回路、方法及び撮像システムを提供することである。

本発明の固体撮像素子の駆動回路は、１次以上の多項式の演算を行う多項式演算部と、前記多項式の変数を発生し前記多項式演算部の演算を制御する演算制御部と、前記多項式演算部の多項式の演算結果を基にパルスを生成するパルス生成部とを有することを特徴とする。

本発明の固体撮像素子の駆動方法は、多項式の変数を発生する変数発生ステップと、前記変数を用いて１次以上の多項式の演算を行う多項式演算ステップと、前記多項式の演算結果を基にパルスを生成するパルス生成ステップとを有することを特徴とする。

回路規模、及び、電子シャッタの設定のための通信時間を増大させることなく、間隔が非線形に変化するパルスを生成することができる。

以下に図面を用いながら本発明の好適な実施形態について説明を行う。
（第１の実施形態）
図１は本発明の第１の実施形態にかかる撮像システムの構成図である。本実施形態にかかる撮像システムは、撮像装置であるカメラ本体１００と、カメラ本体１００に装着される交換レンズ装置２００とを有している。この交換レンズ装置２００はカメラ本体１００と着脱可能でなく、カメラ本体１００と一体に構成されているものであっても構わない。

まず、交換レンズ装置２００内の構成について説明する。２０１は撮像レンズであり、光軸Ｌ方向に移動可能となっている。ここで、図１では、簡略化のため１つのレンズだけを示しているが、複数のレンズ群で構成されている。

２０２はレンズＣＰＵ、２０３はレンズ駆動回路であり、レンズＣＰＵ２０２はレンズ駆動回路２０３を介して撮像レンズ２０１の位置を制御する。また、レンズＣＰＵ２０２は交換レンズ装置２００側の通信接点２０４及びカメラ本体１００側の通信接点１１２を介して、カメラ本体内のカメラＣＰＵ１０１と通信を行う。

次に、カメラ本体１００内の構成について説明する。１０１はカメラＣＰＵであり、１０２はミラー部材である。１０３はファインダ光学系であり、１０４はＸＹアドレス型の固体撮像素子である。固体撮像素子１０４は、光電変換により画像信号を生成する。１０５はメカニカルシャッタ装置であるフォーカルプレーンシャッタであり、光路を開放するための先羽根と、光路を閉鎖するための後羽根とを有する。ミラー部材１０２は撮影レンズ２０１を通過した被写体像である光束を反射させてファインダ光学系１０３に導くためのものである。このミラー部材１０２は図１に示すように光路上に存在し光束を光学ファインダ１０３に導くための位置と、光路上から退避し光束を固体撮像素子１０４に導くための位置とで切り替わる。ユーザはファインダ光学系１０３を覗いて被写体の様子をモニタする場合は、ミラー部材１０２は図１に示すように光路上に位置する。静止画を撮像する場合、もしくは、ユーザが映像表示回路１０９に表示された被写体の動画像を観察することにより被写体の様子をモニタする場合は、ミラー部材１０２が図１の上方に跳ね上がることで光路から退避する。

固体撮像素子１０４の被写体側にはシャッタ装置１０５が配置されており、シャッタ装置１０５の遮光羽根を光路から退避させることで、光束が固体撮像素子１０４に到達する。

１０６はシャッタ駆動回路であり、メカニカルシャッタ装置１０５の駆動を制御する。１０７はタイミングジェネレータである。タイミングジェネレータ１０７は、固体撮像素子１０４に走査パルスや制御パルスを供給する固体撮像素子１０７の駆動回路である。また、タイミングジェネレータ１０７は、信号処理回路１０８にもクロック信号を供給する。

１０８は信号処理回路であり、固体撮像素子１０４から読み出された信号に対して公知のアナログ信号処理、デジタル信号処理を施すことにより画像データを生成する。１０９はＥＶＦ（エレクトリックビューファインダ）等の映像表示回路であり、信号処理回路１０８にて生成された表示用画像データを用いて表示を行う。１１０は画像記録回路であり、信号処理回路１０８にて生成された記録用画像データをカメラ本体の内部メモリ、あるいは、カメラ本体に着脱可能な記録媒体に記録する。

１１１はスイッチユニットであり、撮像条件を設定するために操作されるスイッチや、撮像準備動作及び撮像動作を開始させるために操作されるスイッチを含む。カメラＣＰＵ１０１は、通信接点１１２及び交換レンズ装置２００側の通信接点２０４を介して、交換レンズ装置２００内のレンズＣＰＵ２０２と通信を行う。

撮像システムは、静止画を撮像する場合は、メカニカルシャッタ１０５の先羽根を開いて光路を開放し、固体撮像素子１０４のリセット動作を行い、メカニカルシャッタ１０５の後羽根を閉じて光路を閉鎖し、そして、固体撮像素子１０４の蓄積電荷を読み出す。

図２は本実施形態にかかるタイミングジェネレータ１０７の構成図である。１１は通信制御部、１２はタイミングジェネレータ１０７の動作を制御する制御部である。１５は各種パルスを生成するための、前記各種パルスに応じたタイミングパラメータを記憶するタイミングパラメータ記憶部、１８はＮ次多項式演算を行うための演算パラメータを記憶する演算パラメータ記憶部である。

通信制御部１１は、カメラＣＰＵ１０１との動作設定用通信を制御し、カメラＣＰＵ１０１から送信された各種パラメータあるいは制御コマンドを受信する。そして、タイミングパラメータをタイミングパラメータ記憶部１５に記憶し、Ｎ次多項式演算部の演算パラメータを演算パラメータ記憶部１８に記憶し、制御コマンドを制御部１２に出力する。制御部１２は、通信制御部１１から入力した制御コマンドに応じてタイミングジェネレータ１０７の動作モードを決定し、カメラＣＰＵ１０１から送信される同期信号を、通信制御部１１を介して受信する。そして、前記動作モードでのパルス生成を開始するため、カウンタ部１３及びパルス生成部１４の制御を行う。タイミングジェネレータの動作モードは、蓄積駆動モード、読出し駆動モード、先膜電子シャッタ駆動モードなどを有する。蓄積駆動モードは、固体撮像素子１０４のフォトダイオードのリセットから蓄積開始までを制御するためのモードである。読出し駆動モードは、フォトダイオードに蓄積された電荷を読み出すためのモードである。先膜電子シャッタ駆動モードは、電荷（信号）蓄積期間の開始を規定する先膜としてフォトダイオードのリセット動作を制御するためのモードである。後膜はメカニカルシャッタを用いることができる。この後膜が電荷（信号）蓄積期間の終了を規定する。

１３はカウンタ部であり、カメラＣＰＵ１０１から送信された水平同期信号を起点にクロックパルス数をカウントする水平カウンタ、及び、カメラＣＰＵ１０１から送信された垂直同期信号を起点に水平同期信号数をカウントする垂直カウンタなどで構成される。カウンタ部１３は、パルス生成のタイミングを規定するための時間を管理する。

１４はパルス生成部であり、固体撮像素子１０４を駆動するための垂直走査パルス、水平走査パルス、及び画素リセットパルスなどの駆動パルスを生成する。パルス生成部１４は制御部１２の命令に従い、タイミングジェネレータ１０７の動作モードにしたがった固体撮像素子１０４の駆動パルスを生成する。パルス生成部１４は、タイミングパラメータ記憶部１５に記憶された各駆動パルスの立上りタイミング、立下りタイミングなどのパラメータと、カウンタ部１３の水平カウンタ値、及び垂直カウンタ値を比較する。そして、各駆動パルスの立上り信号、及び立下り信号のタイミングを決定し、各駆動パルスを生成する。

１６はＮ次多項式演算のための演算制御部であり、１７はＮ次多項式演算部である。ここでＮ次多項式のＮは１以上の自然数であり、例えばＮが４のとき、すなわち４次多項式であれば、式（１）で表される。ここで式（１）のａ〜ｅは多項式の係数となる実数であり、ｙは変数、Ｔが多項式の演算結果となる。Ｎ次多項式の変数に応じた演算結果は、駆動パルス生成のためのタイミングパラメータ、あるいはカウンタ動作制御のためのパラメータとして利用する。

演算制御部１６は、制御部１２からの先膜電子シャッタ駆動モードの動作命令により、動作を開始する。そして、先膜電子シャッタ駆動モード動作命令の受信を起点とした時間管理のためのカウンタ動作と、Ｎ次多項式演算部１７への演算命令を発生するタイミングの管理と、Ｎ次多項式の変数の発生を行う。

Ｎ次多項式演算部１７は、演算パラメータ記憶部（係数記憶部）１８に記憶された多項式の係数と、演算制御部１６で発生した変数を基にＮ次多項式演算を行い、演算結果を演算制御部１６に出力する。その後、パルス生成部１４は演算制御部１６のカウンタ値と、Ｎ次多項式の変数値と、Ｎ次多項式演算部１７での演算結果を比較し、パルスの立上り信号のタイミングを決定し、パルスを生成する。

図３は図１中の固体撮像素子１０４の構成例を示すブロック図である。図３において、２１は画素部を、２２は垂直走査回路ブロックを、２３は水平走査回路ブロックを、２４は差動増幅回路を、Ｎ１は入力ＭＯＳトランジスタを、Ｎ２〜Ｎ３は負荷ＭＯＳトランジスタを示す。Ｃ０１〜Ｃ０２はクランプ容量を、Ｎ４〜Ｎ５はクランプスイッチを、Ｎ６〜Ｎ７は転送スイッチを、ＣＴ１〜ＣＴ２は信号保持容量を、Ｎ８〜Ｎ９は水平転送スイッチを、Ｎ１０はリセットスイッチを示す。また画素部２１はフォトダイオードＤ１１〜Ｄ２２と、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２２と、リセットＭＯＳトランジスタＭ２１１〜Ｍ２２２と、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３２２と、選択ＭＯＳトランジスタＭ４１１〜Ｍ４２２で構成される。ここで、例えばフォトダイオードＤ１１と、転送ＭＯＳトランジスタＭ１１１と、リセットＭＯＳトランジスタＭ２１１と、増幅ＭＯＳトランジスタＭ３１１と、選択ＭＯＳトランジスタＭ４１１とで構成される単位を画素と称する。そして、水平方向に並んだ画素群Ｈ１で構成される単位を行と称する。画素部２１は４画素で構成され、その行数は２行となっている。また画素部２１の、上辺あるいは下辺からの配置の順番で、各行に対し相対的な垂直方向の配置位置であるＹアドレス（行アドレス）を、整数で定義する。例えば画素部２１の画素群Ｈ１のＹアドレスを１とし、画素群Ｈ２のＹアドレスを２とする。

図３に示す固体撮像素子の、光信号電荷の蓄積を制御する先膜及び後膜の双方を、メカニカルシャッタにて制御する場合の、光信号電荷の蓄積開始から読出しまでの方法は次の通りである。光信号電荷の蓄積に先立って、リセットＭＯＳトランジスタＭ２１１〜Ｍ２２２のゲートＰＲＥＳ１〜ＰＲＥＳ２、及び、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２２のゲートＰＴＸ１〜ＰＴＸ２をハイレベルにする。これによって、フォトダイオードＤ１１〜Ｄ２２に蓄積されていた電荷をリセットレベルに戻す。次に、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２２のゲートＰＴＸ１〜ＰＴＸ２をローレベルにすることにより、フォトダイオードＤ１１〜Ｄ２２において電荷の蓄積を開始する。次に、読出し動作を開始する。まず、リセットＭＯＳトランジスタＭ２１１〜Ｍ２２１のゲートＰＲＥＳ１をローレベルにすると同時にクランプスイッチＮ４〜Ｎ５のゲートＰＣ０Ｒをハイレベルにする。その後、選択ＭＯＳトランジスタＭ４１１〜Ｍ４２１のゲートＰＳＥＬ１をハイレベルにすることによって、ノイズ信号が垂直信号線Ｖ１〜Ｖ２に読み出されクランプ容量Ｃ０１〜Ｃ０２にクランプされる。同時に転送スイッチＮ６〜Ｎ７のゲートＰＴをハイレベルにすることによって信号保持容量ＣＴ１〜ＣＴ２がクランプ電圧にリセットされる。

次に、クランプスイッチＮ４〜Ｎ５のゲートＰＣ０Ｒをローレベルに復帰させ、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２１のゲートＰＴＸ１をハイレベルとする。すると、フォトダイオードＤ１１〜Ｄ２１に蓄積されていた光信号電荷が、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３２１のゲートに転送される。そして、同時に光信号は垂直信号線Ｖ１〜Ｖ２に読み出される。次に、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２１のゲートＰＴＸ１をローレベルに復帰させ、フォトダイオードＤ１１〜Ｄ２１の蓄積動作を終了する。その後、転送スイッチＮ６〜Ｎ７のゲートＰＴをローレベルにすることによって、リセット信号からの変化分（光信号）が信号保持容量ＣＴ１〜ＣＴ２に読み出される。ここまでの動作で、画素群Ｈ１の行の画素の光信号がそれぞれの列に接続された信号保持容量ＣＴ１〜ＣＴ２に保持される。次に、リセットＭＯＳトランジスタＭ２１１〜Ｍ２２１のゲートＰＲＥＳ１及び転送ＭＯＳトランジスタＭ１１１〜Ｍ１２１のゲートＰＴＸ１をハイレベルとし、フォトダイオードＤ１１〜Ｄ２１の光信号電荷がリセットされる。次に、水平走査ブロック２３から供給され信号線Ｈ１〜Ｈ２を伝送する信号により、各列の水平転送スイッチＮ８〜Ｎ９のゲートを順次ハイレベルとし、信号保持容量ＣＴ１〜ＣＴ２に保持されていた電圧を順次水平出力線に読出し、出力端子ＯＵＴに順次出力する。そして各列の信号読出しの合間でリセットスイッチＮ１０によって水平出力線をリセット電圧Ｖｒｅｓにリセットする。以上で、画素群Ｈ１の行に接続された画素の読出しが完了する。以下同様に、垂直走査ブロック２２からの信号によって画素群Ｈ２の行以降に接続された画素の信号を順次読出し、全画素の読出しが完了する。光信号電荷の蓄積を制御する先膜及び後膜の双方を、メカニカルシャッタにて制御する場合、光信号電荷の蓄積に先立ったフォトダイオードのリセット動作後にメカニカルシャッタの先膜を開放し、固体撮像素子に光束を入射する。そして、一定の露光時間後、メカニカルシャッタの後膜を閉鎖し露光を完了、その後、読出し動作を行う。この場合、メカニカルシャッタの先膜と後膜の走行特性は、ほぼ一致しており、固体撮像素子の各行における露光時間、すなわち光信号の蓄積時間は、全て一定となる。

次に固体撮像素子１０４による電子シャッタとメカニカルシャッタを併用して露光時間を決定する場合の、固体撮像素子１０４の動作と、タイミングジェネレータ１０７の動作を、図４を用いて説明する。図４（Ａ）は、固体撮像素子１０４の画素部２１の上辺から下辺に向かって、メカニカルシャッタ１０５の後羽根が走行し、固体撮像素子１０４の画素部２１に入射する光束を、メカニカルシャッタ１０５の後羽根の先端が遮光していく様子を示す。すなわちシャッタの走行特性を、縦軸を画素部２１の上辺からの距離、横軸を時間として示す。後羽根はバネ力によって駆動されるため、一定の速度で走行せず、後羽根の走行特性は図４（Ａ）に示したように曲線となる。この走行特性は、公知の撮像装置の制御方法にて取得する。図４（Ｂ）は、Ｎ次多項式演算部１７の演算値を、縦軸をＮ次多項式の変数となる固体撮像素子１０４内のＹアドレス、横軸を演算値としたときのグラフである。また図４（Ｃ）は撮像装置のシャッタボタン押下により発生するレリーズ信号波形であり、図４（Ｄ）は図４（Ｃ）のレリーズ信号を起点に、一定周波数のクロックをカウントアップするカウンタの信号波形である。ここで、図４（Ｂ）のグラフの、縦軸である固体撮像素子１０４のＹアドレスを画素部２１の上辺からの距離に置き換え、また、横軸である演算値を図４（Ｄ）のカウンタ値、すなわちレリーズ信号を起点とする時間に置き換える。そして図４（Ａ）のように取得されたシャッタ走行特性の曲線と、図４（Ｂ）のグラフの、Ｎ次多項式による曲線が一致するように、Ｎ次多項式の係数を設定しておく。

図４（Ｅ）及び図４（Ｆ）の波形を用いて、図３に示した固体撮像素子の先膜としての電子シャッタの動作について説明する。垂直走査回路ブロック２２は、画素部２１の行選択を行う回路ブロックである。そして、タイミングジェネレータ１０７から入力された転送ＭＯＳトランジスタのゲート信号（ＰＴＸ）、リセットＭＯＳトランジスタのゲート信号（ＰＲＥＳ）、及び選択ＭＯＳトランジスタのゲート信号（ＰＳＥＬ）を、選択された行の画素群に対し分配する。また垂直走査回路ブロック２２は画素部２１の１行のみを選択し、垂直走査回路ブロック２２に入力される垂直走査パルス（ＰＶ）によって、選択行を、上下に隣合う行に順次変更していくこと、あるいは、画素部２１の全行を選択することができる。あるいは、垂直走査回路ブロック２２は、全行選択された状態から垂直走査パルス（ＰＶ）によって、順次選択を解除していくことができる。まず、シャッタボタン押下によりＣＰＵ１０１はレリーズ信号及び先膜電子シャッタモードをタイミングジェネレータ１０７に設定する。タイミングジェネレータ１０７の制御部１２は先膜電子シャッタモードの命令を演算制御部１６に送る。演算制御部１６では、先膜電子シャッタモード命令の発行時刻を起点とした時間を管理するためのカウンタのカウントアップを開始する（図４（Ｄ）の波形）。その後、タイミングジェネレータ１０７は垂直走査回路ブロック２２に対し、全行選択の信号を発生する。このとき図４（Ｅ）のようにＰＲＥＳは前もってハイレベルにされており、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３２２はリセット状態にある。

次に、タイミングジェネレータ１０７は演算制御部１６のカウンタ値と、タイミングパラメータ記憶部１５のパラメータを比較し、パルス生成部１４にて、垂直走査回路ブロック２２に対し、ＰＴＸをハイレベルにする信号を発生する（図４（Ｅ）のＰＴＸ波形）。これにより、転送ＭＯＳトランジスタＭ１１１〜Ｍ１２２のゲートがハイレベルとなり、フォトダイオードＤ１１〜Ｄ２２がリセットされる。同時にタイミングジェネレータ１０７の演算制御部１６は、Ｎ次多項式演算部１７に対し、変数を１としたときの演算制御を行う。そして、Ｎ次多項式演算部１７で演算された演算結果と、カウンタ（図４（Ｄ））のカウント値とを比較し、両者が一致した時刻で、パルス生成部１４はその変数のＹアドレスに対応する垂直走査パルスＰＶを発生する（図４（Ｅ）ＰＶ波形）。垂直走査回路ブロック２２はＰＶにより、画素群Ｈ１の行選択を解除し、ＰＴＸ１はローレベルに復帰する（図４（Ｆ）ＰＴＸ１波形）。転送ＭＯＳトランジスタＭ１１１〜Ｍ１２１がオフ状態となり、Ｈ１の行のフォトダイオードＤ１１〜Ｄ２１は光信号電荷の蓄積を開始する。次にタイミングジェネレータ１０７の演算制御部１６は、Ｎ次多項式演算部１７に対し、変数を２としたときの演算制御を行う。そしてＮ次多項式演算部１７で演算された演算値と、カウンタ（図４（Ｄ））とが一致した時刻で、パルス生成部１４は垂直走査パルスＰＶを発生する（図４（Ｅ）ＰＶ波形）。垂直走査回路ブロック２２はＰＶにより、画素群Ｈ２の行選択を解除し、ＰＴＸ２はローレベルに復帰する（図４（Ｆ）ＰＴＸ２波形）。転送ＭＯＳトランジスタＭ１２１〜Ｍ１２２がオフ状態となり、Ｈ２の行のフォトダイオードＤ２１〜Ｄ２２は光信号電荷の蓄積を開始する。以下同様に、全ての行のフォトダイオードを順次リセット状態から蓄積開始させる。全ての行の蓄積開始後、以降の読出し動作に備え、タイミングジェネレータ１０７は演算制御部１６のカウンタ値と、タイミングパラメータ記憶部１５のパラメータを比較する。そして、パルス生成部１４において、垂直走査回路ブロック２２に対し、ＰＴＸをローレベルに復帰させる信号を発生する（図４（Ｅ）のＰＴＸ波形）。

次に、Ｎ次多項式演算部１７、演算制御部１６、及び、演算パラメータ記憶部１８のより詳細な動作を、図５に示す、Ｎ次多項式演算部１７及び演算制御部１６の構成例を用いて説明する。なお、図５はＮ次多項式演算部１７の動作を説明するための構成の１例であって、その構成を限定するものではない。

まず、Ｎ次多項式を展開し、さらに回路で実現し易くするために近似式に置き換える。式（１）は４次多項式の例であり、ａ〜ｅは係数となる実数を、ｙは変数を、Ｔは多項式の解を表す。式（１）を括弧でくくり、展開すると、式（２）となる。同様にＮ次多項式であれば、式（３）のように展開することができる。ここで、式（３）の係数となる実数Ａを式（４）に示すように、整数Ｉを２のＪ乗で除算した数に近似すると、Ｎ次多項式は式（５）で表すことができる。

図５は式（５）を演算するＮ次多項式演算部１７と演算制御部１６の構成例を示す。演算制御部１６は、演算状態制御回路３１と、演算状態制御回路３１によって制御される変数カウンタ３２と、電子シャッタ用カウンタ３３と、Ｎ次多項式演算結果と電子シャッタ用カウンタ３３を比較する比較器３４とで構成される。Ｎ次多項式演算部１７は、変数と係数とを乗算する乗算器４５と、乗算器４５の演算結果をＪビット分シフトするシフト回路４６と、シフト回路４６の結果と係数を加算する加減算器４７と、前述の演算結果を一時的に記憶するフリップフロップ回路４８とを有する。さらに、Ｎ次多項式演算部１７は、フリップフロップ回路４８の出力と０次の係数である記憶回路５１の出力を選択するセレクタ４１と、加減算器４７に入力する整数である記憶回路５２の出力を選択するセレクタ４３とを有する。さらに、Ｎ次多項式演算部１７は、シフト回路４６に入力するシフト量である記憶回路５３の出力を選択するセレクタ４２と、フリップフロップ回路４８の出力からＮ次の演算結果のみを選択するためのセレクタ４４とを有する。さらに、Ｎ次多項式演算部１７は、Ｎ次多項式の演算結果を記憶するフリップフロップ回路４９を有し、フリップフロップ回路４９の出力は、比較器３４に入力されるとともに、パルス生成部１４に入力される。

図６は、図５の構成例の動作を説明するタイミングチャートである。まず演算状態制御回路３１が、制御部１２からの電子シャッタモード動作命令を受け取ると、電子シャッタ用カウンタ３３をリセットし、クロックＣＬＫでカウントアップを開始させる。クロックＣＬＫの次サイクルで、演算状態制御回路３１は、電子シャッタ用カウンタ３３のリセット（カウンタ値０）を確認後、変数カウンタ３２に初期値１を設定し、同時にＮ次多項式演算部１７に対し１次演算実行のための演算制御信号Ｆ１を出力する。セレクタ４１は演算制御信号Ｆ１を受け取ると信号Ｓ１にＩ０を出力する。乗算器４５は信号Ｓ１と変数カウンタ３２の出力値１を乗算し、信号Ｓ３に結果を出力する。次に乗算器４５の演算結果Ｓ３は、セレクタ４２において演算制御信号Ｆ１によって選択されたＪ０（信号Ｓ４）ビット分、シフト回路４６において右シフトされる。次にシフト回路４６のシフト演算結果Ｓ５は、セレクタ４３において演算制御信号Ｆ１によって選択された整数Ｉ１（信号Ｓ６）を加減算器４７において加算され（信号Ｓ７）、１次演算が完了する。１次演算の結果（Ｓ７）は、クロックＣＬＫの次クロック立上り（次サイクル）でフリップフロップ回路４８に記憶される。同時に、演算状態制御回路３１は、Ｎ次多項式演算部１７に対し２次演算実行のための演算制御信号Ｆ２を出力する。セレクタ４１は演算制御信号Ｆ２を受け取ると信号Ｓ１として信号Ｓ８を出力する。以下、１次演算と同様に２次演算を実行し、２次演算の結果（Ｓ７）は、クロックＣＬＫの次クロック立上り（次サイクル）でフリップフロップ回路４８に記憶される。以降、Ｎ次演算が完了するまで、Ｎサイクル演算を繰り返す。Ｎ次演算が完了すると、セレクタ４４にて演算結果がフリップフロップ４９に記憶される。そしてフリップフロップ４９に記憶された演算結果Ｓ１０は、比較器３４に入力され、電子シャッタ用カウンタ３３のカウンタ値と演算結果Ｓ１０が一致するまで、Ｎ次多項式演算部１７は演算を停止する。そして演算結果Ｓ１０と電子シャッタ用カウンタ３３のカウンタ値Ｓ１１が一致すると、演算状態制御回路３１は、変数カウンタ３２をカウントアップし、カウントアップされた変数でのＮ次多項式演算を実行する。

以降同様に、変数カウンタ３２が固体撮像素子の行数分カウントアップされるまで、Ｎ次多項式演算が実行される。

一方、固体撮像素子１０４の画素転送パルスＰＴＸは、電子シャッタ用カウンタ３３とタイミングパラメータ記憶部１５に記憶されたパラメータを参照して生成される。図６の例では、ＰＴＸは、電子シャッタ用カウンタ３３の値が１の時刻で、立上り信号を生成する。また垂直走査パルスＰＶは、Ｎ次多項式演算結果Ｓ１０と電子シャッタ用カウンタ３３が一致した時刻でパルスを生成する。

このように本実施形態によれば、メカニカルシャッタの先羽根を開放することによって露光を開始するのと同等の、先膜動作を電子シャッタで実現できる。さらに、本実施形態の固体撮像素子の駆動回路によれば、発生間隔が非線形に変化する垂直走査パルスＰＶと、画素転送パルスＰＴＸとは、同一のカウンタ値を参照してパルスを生成する。そのため、それらパルスの相対関係は、常に維持することができ、固体撮像素子の電子シャッタ動作時、フォトダイオードを一定時間以上リセット状態にすることが容易である。また、発生間隔が非線形に変化する垂直走査パルスＰＶの発生タイミングを決定するためのパラメータは、Ｎ次多項式の係数のみであり、パラメータ記憶部の回路規模を増大させることが無く、パラメータ設定のためのＣＰＵからの通信時間も増大させることがない。

（第２の実施形態）
次に本発明の第２の実施形態について、第１の実施形態と異なる点を中心に説明を行う。図７は本発明の第２の実施形態にかかるタイミングジェネレータ１０７の構成図であり、第１の実施形態のタイミングジェネレータとは、Ｎ次多項式演算部１７の演算において発生する不正な演算結果を検出する不正演算検出部６１を有している点が異なる。

通常、ハードウエアの演算回路では、その演算データは２ビットで表現され、負数は２の補数にて表現される。さらに演算データのデータ長は固定されている。しかしながら、演算回路の入力データによっては、演算結果が、前述したデータ長を超えてしまうことがあり、この場合、正負が逆転してしまう。例えばデータ長４ビットの２の補数データで、０１１１は十進数の７を表すが、これに１を加算すると、２進数では１０００となる。しかし、２の補数表現では、１０００は十進数の−８を表す。このように、演算結果が、決められたデータ長を超えてしまうことを、オーバーフローといい、不正な演算とみなす。

不正演算検出部６１は、Ｎ次多項式演算部１７の演算回路での、オーバーフローの発生を監視し、オーバーフローを検出すると、演算制御部１６に対し不正演算検出を通知する。演算制御部１６では、不正演算検出を通知されると、Ｎ次多項式演算部１７での演算を中止する。そしてパルス生成部１４は、固体撮像素子１０４の全行のリセット状態を解除するためのパルスを生成する。同時に、不正演算検出部６１は、通信制御部１１に対しても不正演算検出を通知し、通信制御部１１は、ＣＰＵ１０４に不正演算検出を通知する。

以上のように、本発明の第２の実施形態によれば、Ｎ次多項式演算において、不正な演算が実行されるようなパラメータを設定した場合でも、固体撮像素子の誤動作を防止することが可能となる。

（第３の実施形態）
次に本発明の第３の実施形態について、第２の実施形態と異なる点を中心に説明を行う。図８は本発明の第３の実施形態にかかるタイミングジェネレータ１０７の構成図であり、第２の実施形態のタイミングジェネレータとは、演算テストモード制御部７１を有している点が異なる。図９はＮ次多項式演算部１７と演算テストモード制御部７１の構成の一例を示すブロック図である。演算テストモード制御部７１は、演算テスト制御回路８１と、変数カウンタ８２とで構成され、演算制御部１６とは異なり、演算テストモードにおいて、多項式の変数を発生し、多項式演算部１７の演算テストを制御する。多項式演算部１７は、演算テストモードにおいて、演算テストモード制御部７１において生成された変数を基に多項式の演算を行う。

図１０は、図９の構成例の動作を説明するタイミングチャートである。図１０を用いて、本発明の第３の実施形態にかかるタイミングジェネレータ１０７の動作について説明する。

まず演算テスト制御回路８１が、制御部１２からの演算テストモード動作命令を受け取ると、変数カウンタ８２に初期値１を設定し、同時にＮ次多項式演算部１７に対し１次演算実行のための演算制御信号Ｆ１を出力する。セレクタ４１は演算制御信号Ｆ１を受け取ると信号Ｓ１にＩ０を出力する。乗算器４５は信号Ｓ１と変数カウンタ３２の出力値１を乗算し、信号Ｓ３に結果を出力する。次に乗算器４５の演算結果Ｓ３は、セレクタ４２において演算制御信号Ｆ１によって選択されたＪ０（信号Ｓ４）ビット分、シフト回路４６において右シフトされる。次にシフト回路４６のシフト演算結果Ｓ５は、セレクタ４３において演算制御信号Ｆ１によって選択された整数Ｉ１（信号Ｓ６）を加減算器４７において加算され（信号Ｓ７）、１次演算が完了する。１次演算の結果（Ｓ７）は、クロックＣＬＫの次クロック立上り（次サイクル）でフリップフロップ回路４８に記憶される。同時に、演算テスト制御回路８１は、Ｎ次多項式演算部１７に対し２次演算実行のための演算制御信号Ｆ２を出力する。セレクタ４１は演算制御信号Ｆ２を受け取ると信号Ｓ１として信号Ｓ８を出力する。以下、１次演算と同様に２次演算を実行し、２次演算の結果（Ｓ７）は、クロックＣＬＫの次クロック立上り（次サイクル）でフリップフロップ回路４８に記憶される。以降、Ｎ次演算が完了するまで、Ｎサイクル演算を繰り返す。Ｎ次演算が完了すると、セレクタ４４にて演算結果がフリップフロップ４９に記憶される。同時に、演算テスト制御回路８１は、変数カウンタ８２をカウントアップし、カウントアップされた変数でのＮ次多項式演算を実行する。

以降同様に、変数カウンタ８２が固体撮像素子の行数分カウントアップされるまで、Ｎ次多項式演算が実行され、演算テストモードを終了する。そして演算テストモード中に、不正演算検出部６１において、不正演算が検出された場合、通信制御部１１は、ＣＰＵ１０１に演算テストモードでの不正演算検出を通知する。

図１１は、本発明の第３の実施形態にかかる撮像システムの動作を説明するフローチャートである。まずメカニカルシャッタ１０５の後羽根の走行特性を、公知の撮像装置の制御方法にて取得する。次に、カメラＣＰＵ１０１において、Ｎ次多項式の演算パラメータを作成する（ステップＳ１０１）。次に、カメラＣＰＵ１０１はタイミングジェネレータ１０７と通信を行い、ステップＳ１０１で作成された演算パラメータをタイミングジェネレータ１０７に設定する（ステップＳ１０２）。次に、タイミングジェネレータ１０７は、演算テストモードを実行する（ステップＳ１０３）。その後、演算テストモード中に、不正演算フラグをチェックして不正演算が発生していないことを確認する（ステップＳ１０４）。ステップＳ１０５で、不正演算が検出された場合、タイミングジェネレータ１０７はカメラＣＰＵ１０１に対し、不正演算検出を通知し、カメラＣＰＵ１０１は、演算パラメータを作成し直す（ステップＳ１０１に戻る）。ステップＳ１０５で、不正演算が検出されなかった場合、タイミングジェネレータ１０７は電子シャッタモードを実行し（ステップＳ１０６）、固体撮像素子に対し、電子シャッタ駆動パルスを生成する。

第３の実施形態によれば、カメラＣＰＵが誤った演算パラメータを作成したとしても、タイミングジェネレータは、不正な演算によって誤った駆動パルスを生成することがなく、電子シャッタを用いた静止画の撮像に失敗することを抑制することが可能となる。

第１〜第３の実施形態は、固体撮像素子による電子シャッタとメカニカルシャッタを併用して露光時間を決定する構成を有する撮像システムを提供することができる。回路規模、及び、電子シャッタの設定のための通信時間を増大させることなく、間隔が非線形に変化する垂直走査用パルス及び該垂直走査用パルス以外のパルスを生成可能である。

上記実施形態は、１次以上の多項式の演算を行う多項式演算部と、多項式の係数を記憶する係数記憶部と、多項式の変数を発生し、多項式演算部の演算を制御する演算制御部と、一定周波数のクロックをカウントするカウンタとを備える。前記多項式演算部において求められた多項式の演算値と、前記カウンタのカウンタ値とを比較することによって、パルス発生のタイミングを決定する。

１次以上の多項式演算を行う多項式演算部と、多項式の係数を記憶する係数記憶部と、多項式の変数を発生し多項式演算部の演算を制御する演算制御部を有する。そのため、演算制御部において発生する各変数に対応する、非線形な間隔の複数のパラメータを作成することが可能となる。また、一定周波数のクロックをカウントするカウンタと、非線形な間隔の複数のパラメータとを比較することによって、非線形な間隔のパルスを発生することが可能となる。また、タイミングパラメータを記憶するタイミングパラメータ記憶部を有し、タイミングパラメータ記憶部に記憶されたタイミングパラメータと、カウンタ値とを比較し、パルス発生のタイミングを決定し、パルスを生成する手段を有する。そのため、間隔が非線形に変化する垂直走査用パルス及び該垂直走査用パルス以外のパルスを、同一のカウンタで制御することとなり、間隔が非線形に変化する垂直走査用パルス及び該垂直走査用パルス以外のパルスの相対関係を維持することが容易となる。

さらに、非線形な間隔のパルスを発生するためのパラメータは、多項式の係数のみであるため、非線形な間隔のパルスを発生するためのパラメータを記憶するための回路規模の増大を抑制することができる。また、パラメータ設定のための、ＣＰＵと固体撮像素子の駆動回路との通信時間の増大も抑制することができる。

また、多項式の変数は、固体撮像素子のＹアドレスとし、多項式演算部はＹアドレスごとに演算値を求め、パルス生成部は、Ｙアドレスに対応する演算値と、カウンタ値とを比較し、Ｙアドレスに対応する垂直走査パルスの発生タイミングを決定する。そのため、固体撮像素子の各行の蓄積開始時間を、メカニカルシャッタの走行特性に合わせることが容易となる。

また、第２の実施形態によれば、多項式演算部の多項式演算において発生する不正な演算を検出する、不正演算検出部を備えるため、固体撮像素子に対し、不正な駆動パルスを生成することを抑制することができる。

また、第３の実施形態によれば、演算制御部とは異なる、多項式演算部の演算テストを制御する、演算テストモード制御部を備える。演算テストモード制御部は多項式演算部において係数記憶部に記憶された係数と演算テストモード制御部において生成された変数とで多項式演算を順次実行し、不正演算の発生の有無を、パルス生成せずに確認できる。そのため、不正演算による撮像の失敗を抑制することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態にかかる撮像システムの構成図である。 本発明の第１の実施形態にかかるタイミングジェネレータの構成図である。 図１中の固体撮像素子の構成例を示すブロック図である。 図３中の主要信号の波形とＮ次多項式演算値との関係の例を示すタイミングチャートである。 本発明の第1の実施形態にかかるＮ次多項式演算回路及び演算制御回路の構成例を示すブロック図である。 図５に示した構成例の動作を説明するタイミングチャートである。 本発明の第２の実施形態にかかるタイミングジェネレータの構成図である。 本発明の第３の実施形態にかかるタイミングジェネレータの構成図である。 本発明の第３の実施形態にかかる演算テストモード制御部の構成例を示すブロック図である。 図９に示した構成例の動作を説明するタイミングチャートである。 本発明の第３の実施形態にかかる撮像システムの動作を説明するフローチャートである。

符号の説明

１１ 通信制御部
１２ 制御部
１３ カウンタ部
１４ パルス生成部
１５ タイミングパラメータ記憶部
１６ 演算制御部
１７ Ｎ次多項式演算部
１８ 演算パラメータ記憶部
６１ 不正演算検出部
７１ 演算テストモード制御部
８１ 演算テスト制御回路
８２ 変数カウンタ
１００ カメラ本体
１０１ カメラＣＰＵ
１０２ ミラー部材
１０３ ファインダ光学系
１０４ ＸＹアドレス型固体撮像素子
１０５ シャッタ装置
１０６ シャッタ駆動回路
１０７ タイミングジェネレータ
１０８ 信号処理回路
１０９ 映像表示回路
１１０ 画像記録回路
１１１ スイッチユニット
１１２ 通信接点
２００ 交換レンズ装置
２０１ 撮影レンズ
２０２ レンズＣＰＵ
２０３ レンズ駆動回路
２０４ 通信接点

Claims (10)

1. １次以上の多項式の演算を行う多項式演算部と、
   前記多項式の変数を発生し前記多項式演算部の演算を制御する演算制御部と、
   前記多項式演算部の多項式の演算結果を基にパルスを生成するパルス生成部と
   を有することを特徴とする固体撮像素子の駆動回路。
2. さらに、クロックパルスをカウントするカウンタを有し、
   前記パルス生成部は、前記多項式演算部の多項式の演算結果及び前記カウンタのカウント値を基に比較し、その比較結果に応じてパルスを生成することを特徴とする請求項１記載の固体撮像素子の駆動回路。
3. さらに、タイミングパラメータを記憶するタイミングパラメータ記憶部を有し、
   前記パルス生成部は、前記タイミングパラメータ記憶部に記憶されたタイミングパラメータ及び前記カウンタのカウント値を基に比較し、その比較結果に応じてパルスを生成することを特徴とする請求項２記載の固体撮像素子の駆動回路。
4. さらに、前記多項式の係数を記憶する係数記憶部を有し、
   前記多項式演算部は、前記係数記憶部に記憶された多項式の係数を基に前記多項式の演算を行うことを特徴とする請求項１〜３のいずれか１項に記載の固体撮像素子の駆動回路。
5. 前記多項式の変数は、固体撮像素子内の行アドレスを示す変数であり、
   前記多項式演算部は、前記行アドレスを示す変数毎に演算結果を求め、
   前記パルス生成部は、前記行アドレスを示す変数に対応する多項式の演算結果と、前記カウンタのカウント値とを比較し、その比較結果に応じて前記行アドレスの行に対応する垂直走査パルスを生成することを特徴とする請求項２記載の固体撮像素子の駆動回路。
6. さらに、前記多項式演算部の多項式の演算において発生する不正な演算結果を検出する不正演算検出部を有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子の駆動回路。
7. さらに、前記演算制御部とは異なり、前記多項式の変数を発生し、前記多項式演算部の演算テストを制御する演算テストモード制御部を有し、
   前記多項式演算部は、演算テストモードにおいて、前記演算テストモード制御部において生成された変数を基に前記多項式の演算を行うことを特徴とする請求項６記載の固体撮像素子の駆動回路。
8. 前記多項式演算部は、近似式を用いて前記１次以上の多項式の演算を行うことを特徴とする請求項１〜７のいずれか１項に記載の固体撮像素子の駆動回路。
9. 請求項１〜８のいずれか１項に記載の固体撮像素子の駆動回路を有する撮像システムであって、
   前記固体撮像素子の受光面を遮光する遮光羽根を走行させることで前記固体撮像素子の受光面の遮光領域を変化させるメカニカルシャッタ装置を有し、
   前記固体撮像素子の信号蓄積時間の開始を規定するためのパルスを前記パルス生成部により生成し、前記信号蓄積時間の終了の規定を前記メカニカルシャッタにより行うことを特徴とする撮像システム。
10. 多項式の変数を発生する変数発生ステップと、
    前記変数を用いて１次以上の多項式の演算を行う多項式演算ステップと、
    前記多項式の演算結果を基にパルスを生成するパルス生成ステップと
    を有することを特徴とする固体撮像素子の駆動方法。

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