[go: up one dir, main page]

JP2008028406A - 半導体素子実装用の多層基板及び半導体素子実装多層基板 - Google Patents

半導体素子実装用の多層基板及び半導体素子実装多層基板 Download PDF

Info

Publication number
JP2008028406A
JP2008028406A JP2007210247A JP2007210247A JP2008028406A JP 2008028406 A JP2008028406 A JP 2008028406A JP 2007210247 A JP2007210247 A JP 2007210247A JP 2007210247 A JP2007210247 A JP 2007210247A JP 2008028406 A JP2008028406 A JP 2008028406A
Authority
JP
Japan
Prior art keywords
interlayer insulating
semiconductor element
conductive wiring
resin
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007210247A
Other languages
English (en)
Inventor
Ryosuke Usui
良輔 臼井
Hideki Mizuhara
秀樹 水原
Yuusuke Igarashi
優助 五十嵐
Noriaki Sakamoto
則明 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kanto Sanyo Semiconductors Co Ltd, Sanyo Electric Co Ltd filed Critical Kanto Sanyo Semiconductors Co Ltd
Priority to JP2007210247A priority Critical patent/JP2008028406A/ja
Publication of JP2008028406A publication Critical patent/JP2008028406A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】熱硬化性樹脂から成る封止樹脂とシリコンから成る回路素子との熱膨張係数の差異により、高温時に於いて回路装置内部に発生する内部応力を抑制した半導体素子実装用の多層基板及び半導体素子実装多層基板を提供する。
【解決手段】多層に形成される各導電配線層１２の間に設けられる層間絶縁膜１１を熱硬化性樹脂で形成する。これにより、層間絶縁膜１１が熱応力を緩衝する層として機能し、内部応力による装置の信頼性の低下を防止することができる。また、ここで用いる熱硬化性樹脂として液晶ポリマーを使用することにより、水分等が装置内部に侵入するのを防止することができる。
【選択図】図１

Description

本発明は、各導電配線層を絶縁する層間絶縁層を熱可塑性樹脂で形成することにより、高温時に於いて層間絶縁層が応力緩和・緩衝材として機能する半導体素子実装用の多層基板及び半導体素子実装多層基板に関するものである。
近年、ＩＣパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のＩＣパッケージとその実装概念が大きく変わろうとしている。絶縁樹脂シートの一例としてフレキシブルシートであるポリイミド樹脂シートを採用した半導体装置に関する技術がある（例えば、特許文献１参照）。
図１２は、フレキシブルシート５０をインターポーザ基板として採用する半導体装置を示すものである。図１２（Ａ）はこの半導体装置の平面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ線における断面図である。以下にてこの半導体装置の製造方法を説明する。
先ず、フレキシブルシート５０の上には、接着剤を介して銅箔パターン５１が貼り合わされて用意されている。この銅箔パターン５１は、実装される半導体素子がトランジスタ、ＩＣにより、そのパターンが異なるが、一般には、ボンディングパッド５１Ａ、アイランド５１Ｂが形成されている。また符号５２は、フレキシブルシート５０の裏面から電極を取り出すための開口部であり、前記銅箔パターン５１が露出している。続いて、このフレキシブルシート５０は、ダイボンダーに搬送され、半導体素子５３が実装される。その後、このフレキシブルシート５０は、ワイヤーボンダーに搬送され、ボンディングパッド５１Ａと半導体素子５３のパッドが金属細線５４で電気的に接続されている。
最後に、図１２（Ａ）の如く、フレキシブルシート５０の表面に封止樹脂５５が設けられて封止される。ここでは、ボンディングパッド５１Ａ、アイランド５１Ｂ、半導体素子５３および金属細線５４を被覆するようにトランスファーモールドされる。その後、図１２（Ｂ）に示すように、半田や半田ボール等の接続手段５６が設けられ、半田リフロー炉を通過することで開口部５２を介してボンディングパッド５１Ａと融着した球状の半田５６が形成される。その後、フレキシブルシート５０には、半導体素子５３がマトリックス状に形成されるため、ダイシングされ、個々に分離される。
しかしながら、図１２を参照して説明した半導体装置の製造方法は、フレキシブルシート５０を採用しているために、様々な問題を有していた。即ち、フレキシブルシート５０自身が有る程度の厚みを有しているので装置の薄型化に限界があり、製造工程に於いてフレキシブルシート５０にクラックが発生したり、フレキシブルシート５０に反りが発生してしまうという数々の問題を有していた。
上記のような問題を解決するために、フレキシブルシート５０等のようなインターポーザ基板を不要にした薄型の回路装置およびその製造方法が提案されている（例えば特許文献２を参照）。
図１３を参照して、この回路装置６０の概要を説明する。回路装置６０は、フレキシブルシート等のインターポーザを不要にして構成されている。そして、絶縁樹脂６２の表裏にシート状に接着された導電膜をエッチングすることにより、第１の導電配線層６３および第２の導電配線層６４から成る多層配線構造が実現されている。第１の導電配線層６３および第２の導電配線層６４は、層間絶縁層６２により絶縁され、多層接続手段７２により所望の箇所で電気的に接続されている。また、第２の導電配線層６４の所望の箇所には外部電極７４が形成され、これは実装基板等との接続電極となる。第１の導電配線層６３上には、絶縁性接着剤６８を介して半導体素子６７が固着されており、半導体素子６７の電極と第１の導電配線層６３とは金属細線７１により電気的に接続されている。封止樹脂７３は、半導体素子６７および金属細線７１を封止して全体の機械的な支持を行う働きを有する。
上記した回路装置６０は、フレキシブルシート等のインターポーザを不要にして構成されており、このことにより、装置全体が薄型化されている等の利点を有する。
特開２０００−１３３６７８号公報（第５頁、第２図） 特願２００１−１８５４２０（第１図）
上記した回路装置６０では、構成要素である半導体素子６７、導電配線層および熱硬化性樹脂で形成される封止樹脂７３が、それぞれ熱膨張係数が異なる。特に半導体素子６７と、有機性材料である封止樹脂７３とでは大きく熱膨張係数が相違するので、使用状況下の温度変化で熱応力が発生し、接続信頼性に問題が発生する。
更に、回路装置６０と同様の構成で、半導体素子やその他の回路素子が複数個実装される大型の回路装置を構成した場合、上記した原理と同じ理由で、更に大きな熱応力が作用し、接続信頼性に問題が発生する。
本発明は、上記した問題を鑑みて成されたものであり、本発明の主な目的は、回路装置の構成要素同士の熱膨張係数が異なることに起因して発生する熱応力を、内部で緩衝することができる構成を有する回路装置を提供することにある。
本発明は、前述の課題を鑑みて成された半導体素子実装用の多層基板であり、
複数の層間絶縁層を介して多層に積層された前記導電配線と、前記導電配線同士を所望の個所で前記層間絶縁層を貫通して接続する多層接続手段を有し、
前記複数の層間絶縁層のうち、最上層の前記層間絶縁層は熱可塑性樹脂から成り、
前記最上層の層間絶縁層よりも下層の前記層間絶縁層は熱硬化性樹脂から成ることで解決するもので有る。
更には、フェイスダウン実装した半導体素子を備える半導体実装多層基板により解決するものである。
本発明に依れば、各導電配線層を絶縁する層間絶縁層を熱可塑性樹脂で形成することにより、高温時に於いて層間絶縁層が応力緩和・緩衝材として機能し、回路装置の信頼性を向上させることができる。
（回路装置１０の構成を説明する第１の実施の形態）
図１を参照して、本発明の回路装置１０の構成を説明する。回路装置１０は、層間絶縁層１１を介して積層された第１の導電配線層１２Ａおよび第２の導電配線層１２Ｂと、第１の導電配線層１２Ａ上に固着された回路素子１３と、第１の導電配線層１２Ａおよび回路素子１３を被覆する封止樹脂層１７と、前記両導電配線層１２同士を所望の個所で層間絶縁層１１を貫通して接続する多層接続手段１４と、第２の導電配線層１２Ｂの所望個所に設けた外部電極１６とを有し、層間絶縁層１１は熱可塑性樹脂から成る構成と成っている。このような構成要素を以下にて説明する。
図１（Ａ）を参照して、第１の導電配線層１２Ａおよび第２の導電配線層１２Ｂは、層間絶縁層１１の表裏に形成された導電膜をエッチングすることにより形成されている。導電膜の材料は、好ましくは、Ｃｕを主材料とするもの、または公知のリードフレームの材料であり、メッキ法、蒸着法またはスパッタ法で層間絶縁層１１に被覆されたり、圧延法やメッキ法により形成された金属箔が貼着されても良い。また、第１の導電配線層１２Ａおよび第２の導電配線層１２Ｂは、オーバーコート樹脂１８で被覆されている。
層間絶縁層１１は、第１の導電配線層１２Ａと第２の導電配線層１２Ｂとを絶縁する働きを有し、両導電配線層１２の間の層として設けられている。層間絶縁層１１の材料としては、高温時に軟化する特性を有する熱可塑性樹脂が採用される。本発明に適用可能な熱可塑性樹脂としては、例えば、ＡＢＳ樹脂、ポリプロピレン、ポリエチレン、ポリスチレン、アクリル、ポリエチレンテレフタレート、ポリフェニレンエーテル、ナイロン、ポリアミド、ポリカーボネイト、ポリアセタール、ポリブチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ウレタン樹脂およびエラストマーが挙げられる。特に液晶ポリマーは、熱膨張係数がシリコンから成る回路素子１３に近く、ガスバリヤー性が高いために、層間絶縁層に採用される熱可塑
性樹脂として好適な材料である。
回路素子１３は、絶縁性接着剤等を介して第１の導電配線層１２Ａ上に固着されており、第１の導電配線層１２Ａとは金属細線１５を介して電気的に接続されている。本実施の形態では、回路素子１３としては、２つの半導体素子が固着されている。また、回路素子１３としては、半導体素子以外の回路素子を採用することも可能であり、チップコンデンサ、チップ抵抗またはトランジスタチップ等も回路素子１３として採用することができる。
多層接続手段１４は第１の導電配線層１２Ａと第２の導電配線層１２Ｂとを所望の個所で層間絶縁層１１を貫通して接続している。多層配線手段１４としては具体的には銅のメッキ膜が適している。また金、銀、パラジュウム等のメッキ膜でも良い。
封止樹脂層１７は第１の導電配線層１２Ａおよび回路素子１３を被覆している。この封止樹脂層１７は完成した回路装置全体の機械的支持の働きも兼用している。また、封止樹脂層１７はトランスファーモールドにより形成される熱硬化性樹脂から形成されている。本発明に適用可能な熱硬化性樹脂としては、例えば、ユリア、フェノール、メラミン、フラン、アルキド、不飽和ポリエステル、ジアリルフタレート、エポキシ、ケイ素樹脂およびポリウレタンを挙げることができる。
外部電極１６は第２の導電配線層１２Ｂの所望個所に設けられる。すなわち、第２の導電配線層１２Ｂの大部分はオーバーコート樹脂１８で被覆され、露出した第２の導電配線層１２Ｂ上に半田等のロウ材で形成された外部電極１６を設ける。
図１（Ｂ）を参照して、他の形態の回路装置１０の構成を説明する。同図に示す回路装置１０の構成は、図１（Ａ）に示すものと基本的な構成は同じであり、第１の導電配線層１２Ａに回路素子１３Ａが実装されている。即ち、回路装置１０の中央部に半導体素子である回路素子１３が固着され、最外周部の第１の導電配線層１２Ａ上に、回路素子１３Ａが実装されている。回路素子１３Ａとしては、チップ抵抗やチップコンデンサ等の受動部品や、ベアのトランジスタチップやダイオード等の能動部品を採用することができる。このように、最外周部に回路素子１３Ａを実装することにより、装置全体の実装密度を向上させることができる。
図１（Ｃ）を参照して、更に他の形態の回路装置１０の構成を説明する。同図に示す回路装置１０の構成は、図１（Ａ）に示すものと基本的な構成は同じであり、ここでは回路素子１３がフェイスダウンで実装され、バンプ電極１５Ａを介して第１の導電配線層１２Ａに電気的に接続されている。
上記のように回路素子１３Ａがフェイスダウンで実装される場合に於いて、熱可塑性樹脂から成る層間絶縁層１１を用いる利点を説明する。表面に電気回路が形成された半導体素子である回路素子１３Ａがフェイスダウンで導電配線層１２上に実装された場合、フェイスアップで回路素子１３が実装された場合と比較して、その電気回路と導電配線層１２との距離が近くなる。また、回路素子１３Ａと導電配線層との間には樹脂層が介在していることから、回路素子１３Ａおよび導電配線層１２の両者に電気信号が流れた場合、配線容量が発生して悪影響を及ぼす。更に、この配線容量の大きさは、回路素子１３Ａの電気回路と導電配線層１２との距離に反比例するので、フェイスダウンで回路素子１３Ａを実装した場合は、配線容量の問題が大きくなる。本発明では、誘電率が低い液晶ポリマー等
の熱可塑性樹脂から成る層間絶縁層１１を、導電配線層１２間に有する。従って回路素子１３Ａがフェイスダウンで実装された場合に於いても、配線容量の発生を抑制することができる。ここで、液晶ポリマーの誘電率は３程度である。
図２を参照して、本発明の回路装置１０の平面的な構造の一例を説明する。まず、実線で示すパターンは第１の導電配線層１２Ａであり、点線で示すパターンは第２の導電配線層１２Ｂである。第１の導電配線層１２Ａは回路素子１３を取り巻くようにボンディングパッドを形成し、一部では２段に配置されて多パッドを有する回路素子１３に対応している。第１の導電配線層１２Ａは回路素子１３の対応する電極パッドと金属細線１５で接続され、ファインパターンに形成された第１の導電配線層１２Ａが回路素子１３の下に多数延在されて、黒丸で示す多層接続手段１４で第２の導電配線層１２Ｂと接続されている。
斯かる構造であれば、２００以上パッドを有する半導体素子でも、第１の導電配線層１２Ａのファインパターンを利用して所望の第２の導電配線層１２Ｂまで多層配線構造で延在でき、第２の導電配線層１２Ｂに設けられた外部電極から外部回路への接続が行える。
本発明の特徴は、層間絶縁層１１の材料として熱可塑性樹脂を採用したことにある。本発明の回路装置１０は熱硬化性樹脂から成る封止樹脂１７にて装置全体が支持されている。また、有機性の素材から成る封止樹脂１７と、シリコンである回路素子１３とでは熱膨張係数が大きく異なるので、使用状況下の温度変化により、両者は異なる膨張量を示す。具体的には、封止樹脂１７の熱膨張係数は２０〜６０ｐｐｍ／℃であるのに対し、回路素子１３の熱膨張係数は４ｐｐｍ／℃である。そこで、本実施の形態では、第１の導電配線層１２Ａおよび第２の導電配線層１２Ｂの間に形成される層間絶縁層１１を、高温時に柔軟性を有する熱可塑性樹脂で形成することにより、回路装置１０の内部に内部応力が発生するのを抑制している。具体的には、回路素子１３の下方に位置する層間絶縁層１１は、回路装置１３の膨張量に応じて膨張し、封止樹脂１７の下方に位置する層間絶縁層１１は、封止樹脂１９の膨張量に応じて膨張する。従って、熱応力による回路装置１０の信頼性の低下を防止することができる。
更に、本発明の特徴は、層間絶縁層１１の材料である熱可塑性樹脂として液晶ポリマーを採用した点にある。液晶ポリマーの熱膨張係数は４ｐｐｍ／℃に形成することが可能であり、回路素子１３である半導体素子を形成するシリコンと同等であるので、高温時に於いても層間絶縁層１１が回路素子１３と同じ膨張量を示す。従って、回路素子１３と他の構成要素との間に発生する熱応力を更に緩和することができる。また、液晶ポリマーは、ガスバリヤー性に優れた材料であるので、装置の外部から水分等が内部に侵入するのを防止することができる。
図３を参照して、他の形態の回路装置の構成を説明する。同図に示す回路装置１０は、複数の層間絶縁層１１を介して多層に積層された導電配線層１２と、最上層の導電配線層１２上に固着された回路素子１３と、最上層の導電配線層１２および回路素子１３を被覆する封止樹脂層１７と、導電配線層１２同士を所望の個所で層間絶縁層１１を貫通して接続する多層接続手段１４と、最下層の導電配線層１２の所望個所に設けた外部電極１６とを有し、少なくとも最上層の層間絶縁層１１は熱可塑性樹脂から成ることを特徴としている。ここでは、一実施例として、第１の導電配線層１２Ａ〜第３の導電配線層１２Ｃを有する３層構造の回路装置を説明する。また、導電配線層１２の配線構造以外の構造は、図１に示した回路装置と同様であるので、その説明は割愛する。
多層の配線構造を形成する第１の導電配線層１２Ａ、第２の導電配線層１２Ｂおよび第３の導電配線層１２Ｃは、第１の層間絶縁層１１Ａおよび第２の層間絶縁層１１Ｂを層間に有している。そして、最上層の層間絶縁層である第１の層間絶縁層１１Ａは、熱可塑性樹脂から形成されている。このことから、回路素子１３と封止樹脂層１７の熱膨張係数の違いにより、高温時に両者が異なる膨張率を示しても、第１の層間絶縁層が高温時に於いては柔軟性を有するので、熱応力を緩和することができる。ここで使用する熱可塑性樹脂としては、液晶ポリマーが好ましい。
また、多層の配線層の間に形成される層間絶縁層１１の全てを熱可塑性樹脂で形成することにより、熱応力の緩和の効果を増大させることができる。具体的には、第１の層間絶縁層１２Ａおよび第２の層間絶縁層１２Ｂを熱可塑性で形成することにより、封止樹脂１７と回路素子１３との熱膨張係数の相違に起因する内部応力を抑制できる上に、導電配線層１２と層間絶縁層１１との熱膨張係数の相違に起因する内部応力の発生も抑制することができる。
更にまた、最下層の層間絶縁層である第２の層間絶縁層１１Ｂは熱硬化性樹脂で形成することができる。ここでは、第１の層間絶縁層１１Ａを熱可塑性樹脂で形成し、最下層の絶縁層である第２の層間絶縁層１２Ｂを熱硬化性樹脂で形成している。このように、第２の層間絶縁層１２Ｂを熱硬化性樹脂で形成することにより、熱硬化性樹脂は高温時に於いても軟化しないので、装置全体の剛性を確保することができる。
（回路装置の製造方法を説明する第２の実施の形態）
本発明の回路装置の製造方法について、図４〜図１１を参照して説明する。本実施の形態では、図１に示す回路装置の製造方法を説明する。また、図３に示す回路装置の製造方法は、多層の配線を形成する工程以外の工程は同様である。
本発明の回路装置の製造方法は、第１の導電膜２３と第２の導電膜２４を層間絶縁層２２で接着した絶縁樹脂シート２１を準備する工程と、絶縁樹脂シート２１の所望個所に第１の導電膜２３および層間絶縁層２２に貫通孔３１を形成する工程と、前記貫通孔３１に多層接続手段１４を形成し、第１の導電膜２３と第２の導電膜２４を電気的に接続する工程と、第１の導電膜２３を所望のパターンにエッチングして第１の導電配線層１２Ａを形成する工程と、第１の導電配線層１２Ａ上に電気的に絶縁して回路素子１３を固着する工程と、第１の導電配線層１２Ａおよび回路素子１３を封止樹脂層１７で被覆する工程と、第２の導電膜２４を所望のパターンにエッチングして第２の導電配線層１２Ｂを形成する工程とから構成されている。各工程を以下にて説明する。
本発明の第１の工程は、図４に示すように、第１の導電膜２３と第２の導電膜２４を層間絶縁層２２で接着した絶縁樹脂シート２１を準備することにある。
絶縁シート２１の表面は、実質全域に第１の導電膜２３が形成され、裏面にも実質全域に第２の導電膜２４が形成されるものである。層間絶縁層２２の材料は、液晶ポリマー等の熱可塑性樹脂から成る絶縁材料で成る。また、第１の導電膜２３および第２の導電膜２４は、好ましくは、Ｃｕを主材料とするもの、または公知のリードフレームの材料であり、メッキ法、蒸着法またはスパッタ法で層間絶縁層２２に被覆されたり、圧延法やメッキ法により形成された金属箔が貼着されても良い。また絶縁シート２１は、キャスティング法で形成されても良い。以下に簡単にその製造方法を述べる。まず平膜状の第１の導電膜２３の上に糊状の熱可塑性樹脂を塗布し、また平膜状の第２の導電膜２４の上にも糊状の熱可塑性樹脂を塗布する。そして両者の熱可塑性樹脂を半硬化させた後に貼り合わせると絶縁シート２１ができあがる。
ペースト状のものを塗ってシートとするキャスティング法の場合、その膜厚は、１０μｍ〜１００μｍ程度である。またシートとして形成する場合、市販のものは２５μｍが最小の膜厚である。また熱伝導性が考慮され、中にフィラーが混入されても良い。材料としては、ガラス、酸化Ｓｉ、酸化アルミニウム、窒化Ａｌ、Ｓｉカーバイド、窒化ボロン等が考えられる。
本発明の第２の工程は、図５に示す如く、絶縁シート２１の所望個所に第１の導電膜２３および層間絶縁層２２に貫通孔３１を形成し、第２の導電膜２４を選択的に露出することにある。
第１の導電膜２３の貫通孔３１を形成する部分だけを露出してホトレジストで全面を被覆する。そしてこのホトレジストを介して第１の導電膜２３をエッチングする。第１の導電膜２３はＣｕを主材料とするものであるので、エッチング液は、塩化第２鉄または塩化第２銅を用いてケミカルエッチングを行う。貫通孔３１の開口径は、ホトリソグラフィーの解像度により変化するが、ここでは５０〜１００μｍ程度である。またこのエッチングの際に、第２の導電膜２４は接着性のシート等でカバーしてエッチング液から保護する。しかし第２の導電膜２４自体が十分に厚く、エッチング後にも平坦性が維持できる膜厚であれば、少々エッチングされても構わない。
続いて、ホトレジストを取り除いた後、第１の導電膜２３をマスクにして、レーザーにより貫通孔３１の真下の層間絶縁層２２を取り除き、貫通孔３１の底に第２の導電膜２４を露出させる。レーザーとしては、炭酸ガスレーザーが好ましい。またレーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウェットエッチングし、この残査を取り除く。
本発明の第３の工程は、図６に示す如く、貫通孔３１に多層接続手段１４を形成し、第１の導電膜２３と第２の導電膜２４を電気的に接続することにある。
貫通孔３１を含む第１の導電膜２３全面に第２の導電膜２４と第１の導電膜２３の電気的接続を行う多層接続手段１４であるメッキ膜を形成する。このメッキ膜は無電解メッキと電解メッキの両方で形成され、ここでは、無電解メッキにより約２μｍのＣｕを少なくとも貫通孔３１を含む第１の導電膜２３全面に形成する。これにより第１の導電膜２３と第２の導電膜２４が電気的に導通するため、再度この第１および第２導電膜３，４を電極にして電解メッキを行い、約２０μｍのＣｕをメッキする。これにより貫通孔３１はＣｕで埋め込まれ、多層接続手段１４が形成される。またメッキ膜は、ここではＣｕを採用したが、Ａｕ、Ａｇ、Ｐｄ等を採用しても良い。またマスクを使用して部分メッキをしても良い。
次に、同図を参照して、第１の導電膜２３を所望のパターンにエッチングして第１の導電配線層１２Ａを形成する。第１の導電膜２３上に所望のパターンのホトレジストで被覆し、図２に示すような配線を形成する場合は、ボンディングパッド部およびそこから中央に延在される第１の導電配線層１２Ａをケミカルエッチングにより形成する。第１の導電膜２３はＣｕを主材料とするものであるので、エッチング液は、塩化第２鉄または塩化第２銅を用いれば良い。
続いて、図７を参照して、第１の導電配線層１２Ａのボンディングパッドとなる部分を露出して他の部分をオーバーコート樹脂１８で被覆する。オーバーコート樹脂１８は溶剤で溶かしたエポキシ樹脂等をスクリーン印刷で付着し、熱硬化させる。または、樹脂から成るドライフィルムを貼り付ける。ここで使用する樹脂としては、熱硬化性樹脂または熱可塑性樹脂を使用することができる。また、オーバーコート樹脂１８の材料としては感光性の樹脂または非感光性の樹脂を使用することができる。更に、ボンディングパッドとなる箇所の導電配線層を露出させるために、その上部のオーバーコート樹脂は部分的に除去される。
次に、図８に示す如く、ボンディングパッド上にはボンディング性を考慮して、Ａｕ、Ａｇ等のメッキ膜が形成される。このメッキ膜はオーバーコート樹脂１８をマスクとしてボンディングパッド上に選択的に無電界メッキで付着されるか、また第２の導電膜２４を電極として電界メッキで付着される。
本発明の第４の工程は、図９に示す如く、第１の導電配線層１２Ａ上に電気的に絶縁して回路素子１３を固着することにある。
回路素子１３は、ここでは半導体素子であり、ベアチップのままオーバーコート樹脂１８上に絶縁性接着樹脂等を介してダイボンドされる。回路素子１３とその下の第１の導電配線層１２Ａとはオーバーコート樹脂１８で電気的に絶縁されるので、第１の導電配線層１２Ａは回路素子１３の下でも自由に配線でき、多層配線構造を実現できる。
また、回路素子１３の各電極パッドは周辺に設けた第１の導電配線層１２Ａの一部であるボンディングパッド１０に金属細線１５で接続されている。回路素子１３はフェイスダウンで実装されても良い。この場合、回路素子１３の各電極パッド表面に半田ボールやバンプが設けられ、第１の導電配線層１２Ａの表面には半田ボールの位置に対応した部分にボンディングパッドと同様の電極が設けられる。
本発明の第５の工程は、図１０に示す如く、第１の導電配線層１２Ａおよび回路素子１３を封止樹脂層１７で被覆することにある。
絶縁シート２１は、モールド装置にセットされて樹脂モールドを行う。モールド方法としては、トランスファーモールド、インジェクションモールド、塗布、ディピング等でも可能である。本発明では、熱可塑性樹脂を用いたトランスファーモールドで樹脂封止をおこなっている。
図１０（Ａ）を参照して、本工程では、モールドキャビティーの下金型に絶縁シート２１はフラットで当接される必要があるが、厚い第２の導電膜２４がこの働きをする。しかもモールドキャビティーから取り出した後も、封止樹脂層１７の収縮が完全に完了するまで、第２の導電膜２４によってパッケージの平坦性を維持している。すなわち、本工程までの絶縁シート２１の機械的支持の役割は第２の導電膜２４により担われている。
図１０（Ｂ）を参照して、更に本工程では、絶縁シート２１上にマトリックス状に多数個の回路素子１３が固着されたブロックを形成しており、このブロックが１つのモールド金型で共通モールドされる。同図では、１枚の絶縁シート２１に複数個（ここでは４個）のブロックが離間して設けられ、各ブロックが１つの封止樹脂層１７で樹脂封止されている。従って、１つの金型を用いて多数個の回路装置をモールドすることが可能となり、製造される回路装置の大きさや形状に応じて金型を新たに作成するコストを省くことが可能となり、更に、使用する樹脂量を削減することができる。
本発明の第６の工程は、図１１に示す如く、第２の導電膜２４を所望のパターンにエッチングして第２の導電配線層１２Ｂを形成することにある。
第２の導電膜２４は、所望のパターンのホトレジストで被覆し、ケミカルエッチングで第２の導電配線層１２Ｂを形成する。例えば、第２の導電配線層１２Ｂは図２に示すように一定の間隔で配列され、個々は第１の導電配線層１２Ａと多層接続手段１４を介して電気的に接続されて多層配線構造を実現している。
次に、第２の導電配線層１５は外部電極１６を形成する部分を露出して溶剤で溶かしたエポキシ樹脂等をスクリーン印刷してオーバーコート樹脂１８で大部分を被覆する。次に半田のリフローによりこの露出部分に外部電極１６を同時に形成する。最後に、絶縁シート２１には回路装置が多数マトリックス状に形成されているので、封止樹脂層１７および絶縁シート２１をダイシングしてそれらを個々の回路装置に分離する。上記の工程により、図１に示す回路装置の製造は行われる。
本発明によれば、以下に示すような効果を奏することができる。
第１に、多層配線を形成する層間絶縁層１１を熱可塑性樹脂で形成することにより、使用状況下の温度上昇に起因した、熱硬化性樹脂から成る封止樹脂層１７と回路素子１３との熱膨張係数の差異により、高温時に内部応力が発生するのを
防止することができる。
第２に、熱可塑性樹脂からなる層間絶縁層１１を液晶ポリマーで形成することにより、水分等が回路装置内に侵入するのを防止することができる。
第３に、２層以上の層間絶縁層１１を用いる場合に於いて、最上層の層間絶縁層１１を熱可塑性樹脂で形成して、最下層の層間絶縁層１１を熱硬化性樹脂で形成することにより、高温時の内部応力を抑制することができ、更に、装置全体の剛性を確保することができる。
本発明に依れば、各導電配線層を絶縁する層間絶縁層を熱可塑性樹脂で形成することにより、高温時に於いて層間絶縁層が応力緩和・緩衝材として機能し、回路装置の信頼性を向上させることができる。
本発明の回路装置を説明する断面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。 本発明の回路装置を説明する平面図である。 本発明の回路装置を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図である。 従来の半導体装置を説明する図である。 従来の半導体装置を説明する図である。
符号の説明
１０ 回路装置
１１ 層間絶縁層
１１Ａ 第１の層間絶縁層
１１Ｂ 第２の層間絶縁層
１２Ａ 第１の導電配線層
１２Ｂ 第２の導電配線層
１２Ｃ 第３の導電配線層
１３ 回路素子
１４ 多層接続手段
１５ 金属細線
１６ 外部電極
１７ 封止樹脂層
１８ オーバーコート樹脂

Claims (5)

  1. 多層の導電配線が設けられた半導体素子実装用の多層基板であり、
    前記導電配線は複数の層間絶縁層を介して多層に積層されており、
    前記導電配線同士を所望の個所で前記層間絶縁層を貫通して接続する多層接続手段を有し、
    前記複数の層間絶縁層のうち、最上層の前記層間絶縁層は熱可塑性樹脂から成り、
    前記最上層の層間絶縁層よりも下層の前記層間絶縁層は熱硬化性樹脂から成ることを特徴とする半導体素子実装用の多層基板。
  2. 前記熱可塑性樹脂は、ＡＢＳ樹脂、ポリプロピレン、ポリエチレン、ポリスチレン、アクリル、ポリエチレンテレフタレート、ポリフェニレンエーテル、ナイロン、ポリアミド、ポリカーボネイト、ポリアセタール、ポリブチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ウレタン樹脂およびエラストマーの中より選択される請求項１記載の半導体素子実装用の多層基板。
  3. 半導体素子が電気的に接続される多層の導電配線が設けられた半導体素子実装基板であり、
    前記導電配線は複数の層間絶縁層を介して多層に積層されており、
    前記導電配線同士を所望の個所で前記層間絶縁層を貫通して接続する多層接続手段を有し、
    前記複数の層間絶縁層のうち、最上層の前記層間絶縁層は熱可塑性樹脂から成り、
    前記最上層の層間絶縁層よりも下層の前記層間絶縁層は熱硬化性樹脂から成るとともに、
    前記半導体素子はフェイスダウン実装されていることを特徴とする半導体素子実装多層基板。
  4. 前記熱可塑性樹脂は、ＡＢＳ樹脂、ポリプロピレン、ポリエチレン、ポリスチレン、アクリル、ポリエチレンテレフタレート、ポリフェニレンエーテル、ナイロン、ポリアミド、ポリカーボネイト、ポリアセタール、ポリブチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ウレタン樹脂およびエラストマーの中より選択される請求項３記載の半導体素子実装多層基板。
  5. 前記半導体素子の発熱により、前記最上層の層間絶縁層が軟化することにより、実装目的の前記半導体素子との間で発生する熱応力が吸収される請求項３に記載の半導体素子実装多層基板。
JP2007210247A 2007-08-10 2007-08-10 半導体素子実装用の多層基板及び半導体素子実装多層基板 Pending JP2008028406A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007210247A JP2008028406A (ja) 2007-08-10 2007-08-10 半導体素子実装用の多層基板及び半導体素子実装多層基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007210247A JP2008028406A (ja) 2007-08-10 2007-08-10 半導体素子実装用の多層基板及び半導体素子実装多層基板

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002352138A Division JP4073305B2 (ja) 2002-12-04 2002-12-04 回路装置

Publications (1)

Publication Number Publication Date
JP2008028406A true JP2008028406A (ja) 2008-02-07

Family

ID=39118658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007210247A Pending JP2008028406A (ja) 2007-08-10 2007-08-10 半導体素子実装用の多層基板及び半導体素子実装多層基板

Country Status (1)

Country Link
JP (1) JP2008028406A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079765A (ja) * 2010-09-30 2012-04-19 Fdk Corp 電子部品実装基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219447A (ja) * 1985-07-18 1987-01-28 松下電工株式会社 電気用積層板
JPH1146053A (ja) * 1997-07-24 1999-02-16 Denso Corp 電子部品の実装構造
JP2004006773A (ja) * 2002-04-02 2004-01-08 Toppan Printing Co Ltd プリント配線板の製造方法、プリント配線板および半導体パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219447A (ja) * 1985-07-18 1987-01-28 松下電工株式会社 電気用積層板
JPH1146053A (ja) * 1997-07-24 1999-02-16 Denso Corp 電子部品の実装構造
JP2004006773A (ja) * 2002-04-02 2004-01-08 Toppan Printing Co Ltd プリント配線板の製造方法、プリント配線板および半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079765A (ja) * 2010-09-30 2012-04-19 Fdk Corp 電子部品実装基板

Similar Documents

Publication Publication Date Title
US10381280B2 (en) Semiconductor packages and methods for forming semiconductor package
TWI452661B (zh) 線路直接連接晶片之封裝結構
US8378492B2 (en) Semiconductor package
JP5423874B2 (ja) 半導体素子内蔵基板およびその製造方法
JP4851794B2 (ja) 半導体装置
JP5079475B2 (ja) 電子部品実装用パッケージ
US7405486B2 (en) Circuit device
US20050258447A1 (en) Electronic parts and method of manufacturing electronic parts packaging structure
US20090017613A1 (en) Method of manufacturing interconnect substrate and semiconductor device
JP6314070B2 (ja) 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置
US20060165875A1 (en) Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment
US20130088841A1 (en) Substrate with built-in functional element
US20080230892A1 (en) Chip package module
US20080224276A1 (en) Semiconductor device package
JP4107952B2 (ja) 回路装置の製造方法
TWI523587B (zh) 封裝基板與電子組裝體
JP7256240B2 (ja) 電子デバイス及び電子デバイスの製造方法
US9824964B2 (en) Package substrate, package structure including the same, and their fabrication methods
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
JP4073305B2 (ja) 回路装置
JP2008028406A (ja) 半導体素子実装用の多層基板及び半導体素子実装多層基板
JP4642061B2 (ja) 回路装置の製造方法
JP2005268701A (ja) 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法
US20240079250A1 (en) Semiconductor package and method of manufacturing
KR101169688B1 (ko) 반도체 장치 및 적층 반도체 패키지

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100816

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101221