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JP2008016817A - 埋立パターン基板及びその製造方法 - Google Patents

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JP2008016817A
JP2008016817A JP2007080581A JP2007080581A JP2008016817A JP 2008016817 A JP2008016817 A JP 2008016817A JP 2007080581 A JP2007080581 A JP 2007080581A JP 2007080581 A JP2007080581 A JP 2007080581A JP 2008016817 A JP2008016817 A JP 2008016817A
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Shuichi Okabe
修一 岡部
Myung Sam Kang
カン、ミュン−サム
Jung-Hyun Park
パク、ジュン−ヒュン
Hoe Ku Jung
ジュン、ホエ−ク
Ji-Eun Kim
キム、ジ−エウン
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Samsung Electro Mechanics Co Ltd
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Abstract

【課題】埋立パターン基板及びその製造方法を提供する。
【解決手段】表面に回路パターンが形成され、スタッドバンプにより回路パターンの層間の電気的導通が具現される印刷回路基板を製造する方法であって、(a)表面にシード層が積層されたキャリアフィルムのシード層にメッキ層を選択的に蒸着して回路パターン及びスタッドバンプを形成する段階と、(b)回路パターン及びスタッドバンプが絶縁層を向くようにキャリアフィルムを絶縁層に積層して加圧する段階と、(c)キャリアフィルム及びシード層を除去する段階と、を含む埋立パターン基板の製造方法は、銅(Cu)スタッドを用いて回路の層間接続を具現するので層間導通のためのドリリングの工程が不要になり、回路設計の自由度が高くなるとともに、ビアランド(Via land)が不要でありビアの大きさが小くなるので回路の高密度化が可能になる。
【選択図】図1

Description

本発明は、埋立パターン基板及びその製造方法に関する。
電子産業の発達により電子部品の高性能化、高機能化、小型化が要求され、これによりSIP(System in package)、3Dパッケージなど、高密度の表面実装部品用基板が浮び上がっている。このように、基板の高密度化及び薄板化の要求に応えるためには回路パターンの層間の高密度接続が必要である。
多層回路パターン基板の層間の電気的接続のためには、メッキによる技術、金属ペーストを印刷してビアホールの内部を伝導体で充填する技術、三角円錐形のペーストで層間接続をする、いわゆる‘B2it(Buried bump interconnectiontechnology)’技術などが用いられている。
メッキによる技術は、多層の回路パターン基板の回路層を貫くPTH(Plated through hole)、BVH(Blind via hole)のようなビアホールを加工した後、ビアホールの内周面を銅メッキしたり、ビアホール内に銅メッキ層を充填して層間接続を具現する方式である。
金属ペーストを充填する技術は、レーザを用いてビアホールを加工した後、ビアホール内に銅(Cu)ペーストなどを充填して層間接続を具現する。この技術によれば、層間接続を具現した多数のコア層を配列した後、加熱、加圧して一括的にコア層を接着することにより層間の電気的信号が繋がるようにすることができる。
‘B2it’技術は、銅箔上に特殊な伝導性ペーストを三角錐形状で印刷し硬化させてペーストスタッド(Paste Stud)を形成した後、ここに絶縁層を貫通させて熱圧着することで層間接続を具現する方式である。
しかし、上述した従来技術は層間の高密度接続には限界があり、完全な生産技術として適用されることができない実情である。
本発明は、多層印刷回路基板における回路パターンの層間接続を高密度化することにより、回路設計の自由度を高めて回路の高密度化及び薄板化を具現することができる埋立パターン基板及びその製造方法を提供する。
本発明の一実施形態によれば、表面に回路パターンが形成され、スタッドバンプ(stud bump)により回路パターンの層間の電気的導通が具現される印刷回路基板を製造する方法であって、(a)表面にシード層(seed layer)が積層されたキャリアフィルムのシード層にメッキ層を選択的に蒸着して回路パターン及びスタッドバンプを形成する段階と、(b)回路パターン及びスタッドバンプが絶縁層を向くようにキャリアフィルムを絶縁層に積層して加圧する段階と、(c)キャリアフィルム及びシード層を除去する段階と、を含む埋立パターン基板の製造方法が提供される。
段階(a)の回路パターンは、(a1)シード層に第1フォトレジストを積層して回路パターンに応じて第1フォトレジストの一部を選択的に除去する段階と、(a2)シード層にメッキ層を蒸着する段階と、を介して形成されることができ、段階(a)のスタッドバンプは、回路パターンの一部にメッキ層をさらに蒸着して形成されることができる。
スタッドバンプは、(a3)回路パターン及び第1フォトレジストをカバーするように第2フォトレジストを積層し、スタッドバンプが形成される位置に応じて第2フォトレジストの一部を選択的に除去する段階と、(a4)シード層に電源を印加してメッキ層を蒸着させる段階と、を介して形成されることができる。
段階(a4)と段階(b)の間に、(a5)第1フォトレジスト及び第2フォトレジストを除去する段階をさらに含むことができ、段階(a4)は、(a6)シード層に電源を印加してスタッドバンプの端部にシード層と異なる材質の金属層をさらにメッキする段階を含むことができる。
スタッドバンプは、シード層と同一な材質のメッキ層がシード層から突出されて形成され、スタッドバンプの端部にはシード層と異なる材質の金属層が蒸着されることが好ましい。メッキ層は銅(Cu)を含み、金属層は錫(Sn)またはニッケル(Ni)の中のいずれか一つ以上を含むことができる。
段階(a)は、(d)2枚のキャリアフィルムのそれぞれにスタッドバンプを形成する段階を含み、段階(b)は、(e)絶縁層の両面に2枚のキャリアフィルムをスタッドバンプが互いに対向するようにそれぞれ積層して加圧することで、スタッドバンプを電気的に互いに導通させる段階を含むことができる。段階(d)は2枚のキャリアフィルムのそれぞれに回路パターンを形成する段階をさらに含むことができる。
また、本発明の別の実施形態によれば、絶縁層と、一部が絶縁層の表面に露出されるように絶縁層に埋立される回路パターンと、一端部が絶縁層の一面に露出され、他端部が絶縁層の他面に露出されるように絶縁層に埋立されるスタッドバンプと、を含む埋立パターン基板が提供される。
回路パターンは、絶縁層の両面にそれぞれ埋立されることが好ましい。スタッドバンプは、一端部が絶縁層の一面に露出されるように絶縁層に埋立される第1スタッドバンプと、一端部が絶縁層の他面に露出されるように絶縁層に埋立される第2スタッドバンプが互いに繋がって形成されることができる。第1スタッドバンプと第2スタッドバンプの位置は、絶縁層を基準として互いに対称であることが好ましい。
第1スタッドバンプは、胴体と、絶縁層の一面に露出される一端部と、第2スタッドバンプに対向する他端部からなり、第1スタッドバンプの他端部は第1スタッドバンプの胴体と異なる材質の金属を含むことが好ましい。第1スタッドバンプの胴体は銅(Cu)を含み、第1スタッドバンプの他端部は、錫(Sn)またはニッケル(Ni)の中のいずれか一つ以上を含むことができる。
上述の以外の別の実施形態、特徴、利点が以下の図面、特許請求の範囲及び発明の詳細な説明により明確になるだろう。
本発明の好ましい実施例によれば、銅(Cu)スタッドバンプを用いて回路の層間接続を具現するので層間導通のためのドリリング工程が不要であり、回路設計の自由度が高くなるとともに、ビアランド(Via land)が不要であってビアの大きさが小くなるので回路の高密度化が可能になる。
また、回路パターンを絶縁層に埋立して形成するので基板の厚みを薄くすることができ、回路パターンと絶縁層樹脂との接触面積が大きいので接着力が優れ、イオンマイグレーション(Ion−migration)に対する信頼性が向上される。
また、スタッドバンプの結合過程中、スタッドの端部を錫(Sn)やニッケル(Ni)のような異種の金属でメッキするので、スタッド接続の際の接続温度を低めることができて接続が容易になる。
以下、本発明による埋立パターン基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一であるかまたは対応する構成要素は同一な図面番号を付与し、これに対する重複される説明は略する。
図1は、本発明の好ましい一実施例による埋立パターン基板の製造方法を示す順序図であり、図2は本発明の好ましい一実施例による埋立パターン基板の製造工程を示す流れ図である。図2を参照すると、キャリアフィルム10、シード層12、フォトレジスト14及び18、回路パターン16、スタッドバンプ20、金属層22、絶縁層30が示されている。
図2は、本実施例による埋立パターン基板の製造過程を示す図面であり、各段階ごとに基板の断面を左側に、平面を右側に示した。
本実施例は、埋立パターンを形成する過程中、回路パターン16の一部としてバンプの形式で突出されるスタッドバンプ20をさらに形成し、これを用いて高密度の層間電気的接続を実現して、回路設計の自由度を高めるとともに回路の高密度化及び薄板化を具現することにその特徴がある。
すなわち、本実施例により表面に回路パターン16が埋立されて形成される、いわゆる‘埋立パターン(buried pattern)基板’において、回路パターン16の層間の電気的導通をスタッドバンプ20により具現する印刷回路基板を製造するためには、先ず、段階100で、キャリアフィルム10の表面にシード層12を無電解メッキなどで積層し、シード層12に選択的に電気メッキをしてシード層12から突出される凸状の回路パターン16を形成する。ここで、回路パターン16の一部として、または回路パターン16と別に層間の電気的連結のための通路として回路パターン16よりさらに突出されるスタッドバンプ20を共に形成する。
回路パターン16の形成は、図2の(a)のように、段階102で、キャリアフィルム10の表面に積層されたシード層12にフォトレジスト14を積層し、回路パターン16が形成される部分のみを選択的に露光、現像して除去した後、図2の(b)のように、段階104で、シード層12に電源を印加して電気メッキ層が蒸着されるようにする。これでシード層12に凸状の回路パターン16が形成される。
埋立パターンのみを形成する場合には、回路パターン16が形成された後にフォトレジスト14を剥離するが、本実施例では、回路パターン16の一部にメッキ層をさらに蒸着してスタッドバンプ20を形成する。回路パターン16の形成段階でスタッドバンプ20が形成される部分にもメッキ層が蒸着されるようにした後、スタッドバンプ20が形成される部分を再び電気メッキする。
すなわち、フォトレジスト14が選択的に除去された部分にメッキ層を蒸着して回路パターン16を形成した後、段階106で、図2の(c)のように、またフォトレジスト18を積層してスタッドバンプ20が形成される部分のみを選択的に露光、現像して除去した後、段階108で、図2の(d)のように、シード層12に電源を印加して電気メッキ層が蒸着されるようにする。これで、回路パターン16よりさらに突出されるスタッドバンプ20が形成される。
キャリアフィルム10に無電解銅メッキをして銅箔のシード層12を蒸着した場合、電気銅メッキにより回路パターン16とスタッドバンプ20を形成することになるので、シード層12と回路パターン16及びスタッドバンプ20の全てが銅(Cu)からなる。
この場合、スタッドバンプ20を形成するために積層したフォトレジスト18を剥離する前に、シード層12に電源を印加して、図2の(e)のように、スタッドバンプ20の端部に異種の金属層22、すなわち、錫(Sn)やニッケル(Ni)などでさらにメッキすることができる。このようにスタッドバンプ20の端部を異種の金属でメッキすると、後述のように、スタッドバンプ20どうしの接続過程での接続温度を低める役目をするので接続を容易にする。
回路パターン16及びスタッドバンプ20を形成し、スタッドバンプ20の端部を異種の金属でメッキした後には、段階110で、図2の(f)のように、選択的メッキをするために積層したフォトレジスト14及び18を剥離して除去する。
段階120で、シード層12に回路パターン16及びスタッドバンプ20が突出されて形成されたキャリアフィルム10を絶縁層30に積層する。すなわち、回路パターン16及びスタッドバンプ20が絶縁層30を向くようにしてキャリアフィルム10を絶縁層30に加圧し、これで回路パターン16及びスタッドバンプ20が絶縁層30内に埋立されることになる。
スタッドバンプ20を用いて回路層間の電気的導通を具現するためには、段階12で、図2の(g)のように、スタッドバンプ20が形成された2枚のキャリアフィルム10を絶縁層30の両面にそれぞれ積層し、図2の(h)のように、加圧することで、スタッドバンプ20どうしが互いに接続されることができる。この過程で、2枚のキャリアフィルム10に形成されたスタッドバンプ20は互いに対向するように位置する。
一方、上述したように、スタッドバンプ20の端部にメッキされた異種の金属層22によりスタッドバンプ20どうしの接続過程での接続温度を低めることで接続を容易にすることができる。
回路パターン16及びスタッドバンプ20を絶縁層30に埋立し、スタッドバンプ20どうしの接続により電気的導通になると、その後、段階130で、図2の(i)のように、キャリアフィルム10を剥離し、図2の(j)のように、エッチングなどによりシード層12を除去する。これで埋立パターン及びスタッドバンプ20による層間導通の具現された埋立パターン基板の製造が完了される。
図3aは,本発明の好ましい第1実施例による埋立パターン基板を示す断面図であり、図3bは本発明の好ましい第2実施例による埋立パターン基板を示す断面図であって、図3cは本発明の好ましい第3実施例による埋立パターン基板を示す断面図である。図3aないし図3cを参照すると、回路パターン16、スタッドバンプ20、金属層22、絶縁層30が示されている。
従来の層間接続方法は、層間の高密度接続に限界があるので高密度回路を設計するのに困難であったが、上述した埋立パターン基板の製造方法により埋立回路パターン16が形成される基板にスタッドバンプ20を用いて層間接続をすると高密度回路及び薄い基板の製作が可能になる。
図3aは、上述した埋立パターン基板の製造方法により製造された埋立パターン基板の構造を示す。すなわち、本実施例による埋立パターン基板は、絶縁層30に埋立されてその表面が絶縁層30の表面に露出される埋立パターンと、絶縁層30を貫いてその表面が絶縁層30の両面に露出されて回路層間の電気的通路の役目をするスタッドバンプ20で構成される。
上述した埋立パターン基板の製造過程より説明したように、キャリアフィルム10に突出形成された回路パターン16を絶縁層30の両面から加圧するので回路パターン16は絶縁層30の両面にそれぞれ埋立される。また、キャリアフィルム10には回路パターン16だけではなく、スタッドバンプ20も突出形成されるので、回路層間の電気的通路は、絶縁層30の両面にそれぞれ埋立される二つのスタッドバンプ20が互いに繋がることで形成されることができる。すなわち、二つのスタッドバンプ20は、絶縁層30を基準として両面の互いに対称になる位置に埋立されて繋がる。
但し、図3aのように、必ず絶縁層30の両面から回路パターン16及びスタッドバンプ20が形成されたキャリアフィルム10を加圧、積層することに限定されない。図3cのように絶縁層30の片側だけからキャリアフィルム10を加圧して埋立パターン及び層間導通を具現することもできる。この場合、スタッドバンプ20が層間接続通路の役目をするためには、スタッドバンプ20の突出された高さを絶縁層30の厚みに相当するようにすることが良い。
本実施例のスタッドバンプ20は、回路層間の電気的導通を具現する通路の役目をするので、従来の回路パターン形成工程に独立的に追加して回路層間の電気的導通を具現することに用いられることができる。すなわち、図3bに示す実施例は、キャリアフィルム10にスタッドバンプ20のみを形成した後、スタッドバンプ20を絶縁層30に埋立して層間接続を具現した例である。この場合にもスタッドバンプ20が層間接続の通路の役目をするためには、スタッドバンプ20の突出される高さを絶縁層30の厚みに相当するようにすることが良い。
本実施例のスタッドバンプ20は、キャリアフィルム10にシード層12を積層した後その一部を選択的にメッキすることにより形成されるので、回路パターン16を形成する工程の後、フォトレジスト14を剥離する前に再びメッキを行うことで別途の追加工程なしで簡単にスタッドバンプ20を形成することができる。すなわち、埋立パターンの形成工程に本実施例のスタッドバンプ20の形成工程を追加して、容易に回路層間の電気的導通を具現することができる。
上述したように、スタッドバンプ20の端部を異種の金属層22でメッキすることによりスタッドバンプ20どうしの接続過程での接続温度を低めて接続を容易にすることができるので、スタッドバンプ20を、胴体及び絶縁層30の表面側の一端部及び別のスタッドバンプ20に接続される他端部に区分する場合、スタッドバンプ20の他端部には胴体とは異種の金属層22がさらにメッキされることができる。
回路パターン16とスタッドバンプ20を銅メッキにより銅(Cu)で形成する場合、スタッドバンプ20の端部は、錫(Sn)やニッケル(Ni)などでメッキすることが良い。
上述した実施例の以外の多い実施例が本発明の特許請求の範囲内に存在する。
本発明の好ましい一実施例による埋立パターン基板の製造方法を示す順序図である。 本発明の好ましい一実施例による埋立パターン基板の製造工程を示す流れ図である。 本発明の好ましい第1実施例による埋立パターン基板を示す断面図である。 本発明の好ましい第2実施例による埋立パターン基板を示す断面図である。 本発明の好ましい第3実施例による埋立パターン基板を示す断面図である。
符号の説明
10 キャリアフィルム
12 シード層
14、18 フォトレジスト
16 回路パターン
20 スタッドバンプ
22 金属層
30 絶縁層

Claims (16)

  1. 表面に回路パターンが形成され、スタッドバンプ(stud bump)により前記回路パターンの層間の電気的導通が具現される印刷回路基板を製造する方法であって、
    (a)表面にシード層(seed layer)の積層されたキャリアフィルムの前記シード層にメッキ層を選択的に蒸着して前記回路パターン及び前記スタッドバンプを形成する段階と、
    (b)前記回路パターン及び前記スタッドバンプが絶縁層を向くように前記キャリアフィルムを前記絶縁層に積層して加圧する段階と、
    (c)前記キャリアフィルム及び前記シード層を除去する段階と、
    を含む埋立パターン基板の製造方法。
  2. 前記段階(a)の前記回路パターンは、
    (a1)前記シード層に第1フォトレジストを積層して前記回路パターンに応じて前記第1フォトレジストの一部を選択的に除去する段階と、
    (a2)前記シード層にメッキ層を蒸着する段階と、
    を経て形成されることを特徴とする請求項1に記載の埋立パターン基板の製造方法。
  3. 前記段階(a)の前記スタッドバンプは、前記回路パターンの一部にメッキ層をさらに蒸着して形成されることを特徴とする請求項2に記載の埋立パターン基板の製造方法。
  4. 前記スタッドバンプは、
    (a3)前記回路パターン及び前記第1フォトレジストをカバーするように第2フォトレジストを積層し、前記スタッドバンプが形成される位置に応じて前記第2フォトレジストの一部を選択的に除去する段階と、
    (a4)前記シード層に電源を印加してメッキ層を蒸着させる段階と、
    を経て形成されることを特徴とする請求項3に記載の埋立パターン基板の製造方法。
  5. 前記段階(a4)と前記段階(b)の間に、
    (a5)前記第1フォトレジスト及び前記第2フォトレジストを除去する段階をさらに含む請求項4に記載の埋立パターン基板の製造方法。
  6. 前記段階(a4)は、
    (a6)前記シード層に電源を印加して前記スタッドバンプの端部に前記シード層と異なる材質の金属層をさらにメッキする段階を含むことを特徴とする請求項4に記載の埋立パターン基板の製造方法。
  7. 前記スタッドバンプは前記シード層と同一な材質のメッキ層が前記シード層から突出されて形成され、前記スタッドバンプの端部には前記シード層と異なる材質の金属層が蒸着されることを特徴とする請求項1に記載の埋立パターン基板の製造方法。
  8. 前記メッキ層は銅(Cu)を含み、前記金属層は錫(Sn)またはニッケル(Ni)の中のいずれか一つ以上を含むことを特徴とする請求項6または7に記載の埋立パターン基板の製造方法。
  9. 前記段階(a)は、
    (d)2枚の前記キャリアフィルムのそれぞれに前記スタッドバンプを形成する段階を含み、
    前記段階(b)は、
    (e)前記絶縁層の両面に前記2枚のキャリアフィルムを、前記スタッドバンプが互いに対向するようにそれぞれ積層して加圧することにより、前記スタッドバンプを互いに電気的に導通させる段階を含むことを特徴とする請求項1に記載の埋立パターン基板の製造方法。
  10. 前記段階(d)は、2枚の前記キャリアフィルムのそれぞれに前記回路パターンを形成する段階をさらに含むことを特徴とする請求項9に記載の埋立パターン基板の製造方法。
  11. 絶縁層と、
    一部が前記絶縁層の表面に露出されるように前記絶縁層に埋立される回路パターンと、
    一端部が前記絶縁層の一面に露出され、他端部が前記絶縁層の他面に露出されるように前記絶縁層に埋立されるスタッドバンプと、
    を含む埋立パターン基板。
  12. 前記回路パターンは、前記絶縁層の両面にそれぞれ埋立されることを特徴とする請求項11に記載の埋立パターン基板。
  13. 前記スタッドバンプは、一端部が前記絶縁層の一面に露出されるように前記絶縁層に埋立される第1スタッドバンプと、一端部が前記絶縁層の他面に露出されるように前記絶縁層に埋立される第2スタッドバンプが互いに繋がって形成されることを特徴とする請求項11に記載の埋立パターン基板。
  14. 前記第1スタッドバンプと前記第2スタッドバンプの位置は、前記絶縁層を基準として互いに対称であることを特徴とする請求項13に記載の埋立パターン基板。
  15. 前記第1スタッドバンプは、胴体と、前記絶縁層の一面に露出される一端部と、前記第2スタッドバンプに対向する他端部と、からなり、前記第1スタッドバンプの他端部は前記第1スタッドバンプの胴体と異なる材質の金属を含むことを特徴とする請求項13に記載の埋立パターン基板。
  16. 前記第1スタッドバンプの胴体は、銅(Cu)を含み、前記第1スタッドバンプの他端部は、錫(Sn)またはニッケル(Ni)の中のいずれか一つ以上を含むことを特徴とする請求項15に記載の埋立パターン基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010048431A (ja) * 2008-08-19 2010-03-04 Toshiba Corp 冷蔵庫

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897316B1 (ko) * 2007-10-26 2009-05-14 삼성전기주식회사 인쇄회로기판의 제조방법
CN101567326B (zh) * 2008-04-24 2013-04-17 相互股份有限公司 印刷电路板及其形成方法
KR100999922B1 (ko) * 2008-10-09 2010-12-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101543023B1 (ko) * 2008-12-24 2015-08-07 엘지이노텍 주식회사 인쇄회로기판 제조방법
KR101128584B1 (ko) * 2010-08-30 2012-03-23 삼성전기주식회사 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판
US8805631B2 (en) * 2010-10-25 2014-08-12 Chevron U.S.A. Inc. Computer-implemented systems and methods for forecasting performance of water flooding of an oil reservoir system using a hybrid analytical-empirical methodology
KR101261350B1 (ko) 2011-08-08 2013-05-06 아페리오(주) 박형 인쇄회로기판 제작을 위한 회로패턴 형성 방법
CN113225937A (zh) * 2021-05-19 2021-08-06 惠州市金百泽电路科技有限公司 一种应用于高密度互连电路板无芯板的制作方法
CN113490344A (zh) * 2021-07-08 2021-10-08 江西柔顺科技有限公司 一种柔性线路板及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590763A (ja) * 1991-09-30 1993-04-09 Oki Electric Ind Co Ltd プリント配線板及びその製造方法
JP2002231855A (ja) * 2001-02-05 2002-08-16 Dainippon Printing Co Ltd Cspタイプの半導体装置及びその作製方法
JP2005294660A (ja) * 2004-04-02 2005-10-20 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
WO2006039633A2 (en) * 2004-10-01 2006-04-13 Tessera Interconnect Materials, Inc. Structure and method of making interconnect element, and multilayer wiring board including the interconnect element

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4861944A (en) * 1987-12-09 1989-08-29 Cabot Electronics Ceramics, Inc. Low cost, hermetic pin grid array package
US4970624A (en) * 1990-01-22 1990-11-13 Molex Incorporated Electronic device employing a conductive adhesive
CA2105448A1 (en) * 1992-09-05 1994-03-06 Michio Horiuchi Aluminum nitride circuit board and method of producing same
US5600103A (en) * 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
US5736681A (en) * 1993-09-03 1998-04-07 Kabushiki Kaisha Toshiba Printed wiring board having an interconnection penetrating an insulating layer
US5637834A (en) * 1995-02-03 1997-06-10 Motorola, Inc. Multilayer circuit substrate and method for forming same
WO1997008749A1 (en) * 1995-08-29 1997-03-06 Minnesota Mining And Manufacturing Company Deformable substrate assembly for adhesively bonded electronic device
JPH09181452A (ja) * 1995-12-25 1997-07-11 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JP2001257453A (ja) * 2000-03-09 2001-09-21 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
JP2002158307A (ja) * 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
US6465084B1 (en) * 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
KR100671541B1 (ko) 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
CN1169413C (zh) * 2001-12-05 2004-09-29 全懋精密科技股份有限公司 在有机电路板上进行电镀焊锡的方法
JP2003243563A (ja) * 2001-12-13 2003-08-29 Matsushita Electric Ind Co Ltd 金属配線基板と半導体装置及びその製造方法
JP3910493B2 (ja) * 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
JP2004072027A (ja) 2002-08-09 2004-03-04 Cmk Corp 突起電極付き配線基板の製造方法
KR100541649B1 (ko) * 2003-09-03 2006-01-11 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR20060005910A (ko) * 2004-07-14 2006-01-18 (주)아이셀론 에이유 플랫 범프를 이용하는 디스플레이 구동 칩 및아이씨 칩과 플렉서블 기판의 접합 구조 및 방법
KR100657689B1 (ko) * 2004-10-06 2006-12-13 주식회사 대우일렉트로닉스 복합 시스템의 디브이디 재생 방법
KR100601483B1 (ko) * 2004-12-06 2006-07-18 삼성전기주식회사 비아포스트에 의해 층간 전도성이 부여된 병렬적 다층인쇄회로기판 및 그 제조 방법
KR20080003002A (ko) * 2005-04-27 2008-01-04 린텍 가부시키가이샤 시트상 언더필재 및 반도체장치의 제조방법
KR101044103B1 (ko) * 2008-04-03 2011-06-28 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590763A (ja) * 1991-09-30 1993-04-09 Oki Electric Ind Co Ltd プリント配線板及びその製造方法
JP2002231855A (ja) * 2001-02-05 2002-08-16 Dainippon Printing Co Ltd Cspタイプの半導体装置及びその作製方法
JP2005294660A (ja) * 2004-04-02 2005-10-20 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
WO2006039633A2 (en) * 2004-10-01 2006-04-13 Tessera Interconnect Materials, Inc. Structure and method of making interconnect element, and multilayer wiring board including the interconnect element

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010048431A (ja) * 2008-08-19 2010-03-04 Toshiba Corp 冷蔵庫

Also Published As

Publication number Publication date
CN100589684C (zh) 2010-02-10
KR100757910B1 (ko) 2007-09-11
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US20090242238A1 (en) 2009-10-01

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