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JP2007335550A - 半導体装置 - Google Patents

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Abstract

【課題】 占有面積が小さく、位置ずれ量に加えて方向も検出できるプロービングずれ検知用パタンを有する半導体装置を提供する。
【解決手段】 ＩＣチップに隣接するスクライブ領域にプロービングずれ検知用パタンを２個１対で配置した。またプロービングずれ検知用パタンは、同心円上に形成された内側の導電体と前記内側の導電体から微小な間隔を置いて配置された外側の導電体からなり、外側の導電体は、複数個に分割されてなる構造とした。
これらの手段によって、プロービング時に針の位置ずれが起きた際には、ずれの方向も検出できるプロービングずれ検知用パタンが小さな占有面積で形成された半導体装置を得ることができる。
【選択図】 図１

Description

本発明は、トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成する複数のＩＣチップを有する半導体装置における、プロービング時のプローブの位置ずれを検出する検知用パタンに関する。
従来、通常のＩＣにおいて、完成後の電気的特性などを検査するためにプロービングテストが一般的に行われている。
また、多数のプロービング用パッドを有するＩＣにおいては、チップ面積縮小の観点からプロービング用パッドの間隔を出来るだけ小さく設定することがＩＣのコスト対応のために必須である。
ここで、プロービングテストは細い検出用の針を用いて実施することが多いが、多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく、プローブ時に針の位置ずれの影響を受けやすい。
これらの事態を防止するために、プロービング用の針の位置ずれをあらかじめ検出できることは、プロービング工程における重要なテーマである。プロービング時の針の位置ずれ検出用のパッドを設けて測定を行う手法を示した例もある。（例えば、特許文献１参照。）
特開平６−４５４１９（第１図）
しかしながら、多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく設定されており、プローブ時に針の位置ずれの影響を受けやすく、プロービングテストが正確に実施できなくなってしまったり、誤った特性を認識してしまったりという問題点があった。改善策として、プロービング時の針の位置ずれ検出のために特別なパッドを複数個設けて測定を行う手法を示した例も提案されているが、占有面積が大きいことや、位置ずれの方向を検出できないなどの問題があった。
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
ＩＣチップに隣接するスクライブ領域にプロービングずれ検知用パタンを配置した。
また、プロービングずれ検知用パタンは、ＩＣチップ毎に２個１対の形で設けた。
また、プロービングずれ検知用パタンは、プロービング工程において同時に測定されるＩＣチップ数毎に２個１対の形で設けた。さらにプロービングずれ検知用パタンは、同心円上に形成された、内側の導電体と前記内側の導電体から微小な間隔を置いて配置された外側の導電体からなり、外側の導電体は、複数個に分割されてなる構造とした。
これらの手段によって、占有面積が小さく、位置ずれ量に加えて方向も検出できる、プロービングずれ検知用パタンを有する半導体装置を得ることができる。
以上説明したように、本発明はＩＣチップに隣接するスクライブ領域にプロービングずれ検知用パタンを配置しＩＣチップ毎や、プロービング工程において同時に測定されるＩＣチップ数毎に２個対の形で設けた。さらにプロービングずれ検知用パタンは、同心円上に形成された内側の導電体と前記内側の導電体から微小な間隔をおいて配置された外側の導電体からなり、外側の導電体は、複数個に分割されてなる構造とした。
これらの手段によって、仮にプロービング時に針の位置ずれが起きた際には、ずれの方向も検出できるプロービングずれ検知用パタンが小さな占有面積で設定された半導体装置を得ることができる。
図１は、本発明による半導体装置の第１の実施例を示す模式的平面図である。
複数のパッド領域２０１を有する複数のＩＣチップ１０１と、複数のＩＣチップ１０１の間にあるＩＣを切り出す際に切り代となるスクライブ領域３０１が形成されており、スクライブ領域３０１には、プロービングずれ検知用パタン４０１が形成されている。
図１の例では、プロービングずれ検知用パタン４０１はＩＣチップ１０１ひとつに対して離間した位置に２個１対（ペア）の形で設置されている。
ここでプロービングずれ検知用パタン４０１を２個１対で形成するのは、プロービング時におけるシーター方向のずれ（半導体ウエハの回転方向のずれ）を検出するためである。感度を向上させるために２個一対のプロービングずれ検知用パタン４０１は出来るだけ離して配置したほうが良い。図１の例では、ＩＣチップ１０１ひとつに対して２個対（ペア）の形でプロービングずれ検知用パタン４０１を設置した例を示したが、多数のＩＣチップ１０１を同時にプロービングする場合においては、同時にプロービングする複数のＩＣチップ１０１の全体に対して２個対（ペア）の形でプロービングずれ検知用パタン４０１を設置すれば、一層プロービングずれ検知用パタン４０１の占有面積を縮小することができる。
図２は、本発明による半導体装置の第２の実施例を示す模式的平面図である。
第１の実施例と異なる点は、図１の例ではスクライブ領域３０１にプロービングずれ検知用パタン４０１が形成されていたのに対し、ＩＣチップ１０１内にプロービングずれ検知用パタン４０１が配置されている点である。
プロービングずれ検知用パタン４０１の占有面積によるＩＣチップ１０１の面積増大を防止する観点からは、図１に示したようにスクライブ領域３０１にプロービングずれ検知用パタン４０１を形成するとよいが、製造コストなどの観点から、ＩＣチップ１０１の面積に余裕がある場合にはＩＣチップ１０１内にプロービングずれ検知用パタン４０１を取り込んでも良い。その他の説明については図１と同一の記号を付記することで説明に代える。
図３は、本発明の半導体装置におけるプロービングずれ検知用パタン４０１の模式的平面図である。
プロービングずれ検知用パタン４０１は、同心円上に配置されたアルミニウムなどからなる内側の導電体５０１と内側の導電体５０１から微小な間隔を置いて配置されたアルミニウムなどからなる外側の導電体５０２で形成されている。
ここで、プロービングずれ検知用パタン４０１を用いたプロービングずれ検出について説明する。
図示しないが、プロービングずれ検知用パタン４０１の内側の導電体５０１と外側の導電体５０２はそれぞれ、別のパッド領域に電気的に接続されており、プロービングの際には、通常のパッド領域と同時にプロービングずれ検知用パタン４０１にも同時に針当て（プロービング）を行う。
また、内側の導電体５０１と外側の導電体５０２の間隔は、設計上プローブ針とパッドとが接触する長さである針先の大きさより小さく設定されている。
正常なプローブ針の位置設定がなされている場合には、プロービングずれ検知用パタン４０１に当てられた針は、内側の導電体５０１にのみ接するが、針の位置設定がずれてしまった場合には、プロービングずれ検知用パタン４０１に当てられた針は、内側の導電体５０１と外側の導電体５０２の両方に接してしまう。プロービングずれ検知用パタン４０１の内側の導電体５０１と外側の導電体５０２はそれぞれ、別のパッド領域に電気的に接続されており、それらの電気的特性を検知することで、針位置がずれているか否かを判断することが可能である。
図４は、本発明の半導体装置におけるプロービングずれ検知用パタン４０１の他の実施例を示す模式的平面図である。
図３の例と異なる点は、プロービングずれ検知用パタン４０１の外側の導電体５０２が、複数個に分割されている点である。
図示しないが、プロービングずれ検知用パタン４０１の内側の導電体５０１と複数に分割された外側の導電体５０２はそれぞれ、別のパッド領域に電気的に接続されている。
図３の例と同様にプロービングの際には、通常のパッド領域と同時にプロービングずれ検知用パタン４０１にも同時に針当て（プロービング）を行う。
また、内側の導電体５０１と外側の導電体５０２の間隔は、針先の大きさより小さく設定されている。
正常なプローブ針の位置設定がなされている場合には、プロービングずれ検知用パタン４０１に当てられた針は、内側の導電体５０１にのみ接するが、針の位置設定がずれてしまった場合には、プロービングずれ検知用パタン４０１に当てられた針は、内側の導電体５０１と外側の導電体５０２の両方に接してしまう。
ここで、外側の導電体５０２は、複数個に分割されており、それぞれが別のパッド領域に電気的に接続されているため、それらの電気的特性を検知することで、針位置がどの方向にずれているかを検知することが可能である。
その他の説明については、図３と同一の記号を付記することで説明に代える。
本発明における半導体装置の第１の実施例を示す模式的平面図である。 本発明における半導体装置の第２の実施例を示す模式的平面図である。 本発明の半導体装置におけるプロービングずれ検知用パタンの実施例を示す模式的平面図である。 本発明の半導体装置におけるプロービングずれ検知用パタンの他の実施例を示す模式的平面図である。
符号の説明
１０１ ＩＣチップ
２０１ パッド領域
３０１ スクライブ領域
４０１ プロービングずれ検知用パタン
５０１ 内側の導電体
５０２ 外側の導電体

Claims (9)

  1. トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成された複数のＩＣチップを有する半導体装置において、同心円上に形成された内側の導電体と、前記内側の導電体から微小な間隔をおいて配置された外側の導電体とからなるプロービングずれ検知用パタンを有することを特徴とする半導体装置。
  2. トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成された複数のＩＣチップを有する半導体装置において、同心円上に形成された内側の導電体と、前記内側の導電体から微小な間隔をおいて配置された複数個に分割された外側の導電体とからなるプロービングずれ検知用パタンを有することを特徴とする半導体装置。
  3. 前記プロービングずれ検知用パタンは、前記ＩＣチップに隣接するスクライブ領域に設けられていることを特徴とする請求項１あるいは２に記載の半導体装置。
  4. 前記プロービングずれ検知用パタンは、前記ＩＣチップ毎に２個１対の形で設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記プロービングずれ検知用パタンは、プロービング工程において同時に測定される前記ＩＣチップ数毎に２個１対の形で設けられていることを特徴とする請求項３記載の半導体装置。
  6. 前記プロービングずれ検知用パタンは、前記ＩＣチップ内部に２個１対の形で形成されていることを特徴とする請求項１あるいは２に記載の半導体装置。
  7. 前記内側の導電体と前記外側の導電体とはそれぞれ異なるパッド領域に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  8. 前記内側の導電体と前記複数個に分割された外側の導電体とはすべてそれぞれ異なるパッド領域に電気的に接続されていることを特徴とする請求項２記載の半導体装置。
  9. 前記微小な間隔はプローブ針の針先の大きさよりも小さいことを特徴とする請求項１あるいは２に記載の半導体装置。
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