JP2007329350A - 半導体装置 - Google Patents

Abstract

【課題】コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体を用いた半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１１の上に順次形成された、第１のIII−Ｖ族窒化物半導体層１２及び第１のIII−Ｖ族窒化物半導体１２と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層１３と、オーミック電極１４とを備えている。オーミック電極１４は、下部が第２のIII−Ｖ族窒化物半導体層１３を貫通し且つ第１のIII−Ｖ族窒化物半導体層１２における２次元電子ガス層よりも下側の領域に達するように形成されている。第１のIII−Ｖ族窒化物半導体層１２及び第２のIII−Ｖ族窒化物半導体層１３におけるオーミック電極１４と接する部分には、不純物ドープ層１８が形成されている。
【選択図】図１

Description

本発明は、III−Ｖ族窒化物半導体を用いた半導体装置に関し、コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体装置に関する。

III−Ｖ族窒化物半導体とは、一般式がＢ_ｗＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１）によって表される、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。

III−Ｖ族窒化物半導体は大きいバンドギャップに基づく高い破壊電圧、高い電子飽和速度及び高い電子移動度等の利点並びにヘテロ接合における高い電子濃度等の利点を有するため、パワー用高耐圧大電力素子及びミリ波帯用高速素子等への応用を目的として、研究開発が進められている。とりわけ、互いのバンドギャップが異なるIII−Ｖ族窒化物半導体層を積層したヘテロ接合構造又はこれらを複数積層した量子井戸構造若しくは超格子構造は、素子内の電子濃度の変調度を制御することができるため、III−Ｖ族窒化物半導体を用いた素子の基本構造として利用されている。

ヘテロ接合構造を有するIII−Ｖ族窒化物半導体を用いた半導体装置としては、例えば、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）がある（例えば、特許文献１を参照）。

ＨＦＥＴは例えば、基板の上に順次形成された窒化ガリウム（ＧａＮ）からなる動作層と、アンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層と、障壁層の上に形成されたソース電極、ドレイン電極及びゲート電極とを備えている。

ＡｌＧａＮは、ＧａＮと比べてバンドギャップが大きいため、動作層と障壁層とのヘテロ接合界面には、ＡｌＧａＮとＧａＮとの自発分極量差及びピエゾ分極量差に由来する電子、障壁層内に必要に応じてドープされたｎ型不純物に由来する電子並びに半導体層内の他の制御不能な欠陥に由来する電子等が高濃度に蓄積し、２次元電子ガス層（２ＤＥＧ）が形成される。２ＤＥＧ層は、電界効果トランジスタのチャネルキャリアとして動作する。

また、ヘテロ接合界面を形成するように積層されたIII−Ｖ族窒化物半導体層の上に、カソード（オーミック）電極及びアノード電極を形成すれば、２ＤＥＧ層がダイオードのチャネルキャリアとして動作するショットキーバリアダイオード（ＳＢＤ）が得られる（例えば、特許文献２を参照。）。

III−Ｖ族窒化物半導体を用いた半導体装置をパワー用の高耐圧素子やミリ波帯用の高速素子として応用するためには、オーミック電極部分のコンタクト抵抗を低減し、オン抵抗を下げることが求められる。しかし、従来のＨＦＥＴ及びＳＢＤ等においては、ソースドレイン電極又はカソード電極がアンドープのＡｌＧａＮ層の上に形成されている。このため、電子は、アンドープのＡｌＧａＮ層のポテンシャル障壁を越えて２ＤＥＧ層に到達しなければならないため、コンタクト抵抗が大きくなる。

コンタクト抵抗を低減する方法としては、例えば、最表面の障壁層にリセス部を形成し且つ形成したリセス部にオーミックコンタクト層を形成し、オーミックコンタクト層の上にオーミック電極を形成するリセスオーミック構造が知られている（例えば、特許文献３を参照。）。また、導電性を有する不純物を障壁層の表面に導入することによりコンタクト抵抗を低減する方法が知られている（例えば、特許文献４、５を参照）。
特開２００２−１６２４５号公報 特開２００４−３１８９６号公報 特開２００１−１０２５６５号公報 特開２００４−５６１４６号公報 特開２００４−１１１９１０号公報

しかしながら、前記従来のリセスオーミック構造を有する半導体装置においても、障壁層のポテンシャル障壁が残存している。また、リセス部を形成する際のエッチングにより半導体層にエッチングダメージが生じたり、エッチングダメージにより２ＤＥＧ層のキャリア濃度が低下したりするため、コンタクト抵抗の充分な低減を実現することができないという問題がある。

さらに、掘り込まれたリセス部分のエッチング停止位置を見極めることが困難であり、半導体装置の製造工程が複雑になり、歩留まりが低下するという問題もある。

本発明は、前記従来の問題を解決し、コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体を用いた半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置を、２次元電子ガス層と直接接触したオーミック電極を有する構成とする。

具体的に、本発明に係る本発明に係る半導体装置は、基板の上に形成され、２次元電子ガス層を有する第１のIII−Ｖ族窒化物半導体層と、第１のIII−Ｖ族窒化物半導体層の上に形成され、第１のIII−Ｖ族窒化物半導体と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層と、下部が第２のIII−Ｖ族窒化物半導体層を貫通して形成され、第１のIII−Ｖ族窒化物半導体層における２次元電子ガス層よりも下側の領域に達するオーミック電極と、第１のIII−Ｖ族窒化物半導体層及び第２のIII−Ｖ族窒化物半導体層におけるオーミック電極と接する部分に、導電性を有する不純物が導入されて形成された不純物ドープ層とを備えていることを特徴とする。

本発明の半導体装置によれば、前記第１のIII−Ｖ族窒化物半導体層における前記２次元電子ガス層よりも下側の部分に達する開口部を埋めるように形成されたオーミック電極を備えているため、オーミック電極と２次元電子ガス層とが直接接触する。特に、電極と半導体層との接触面に、導電性を有する不純物が導入された不純物ドープ層を備えているため、電極と２次元電子ガス層とが点接触又は線接触ではなく、面接触することになる。従って、電子が障壁層のポテンシャル障壁を越えることなく２次元電子ガス層に到達することができるので、コンタクト抵抗を大きく低減することができる。

本発明の半導体装置において、第２のIII−Ｖ族窒化物半導体層は、複数のIII−Ｖ族窒化物半導体膜が積層された積層構造を有していることが好ましい。

本発明の半導体装置において、オーミック電極は、互いに間隔をおいて２つ形成されており、第２のIII−Ｖ族窒化物半導体層の上における２つのオーミック電極同士の間の領域にはゲート電極が形成されていることが好ましい。このような構成とすることにより、コンタクト抵抗が小さいオーミック電極を備えた電界効果トランジスタを実現できる。

本発明の半導体装置において、第２のIII−Ｖ族窒化物半導体層の上に形成された第３のIII−Ｖ族窒化物半導体層をさらに備え、オーミック電極は、さらに第３のIII−Ｖ族窒化物半導体層を貫通するように形成されていることが好ましい。このような構成とすることにより、キャップ層を有する半導体装置においても、コンタクト抵抗を大きく低減することができる。

この場合において、第３のIII−Ｖ族窒化物半導体層は、複数のIII−Ｖ族窒化物半導体膜が積層された積層構造を有していることが好ましい。

この場合において、オーミック電極は、互いに間隔をおいて２つ形成されており、第２のIII−Ｖ族窒化物半導体層の上における２つのオーミック電極同士の間の領域にはゲート電極が形成されていることが好ましい。

この場合において、第３のIII−Ｖ族窒化物半導体層は、２つのオーミック電極同士の間の領域に第２のIII−Ｖ族窒化物半導体層を露出するゲートリセス部を有し、ゲート電極は、ゲートリセス部に形成されていることが好ましい。

この場合において、ゲート電極と第３のIII−Ｖ族窒化物半導体層との間に形成され、ｐ型の導電性を有する第４のIII−Ｖ族窒化物半導体層をさらに備え、ゲート電極は、第４のIII−Ｖ族窒化物半導体層とオーミック接触をしていることが好ましい。

本発明の半導体装置において、第２のIII−Ｖ族窒化物半導体層の上における、オーミック電極と異なる位置に形成され、第２のIII−Ｖ族窒化物半導体層とショットキー接触したアノード電極をさらに備えていることが好ましい。このような構成とすることによりコンタクト抵抗が小さいカソード電極を備えたショットキーバリアダイオードを実現できる。

本発明の半導体装置において、オーミック電極は、第２のIII−Ｖ族窒化物半導体層を貫通し且つ第１のIII−Ｖ族窒化物半導体層における２次元電子ガス層よりも下側に達する開口部を埋めるように形成され、開口部は、上部ほど幅が広くなるように壁面が傾斜していることが好ましい。このような構成とすることにより、オーミック電極を蒸着とリフトオフにより形成することが容易となり、信頼性が高い半導体装置を実現できる。

本発明の半導体装置において、導電性を持つ不純物は、シリコンであることが好ましい。

本発明の半導体装置において、オーミック電極の下部は、前記第１のIII−Ｖ族窒化物半導体層における２次元電子ガス層よりも１０ｎｍ以上の深さにまで形成されていることが好ましい。このような構成とすることにより、コンタクト抵抗を確実に低減できる。また、エッチングにより開口部を形成する際に、エッチングの停止位置を厳密に制御する必要がないため、半導体装置の製造が容易となる。

本発明の半導体装置において、オーミック電極は、第２のIII−Ｖ族窒化物半導体層の上面に張り出した張り出し部を有し、張り出し部の長さは１μｍ以下であることが好ましい。このような構成とすることにより、張り出し部の影響により２次元電子ガス層のシート抵抗が上昇し、コンタクト抵抗が高くなることを抑えることができる。

本発明に係る半導体装置によれば、コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体を用いた半導体装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は本実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置はヘテロジャンクション電界効果トランジスタ（ＨＦＥＴ）である。基板１１の上に、アンドープのＧａＮからなる動作層１２と、ＧａＮと比べてバンドギャップが大きいアンドープのＡｌ_ｘＧａ_{（１−ｘ）}Ｎ（０＜ｘ≦１）からなる障壁層１３とが積層されている。動作層１２と障壁層１３とがヘテロ接合界面を形成するため、動作層１２におけるヘテロ接合界面の近傍の領域には２次元電子ガス（２ＤＥＧ）層が発生する。

障壁層１３の上にはショットキー電極であるゲート電極１６が形成され、ゲート電極１６の両側にソース電極及びドレイン電極となるオーミック電極１４が形成されている。ゲート電極１６及びオーミック電極１４を覆うように窒化硅素（ＳｉＮ）からなる表面保護膜１７が形成されている。

本実施形態のＨＦＥＴにおいて、オーミック電極１４は基部が、障壁層１３を貫通し且つ動作層１２における２ＤＥＧ層よりも下側の領域に達するように形成されている。具体的には、障壁層１３を貫通し且つ動作層１２を掘り込むように形成された開口部に導電性材料が埋め込まれて形成されている。導電性材料を埋め込む開口部の深さは、２ＤＥＧ層よりも深ければよく、２ＤＥＧ層よりも１０ｎｍ以上深くすればより低抵抗のオーミック電極を得ることができるため好ましい。また、後で述べるように、開口部の深さを２ＤＥＧ層よりも１０ｎｍ以上深くすることにより、コンタクト抵抗の値がほぼ一定となるため、開口部をエッチングにより形成する際に、エッチングの停止位置を厳密に制御する必要がなくなる。これにより、半導体装置を容易に製造することが可能となる。

また、動作層１２及び障壁層１３におけるオーミック電極１４と接する部分には、シリコン等からなるｎ型ドーパントが導入されたｎ型の不純物ドープ層１８が形成されている。このように、動作層１２及び障壁層１３におけるオーミック電極１４と接する部分に不純物ドープ層１８を形成することにより、コンタクト抵抗をさらに低減することができる。不純物ドープ層１８に導入するシリコンの濃度は１×１０^１９ｃｍ^−３程度とすればよい。

オーミック電極１４を開口部に埋め込み、さらにオーミック電極１４と動作層１２及び障壁層１３との界面にｎ型ドーパントを導入することにより、オーミック電極１４と２ＤＥＧ層とを直接広い面積でコンタクトさせることができるため、コンタクト抵抗を低減することができる。コンタクト抵抗を低減するためには、オーミック電極１４の幅が開口部と完全に一致して形成され、障壁層１３の上に張り出していないことが理想である。

図２はオーミック電極部分の断面を拡大して示すと共に、オーミック電極１４と２ＤＥＧ層との間に生じる抵抗を示している。オーミック電極１４のコンタクト抵抗Ｒｃは、オーミック電極と２ＤＥＧ層とが直接接している部分の抵抗Ｒｃｅと、オーミック電極が障壁層１３を介して２ＤＥＧ層と接している部分の抵抗Ｒｃｏと、２ＤＥＧ層のシート抵抗Ｒｓによって決まる。

図３に示すようにオーミック電極１４の障壁層１３の上に張り出した張り出し部１４ａの長さが長くなると、２ＤＥＧ層のシート抵抗Ｒｓが上昇してしまう。このため、トータルのコンタクト抵抗Ｒｃの値が上昇してしまう。従って、張り出し部１４ａの長さはできるだけ短いことが好ましい。しかし、プロセス上完全に張り出し部１４ａをなくすことはできないため、１μｍ以下とすることが好ましい。

また、開口部の壁面は、傾斜を有する形状とすることが好ましい。オーミック電極１４は、障壁層１３の上にレジスト膜を選択的に形成した後、金属材料を蒸着し、レジスト膜の上に蒸着された金属材料をレジスト膜と共に除去するリフトオフ法により形成することが一般的である。開口部の壁面を傾斜させることにより、開口部への金属材料の蒸着が容易となり、オーミック電極の開口部の壁面に対する密着性を向上させることができる。

図４は種々のバイアス電圧におけるＨＦＥＴのドレイン電流とドレイン電圧との特性について本実施形態のＨＦＥＴと従来のＨＦＥＴとを比較して示している。どのようなバイアス条件においても、本実施形態のＨＦＥＴは従来例と比べてオン抵抗が低く、電流値も高くなった。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図５に示すように本実施形態の半導体装置は、障壁層１３の上に形成された、ＧａＮ又はＡｌ_ｙＧａ_{（１−ｙ）}Ｎ（０＜ｙ≦１）からなるキャップ層２１を備えている。キャップ層２１の導電型は、ｎ型、ｐ型及びｉ型のいずれでもよいが、本実施形態においてはｐ型の場合を例に説明する。

キャップ層２１がｐ型の場合には、特に、電流コラプスを抑制する効果が得られる。しかし、ｐ型のキャップ層２１の上面と接するようにオーミック電極１４を形成した場合には、コンタクト抵抗が大きく上昇してしまう。

本実施形態のＨＦＥＴは、ソース電極及びドレン電極であるオーミック電極１４が、キャップ層２１及び障壁層１３を貫通し、動作層１２を２ＤＥＧ層の下側に至るまで掘り込むことにより形成した開口部を埋めるように形成されている。また、キャップ層２１、障壁層１３及び動作層１２におけるオーミック電極１４と接する部分には、シリコン等のｎ型不純物が導入された不純物ドープ層１８が形成されている。

図６は開口部の深さとコンタクト抵抗率との関係を示している。図６に示すように開口部の深さが０ｎｍ、つまりキャップ層２１の上面と接するようにオーミック電極１４が形成されている場合には、１×１０^−３程度のコンタクト抵抗率を示している。これに対し、キャップ層２１と障壁層１３との界面に達する深さが１５ｎｍの開口部を形成し、障壁層１３の上面と接するようにオーミック電極１４を形成すると、コンタクト抵抗率は１０分の１低下となり０．８×１０^−４程度の値を示す。さらに、開口部の深さを深くすることによりコンタクト抵抗率が低下し、開口部の深さが２ＤＥＧ層よりも１０ｎｍ程度深くなると、コンタクト抵抗率は１×１０^−５程度の値でほぼ一定となった。

このように、開口部を形成し、形成した開口部にオーミック電極を形成することによりオーミック電極のコンタクト抵抗の値を大きく低減できることが明らかである。この場合、開口部の深さを、２ＤＥＧ層よりも１０ｎｍ以上深くし、オーミック電極の基部が２ＤＥＧ層よりも１０ｎｍ以上下側に達するようにればコンタクト抵抗がより低下できるため好ましい。また、開口部の深さを２ＤＥＧ層よりも１０ｎｍ以上深くすることにより、コンタクト抵抗の値がほぼ一定となるため、開口部をエッチングにより形成する際に、エッチングの停止位置を厳密に制御する必要がない。これにより、半導体装置を容易に製造することが可能となる。

以上のように、キャップ層が形成されている場合には、特にコンタクト抵抗を低減する効果が大きい。なお、キャップ層がｐ型の場合だけでなくｎ型又はアンドープの場合にも同様の効果が得られる。

（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図７は第３の実施形態に係る半導体装置の断面構成を示している。図７において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。

図７に示すように本実施形態の半導体装置は、ゲート電極１６とキャップ層２１との間に形成されたコントロール層２２を備えている。コントロール層２２は、ｐ型の導電型を持つＧａＮ又はＡｌ_ｚＧａ_{（１−ｚ）}Ｎ（０＜ｚ≦１）からなり、ゲート電極１６とオーミック接触している。

コントロール層２２はｐ型の導電型を有し、ゲート電極１６とオーミック接触をしているため、コントロール層２２と動作層１２とがｐｎジャンクションを形成する。このため、ゲート電極１６にバイアスを加えない状態においてもコントロール層２２の直下には空乏層が形成される。その結果、コントロール層２２が存在しない通常のショットキー接触をしたゲート電極を有するＨＦＥＴにおいてはノーマリーオン（デプリッション）型トランジスタとなるのに対し、本実施形態のＨＦＥＴはノーマリーオフ（エンハンスメント）型トランジスタとなる。特にパワー系電源回路ではスイッチとしてノーマリーオフ型トランジスタが必須であり、本実施形態はそのような用途に有効である。

（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図８は第４の実施形態に係る半導体装置の断面構成を示している。

図８に示すように本実施形態の半導体装置は、ショットキーバリアダイオード（ＳＢＤ）である。基板１１の上に、ＧａＮからなる動作層１２と、ＧａＮと比べてバンドギャップが大きいＡｌ_ｘＧａ_{（１−ｘ）}Ｎ（０＜ｘ≦１）からなる障壁層１３とが積層されている。動作層１２と障壁層１３とがヘテロ接合界面を形成するため、動作層１２におけるヘテロ接合界面の近傍の領域には２ＤＥＧ層が発生する。

障壁層１３を貫通し、動作層１２における２ＤＥＧ層よりも下側に達するようにカソード電極であるオーミック電極１４が形成され、オーミック電極１４を囲むようにショットキー電極であるアノード電極１９が形成されている。オーミック電極１４及びアノード電極１９を覆うように窒化硅素（ＳｉＮ）からなる表面保護膜１７が形成されている。

本実施形態のおいても障壁層１３及び動作層１２におけるオーミック電極１４と接する部分にはｎ型不純物が導入された不純物ドープ層１８が形成されている。また、オーミック電極１４が２ＤＥＧ層の１０ｎｍ以上下側に達するように形成することによりコンタクト抵抗をより低減できる。

図９はアノード電圧と電流密度との関係について本実施形態のＳＢＤと従来のＳＢＤとを比較して示している。図９に示すように本実施形態のＳＢＤは、従来のＳＢＤと比べて電流密度の値が高くなっており、コンタクト抵抗の値が小さくなっていることが明らかである。

各実施形態において、障壁層、キャップ層及びコントロール層が、一枚の膜からなる例を示したが、障壁層、キャップ層及びコントロール層はそれぞれ、複数の膜が積層された積層構造を有していてもよい。

なお、オーミック電極及びショットキー電極は、一般的な材料を用いればよく、例えば、ｎ型オーミック電極にはチタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）及び金（Ａｕ）の積層膜を用い、ｐ型オーミック電極にはニッケル（Ｎｉ）、白金（Ｐｔ）及び金（Ａｕ）の積層膜を用い、ショットキー電極にはパラジウム（Ｐｄ）又はパラジウムシリコン合金（ＰｄＳｉ）及び金（Ａｕ）の積層膜を用いればよい。

本発明に係る半導体装置は、コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体を用いた半導体装置を実現でき、III−Ｖ族窒化物半導体を用いた半導体装置等として有用である。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第１の実施形態に係る半導体装置のオーミック電極部分を示す断面図である。 本発明の第１に係る半導体装置のオーミック電極の張り出し部の長さとコンタクト抵抗との相関を示すグラフである。 本発明の第１の実施形態に係る半導体装置の電流電圧特性を示すグラフである。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置における開口部の深さとコンタクト抵抗率との相関を示すグラフである。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 本発明の第４の実施形態に係る半導体装置を示す断面図である。 本発明の第４の実施形態に係る半導体装置の電流電圧特性を示すグラフである。

符号の説明

１１ 基板
１２ 動作層
１３ 障壁層
１４ オーミック電極
１６ ゲート電極
１７ 表面保護膜
１８ 不純物ドープ層
１９ アノード電極
２１ キャップ層
２２ コントロール層

Claims (13)

1. 基板の上に形成され、２次元電子ガス層を有する第１のIII−Ｖ族窒化物半導体層と、
   前記第１のIII−Ｖ族窒化物半導体層の上に形成され、前記第１のIII−Ｖ族窒化物半導体と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層と、
   下部が前記第２のIII−Ｖ族窒化物半導体層を貫通して形成され、前記第１のIII−Ｖ族窒化物半導体層における前記２次元電子ガス層よりも下側の領域に達するオーミック電極と、
   前記第１のIII−Ｖ族窒化物半導体層及び第２のIII−Ｖ族窒化物半導体層における前記オーミック電極と接する部分に、導電性を有する不純物が導入されて形成された不純物ドープ層とを備えていることを特徴とする半導体装置。
2. 前記第２のIII−Ｖ族窒化物半導体層は、複数のIII−Ｖ族窒化物半導体膜が積層された積層構造を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記オーミック電極は、互いに間隔をおいて２つ形成されており、
   前記第２のIII−Ｖ族窒化物半導体層の上における前記２つのオーミック電極同士の間の領域にはゲート電極が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２のIII−Ｖ族窒化物半導体層の上に形成された第３のIII−Ｖ族窒化物半導体層をさらに備え、
   前記オーミック電極は、少なくとも一部が前記第３のIII−Ｖ族窒化物半導体層を貫通するように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第３のIII−Ｖ族窒化物半導体層は、複数のIII−Ｖ族窒化物半導体膜が積層された積層構造を有していることを特徴とする請求項４に記載の半導体装置。
6. 前記オーミック電極は、互いに間隔をおいて２つ形成されており、
   前記第２のIII−Ｖ族窒化物半導体層の上における前記２つのオーミック電極同士の間の領域にはゲート電極が形成されていることを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第３のIII−Ｖ族窒化物半導体層は、前記２つのオーミック電極同士の間の領域に前記第２のIII−Ｖ族窒化物半導体層を露出するゲートリセス部を有し、
   前記ゲート電極は、前記ゲートリセス部に形成されていることを特徴とする請求項６に記載の半導体装置。
8. 前記ゲート電極と前記第３のIII−Ｖ族窒化物半導体層との間に形成され、ｐ型の導電性を有する第４のIII−Ｖ族窒化物半導体層をさらに備え、
   前記ゲート電極は、前記第４のIII−Ｖ族窒化物半導体層とオーミック接触をしていることを特徴とする請求項６に記載の半導体装置。
9. 前記第２のIII−Ｖ族窒化物半導体層の上における、前記オーミック電極と異なる位置に形成され、前記第２のIII−Ｖ族窒化物半導体層とショットキー接触したアノード電極をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
10. 前記オーミック電極は、前記第２のIII−Ｖ族窒化物半導体層を貫通し且つ前記第１のIII−Ｖ族窒化物半導体層における前記２次元電子ガス層よりも下側に達する開口部を埋めるように形成され、
    前記開口部は、上部ほど幅が広くなるように壁面が傾斜していることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
11. 前記導電性を持つ不純物は、シリコンであることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
12. 前記前記オーミック電極の下部は、前記第１のIII−Ｖ族窒化物半導体層における前記２次元電子ガス層よりも１０ｎｍ以上の深さにまで形成されていることを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
13. 前記オーミック電極は、前記第２のIII−Ｖ族窒化物半導体層の上面に張り出した張り出し部を有し、
    前記張り出し部の長さは１μｍ以下であることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。

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