JP2007287747A

JP2007287747A - 半導体装置

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Publication number: JP2007287747A
Application number: JP2006110038A
Authority: JP
Inventors: Mikio Tsujiuchi; 幹夫辻内
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-04-12
Filing date: 2006-04-12
Publication date: 2007-11-01
Also published as: US20070241401A1; US7679138B2

Abstract

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。
【選択図】図１

Description

この発明はSOI（Silicon On Insulator）基板を用いた半導体装置に関し、特に、ＳＯＩ層に形成される部分分離領域下に残存するシリコン層を介してボディ電位を固定する半導体の構造に関する。

「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。

例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。

図８４は支持基板、埋込絶縁膜及びＳＯＩ層からなるＳＯＩ基板のＳＯＩ層に形成される従来のＭＯＳトランジスタの第１の態様のレイアウト構成を示す平面図である。

図８４において、ソース領域９１，ドレイン領域９２間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極９３が形成される。そして、これらトランジスタ形成領域９１〜９３の周囲はＳＯＩ層を貫通して形成される完全分離領域１００が形成される。

図８５はＳＯＩ基板のＳＯＩ層に形成されるＭＯＳトランジスタの第２の態様のレイアウト構成を示す平面図である。

図８５において、第１の態様と同様、ソース領域９１，ドレイン領域９２間のボディ領域上にゲート酸化膜介してゲート電極９３が形成されこれらトランジスタ形成領域９１〜９３の周囲は完全分離領域１００が形成される。

さらに、第２の態様では、ソース領域９１の形成領域の上層部の一部からボディ領域の形成領域の上層部の一部にかけてソースタイ領域９４が形成される。ソースタイ領域９４はソース領域９１およびボディ領域双方に隣接して設けられるため、ソースタイ領域９４がソース領域９１の電位設定用の金属シリサイドを介して電位設定を受けることによりボディ領域の電位固定を可能にしている。

また、このようなＳＯＩ基板に形成されるＭＯＳトランジスタのボディ領域固定技術として、例えば、特許文献１に開示されたＳＯＩ半導体集積回路が挙げられる。

特開２００２−２８９８７３号公報

上述した第２の態様のソースタイ領域９４を用いたボディ固定、特許文献１で開示されたボディ固定は、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減が図られていると言えない問題点があった。

この発明は上記問題点を解決するためになされたもので、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得ることを目的とする。

この発明に係る請求項１記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された第２の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第１の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記ＳＯＩ層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の一方ボディ固定用活性領域とをさらに備える。

この発明に係る請求項８記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された第２の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第１の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記ＳＯＩ層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記ＭＯＳトランジスタは、前記ボディ領域の電位設定用の外部電位供給領域を有さない。

この発明に係る請求項１５記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタは、ゲート電極を共有する第１及び第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第１の一方電極領域及び第１の他方電極領域を備え、前記第１の一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第２の一方電極領域及び第２の他方電極領域を備え、前記第２の一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、前記第１及び第２のＭＯＳトランジスタは、前記第１及び第２のボディ領域上に形成される共有ゲート電極と、前記ＳＯＩ層内において、前記第１の一方電極領域、前記第１の他方電極領域及び前記第１のボディ領域からなる第１の活性領域と前記第２の一方電極領域、前記第２の他方電極領域及び前記第２のボディ領域からなる第２の活性領域の周辺領域のうち、前記共有ゲート電極の一端近傍領域に、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記第１のボディ領域に隣接形成され、前記第１及び第２の活性領域間に位置する前記共有ゲート電極の中心部近傍領域に、前記ＳＯＩ層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域をさらに備え、前記中心部半導体領域は前記第１及び第２のボディ領域に隣接形成され、前記第１及び第２の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心部及び両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の一方ボディ固定用活性領域とをさらに備える。

この発明に係る請求項１９記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタは、ゲート電極を共有する第１及び第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第１の一方電極領域及び第１の他方電極領域を備え、前記第１の一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第２の一方電極領域及び第２の他方電極領域を備え、前記第２の一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、前記第１及び第２のＭＯＳトランジスタは、前記第１及び第２のボディ領域上に形成される共有ゲート電極と、前記ＳＯＩ層内において、前記第１の一方電極領域、前記第１の他方電極領域及び前記第１のボディ領域からなる第１の活性領域と、前記第２の一方電極領域、前記第２の他方電極領域及び前記第２のボディ領域からなる第２の活性領域との間に位置する前記共有ゲート電極の中心部近傍領域に、前記ＳＯＩ層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域とを備え、前記中心部半導体領域は前記第１及び第２のボディ領域に隣接形成され、前記第１及び第２の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心及び両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第１及び第２のＭＯＳトランジスタは共に前記第１及び第２のボディ領域の電位設定用の外部電位供給領域を有さない。

この発明に係る請求項２３記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタは、一方電極領域を互いに共有する第１及び第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の共有一方電極領域及び第１の他方電極領域を備え、前記共有一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、前記第１のボディ領域上に形成される第１のゲート電極をさらに備え、前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された前記共有一方電極領域及び第２の導電型の第２の他方電極領域を備え、前記共有一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、前記第２のボディ領域上に形成される第２のゲート電極をさらに備え、前記第１及び第２のＭＯＳトランジスタは、前記ＳＯＩ層内において、前記共有一方電極領域、前記第１の他方電極領域、前記第１のボディ領域、前記第２の他方電極領域及び前記第２のボディ領域からなる共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の一端近傍領域それぞれのみに、前記ＳＯＩ層の下層の一部である第１及び第２の一方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の一方部分分離領域を備え、前記第１及び第２の一方半導体領域は前記第１及び第２のボディ領域に隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第１及び第２のゲート電極それぞれの両端近傍領域及び前記第１及び第２のゲート電極間の領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、前記第１及び第２の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の第１及び第２の一方ボディ固定用活性領域とを備える。

この発明に係る請求項３４記載の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有し、前記ＭＯＳトランジスタは、一方電極領域を互いに共有する第１及び第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の共有一方電極領域及び第１の他方電極領域を備え、前記共有一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、前記第１のボディ領域上に形成される第１のゲート電極をさらに備え、前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、前記共有一方電極領域及び第２の導電型の第２の他方電極領域を備え、前記共有一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、前記第２のボディ領域上に形成される第２のゲート電極をさらに備え、前記第１及び第２のＭＯＳトランジスタは、前記ＳＯＩ層内において、前記共有一方電極領域、前記第１の他方電極領域、前記第１のボディ領域、前記第２の他方電極領域及び前記第２のボディ領域からなる共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である第１及び第２の一方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の一方部分分離領域を備え、前記第１及び第２の一方半導体領域は前記第１及び第２のボディ領域にそれぞれ隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第１及び第２のゲート電極それぞれの両端近傍領域及び前記第１及び第２のゲート電極間の領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第１及び第２のＭＯＳトランジスタは共に前記第１及び第２のボディ領域の電位設定用の外部電位供給領域を有さない。

この発明における請求項１記載の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介してボディ領域の電位を安定性良く固定することができる。

この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に少なくとも形成することにより、集積度の向上を図ることができる。

さらに、ゲート電極の一端近傍領域のみに一方部分分離領域を形成することにより、一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。

この発明における請求項８記載の半導体装置は、一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。

この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。

この発明における請求項１５記載の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介して第１のボディ領域の電位を安定性良く固定するとともに、さらに中心部半導体領域を介して第２のボディ領域の電位を固定することができる。

この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の中心部及び両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。

さらに、ゲート電極の一端近傍領域のみ及び中心部近傍領域のみに一方部分分離領域及び中心部部分分離領域をそれぞれ形成することにより、一方半導体領域及び中心部半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。

この発明における請求項１９記載の半導体装置は、中心部半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。

この発明における請求項２３記載の半導体装置は、外部から固定電位供給可能な第１及び第２の一方ボディ固定用活性領域から第１及び第２の一方半導体領域を介して第１及び第２のボディ領域それぞれの電位を安定性良く固定することができる。

この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第１及び第２のゲート電極それぞれの両端近傍領域及び前記第１及び第２のゲート電極間の領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。

さらに、第１及び第２のゲート電極の第１及び第２の一端近傍領域のみに第１及び第２の一方部分分離領域を形成することにより、第１及び第２の一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。

この発明における請求項３４記載の半導体装置は、第１及び第２の一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。

この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第１及び第２のゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。

＜実施の形態１＞
図１〜図５は実施の形態１のＳＯＩ基板上に形成される、第１〜第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。なお、実施の形態１は１単位のＭＯＳトランジスタのレイアウト構成に着目している。

（第１の態様）
図１は実施の形態１の第１の態様を示す平面図である。同図において、ソース領域（一方電極領域）１，ドレイン領域（他方電極領域）２間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極３が形成される。このゲート電極３の両端はソース領域１，ドレイン領域２の形成領域（以下、ソース領域１，ドレイン領域２間のボディ領域を含めて単に「活性領域１，２」と略する場合あり）から平面視突出している。以下では、説明の都合上、ゲート電極３の活性領域１．２から図中、平面視上方に突出した領域及びその近傍領域を「ゲート一端領域」、ゲート電極３の活性領域１，２から図中、平面視下方に突出した領域及びその近傍領域を「ゲート他端領域」と称し、ゲート一端領域及びゲート他端領域を併せて「ゲート両端領域」と称する場合がある。また、ゲート電極３の図中上方の延長線上を「ゲート一端延長線上」、ゲート電極３の図中下方の延長線上を「ゲート他端延長線上」と称し、ゲート一端延長線上及びゲート他端延長線上を併せて「ゲート両端延長線上」と称す場合がある。

ゲート一端領域（ゲート電極の一端近傍領域）及びゲート他端領域（ゲート電極の他端近傍領域）に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａのゲート一端延長線上に隣接してタップ領域（ボディ固定用活性領域）２１ａが形成され、部分分離領域１１ｂのゲート他端延長線上に隣接してタップ領域２１ｂが形成される。なお、本明細書中で述べる、部分分離領域とタップ領域との隣接配置とは、正確には部分分離領域下に残存するＳＯＩ層の一部であるＰＴＩ下半導体領域とタップ領域とが隣接して電気的に接続関係を有することを意味する。

そして、部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。すなわち、活性領域１，２の周辺領域において、ゲート他端領域以外の領域すべてに完全分離領域１０が形成される。

図６は図１のＡ−Ａ断面を示す断面図である。図６では第１の態様のＭＯＳトランジスタがＮ型（ボディ領域がＰ型）の場合を示している。

同図に示すように、シリコン支持基板５１、埋込絶縁膜５２及びＳＯＩ層５３の積層構造によってＳＯＩ基板が構成され、部分分離領域１１ａはＳＯＩ層５３を貫通することなく、その下層部にＳＯＩ層５３の一部であるＰＴＩ下半導体領域５３ａを残存させて形成される。一方、完全分離領域１０はＳＯＩ層５３を貫通して埋込絶縁膜５２に到達するように形成される。

ゲート電極３直下のＳＯＩ層５３の領域であるＰ型のボディ領域５３ｂは、Ｐ型のＰＴＩ下半導体領域５３ａを介してＰ⁺型のタップ領域２１ａに電気的に接続されることにより、タップ領域２１ａに付与するボディ電位により電位固定される。なお、ゲート電極３の側面にはシリコン酸化膜スペーサ７１及びサイドウォール７３（図１〜図５では図示せず）が形成されている。また、部分分離領域１１ｂ，タップ領域２１ｂ側の断面構造も左右対称な点を除き図６の構造と同様である。

このように、実施の形態１の第１の態様は、ゲート両端領域に部分分離領域１１ａ，１１ｂをそれぞれ形成し、部分分離領域１１ａ，１１ｂに対しゲート両端延長線上に隣接してタップ領域２１ａ，２１ｂをそれぞれ形成することにより、２つのタップ領域２１ａ，２１ｂからの固定電位付与によりボディ電位固定を安定性良く行うことができるという効果（ボディ固定効果）を奏する。

さらに、ゲート両端領域以外の活性領域１，２の周辺領域全てに完全分離領域１０を形成して素子分離している。一般に完全分離領域に必要な分離幅は部分分離領域に必要な分離幅より狭くすることができるため、活性領域１，２の周辺領域をすべて部分分離領域で形成する場合に比べ、集積度の向上を図ることができる効果（高集積化効果）を奏する。

加えて、ゲート両端領域以外の活性領域１，２の周辺領域の全てに完全分離領域１０を形成して分離することにより、活性領域１，２の周辺をすべて部分分離領域で形成する場合に比べ、部分分離領域下の半導体領域（図６のＰＴＩ下半導体領域５３ａに相当）と活性領域１，２によるＰＮ接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。

（第２の態様）
図２は実施の形態１の第２の態様を示す平面図である。同図に示すように、部分分離領域１１ｂのゲート他端延長線上に隣接してタップ領域を形成していない点が第１の態様と異なる。なお、他の構成は図１で示した第１の態様と同様であるため、説明は省略する。

このような構成の第２の態様は、タップ領域２１ａからの固定電位付与と、部分分離領域１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に充電（ＭＯＳトランジスタのオン状態時）とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第２の態様は、第１の態様と比較した場合、タップ領域２１ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２１ｂ除去に伴いタップ領域２１ｂと上部に形成される配線との間に生じる配線容量の低減を図ることができる分、低容量化効果は優る。

（第３の態様）
図３は実施の形態１の第３の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域１１ｂが形成されず、その代わりに完全分離領域１０が形成されている点が第２の態様と異なる。なお、他の構成は図２で示した第２の態様と同様であるため、説明は省略する。

このような構成の第３の態様は、タップ領域２１ａからの固定電位付与のみによってボディ電位固定動作を行う。

このような構成の第３の態様は、第２の態様と比較した場合、部分分離領域１１ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１１ｂに付随するＰＮ寄生容量の低減を図ることができる分、低容量化効果は優る。

（第４の態様）
図４は実施の形態１の第４の態様を示す平面図である。同図に示すように、タップ領域２１ａを形成していない点が第２の態様と異なる。なお、他の構成は図２で示した第２の態様と同様であるため、説明は省略する。

このような構成の第４の態様は、第２の態様の部分分離領域１１ｂと同様、部分分離領域１１ａ，１１ｂそれぞれ下のＰＴＩ下半導体領域に付随するＰＮ接合容量によってボディ電位固定動作を行う。

このような構成の第４の態様は、第２の態様と比較した場合、タップ領域２１ａを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２１ａに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域５３ａに高濃度な不純物を注入してダメージ領域（結晶欠陥領域）を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａ，１１ｂ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第５の態様）
図５は実施の形態１の第５の態様を示す平面図である。同図に示すように、部分分離領域１１ｂが形成されず、その代わりに完全分離領域１０が形成されている点が第４の態様と異なる。なお、他の構成は図４で示した第４の態様と同様であるため、説明は省略する。

このような構成の第５の態様は、部分分離領域１１ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。

このような構成の第５の態様は、第４の態様と比較した場合、部分分離領域１１ｂを有しない分、ボディ固定効果は劣り、部分分離領域１１ｂの形成予定領域にも完全分離領域１０を形成できるため高集積化効果は優る。また、部分分離領域１１ｂに付随するＰＮ接合寄生容量の低減を図ることができる分、低容量化効果は優る。

（その他）
上述した実施の形態１の第１の態様〜第５の態様において、タップ領域２１ａ，２１ｂにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量とＰＴＩ下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域（正確にはその下方のＰＴＩ下半導体領域）及びタップ領域の形成サイズを大きくする方が望ましい。また、第４の態様で述べたダメージ領域をタップ領域に形成することも望ましい。

＜実施の形態２＞
図７〜図１２は実施の形態２のＳＯＩ基板上に形成される、第１〜第６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。なお、実施の形態２はゲート電極を共有する２単位のＭＯＳトランジスタのレイアウト構成に着目している。

このように、実施の形態２ではゲート電極６を共有する分、実施の形態１に比べ高集積化を図ることができる。

（第１の態様）
図７は実施の形態２の第１の態様を示す平面図である。同図において、ソース領域４ａ，ドレイン領域５ａ間のボディ領域（その表面がチャネル領域，いずれも図示せず）上及びソース領域４ｂ，ドレイン領域５ｂ間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介して共通のゲート電極６（共有ゲート電極）が形成される。このゲート電極６の両端はソース領域４ａ，ドレイン領域５ａの形成領域（以下、活性領域４ａ，５ａ間のボディ領域を含めて単に「活性領域４ａ，５ａ」と略する場合あり）から平面視上方に突出するとともに、ソース領域４ｂ，ドレイン領域５ｂの形成領域（以下、活性領域４ｂ，５ｂ間のボディ領域を含めて単に「活性領域４ｂ，５ｂ」と略する場合あり）から平面視下方に突出している。そして、活性領域４ａ，５ａとゲート電極６により形成されるＭＯＳトランジスタＱ１を構成し、活性領域４ｂ，５ｂとゲート電極６とによりＭＯＳトランジスタＱ２を構成し、ＭＯＳトランジスタＱ１，Ｑ２はゲート電極６を共有している。

ゲート電極６のゲート一端領域及びゲート他端領域に部分分離領域１２ａ及び１２ｃが形成され、活性領域４ａ，５ａと活性領域４ｂ，５ｂとの間のゲート電極６の近傍領域に部分分離領域１２ｂが形成される。また、部分分離領域１２ａのゲート一端延長線上に隣接してタップ領域（ボディ固定用活性領域）２２ａが形成され、部分分離領域１２ｃのゲート他端延長線上に隣接してタップ領域２２ｂが形成される。

そして、部分分離領域１２ａ〜１２ｃ、タップ領域２２ａ，２２ｂ、活性領域４ａ，５ａ、活性領域４ｂ，５ｂの周辺領域は全て完全分離領域１０が形成される。

このように、実施の形態２の第１の態様は、ゲート両端領域に部分分離領域１２ａ，１２ｃ、ゲート中心近傍領域に部分分離領域１２ｂをそれぞれ形成し、ゲート両端延長線上にタップ領域２２ａ，２２ｂをそれぞれ形成することにより、タップ領域２２ａ，２２ｂからのＭＯＳトランジスタＱ１，Ｑ２のボディ領域への固定電位付与により、ボディ固定効果を奏する。

さらに、ゲート両端領域及びゲート中心近傍領域以外の活性領域４ａ，５ａ及び活性領域４ｂ，５ｂの周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１と同様、高集積化効果を奏する。

加えて、ゲート両端領域及びゲート中心近傍領域以外の活性領域４ａ，５ａ及び活性領域４ｂ，５ｂの周辺領域の全てに完全分離領域１０を形成して分離することにより、部分分離領域下の半導体領域と活性領域４ａ，５ａ及び活性領域４ｂ，５ｂによるＰＮ接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。

（第２の態様）
図８は実施の形態２の第２の態様を示す平面図である。同図に示すように、部分分離領域１２ｃに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第１の態様と異なる。なお、他の構成は図７で示した第１の態様と同様であるため、説明は省略する。

このような構成の第２の態様は、タップ領域２１ａからの固定電位付与（ＭＯＳトランジスタＱ１のボディ領域、及び部分分離領域１２ｂ下のＰＴＩ下半導体領域を介してＭＯＳトランジスタＱ２のボディ領域まで付与可能）と、部分分離領域１２ｃ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第２の態様は、第１の態様と比較した場合、タップ領域２２ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２２ｂ除去に伴いタップ領域２２ｂに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

（第３の態様）
図９は実施の形態２の第３の態様を示す平面図である。同図に示すように、部分分離領域１２ｃを形成せず、代わりに完全分離領域１０を形成している点が第２の態様と異なる。なお、他の構成は図８で示した第２の態様と同様であるため、説明は省略する。

このような構成の第３の態様は、タップ領域２１ａからの固定電位付与（ＭＯＳトランジスタＱ１のボディ領域、及び部分分離領域１２ｂ下のＰＴＩ下半導体領域を介してＭＯＳトランジスタＱ２のボディ領域まで付与可能）によってボディ電位固定動作を行うことになる。

このような構成の第３の態様は、第２の態様と比較した場合、部分分離領域１２ｃを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１２ｃ除去に伴いＰＮ寄生容量の低減を図ることができる分、低容量化効果は優る。

（第４の態様）
図１０は実施の形態２の第４の態様を示す平面図である。同図に示すように、部分分離領域１２ａに対しゲート一端延長線上に隣接してタップ領域を形成していない点が第２の態様と異なる。なお、他の構成は図８で示した第２の態様と同様であるため、説明は省略する。

このような構成の第４の態様は、部分分離領域１２ａ，１２ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってＭＯＳトランジスタＱ１のボディ電位固定動作が行われ、部分分離領域１２ｂ，１２ｃ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってＭＯＳトランジスタＱ２のボディ電位固定動作が行われることになる。

このような構成の第４の態様は、第２の態様と比較した場合、タップ領域２２ａを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２２ａ除去に伴いタップ領域２２ａに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

また、第４の態様において、実施の形態１の第４の態様と同様、部分分離領域１２ａ〜１２ｃ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１２ａ〜１２ｃ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域（結晶欠陥領域）を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１２ａ〜１２ｃ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第５の態様）
図１１は実施の形態２の第５の態様を示す平面図である。同図に示すように、部分分離領域１２ｃを形成せず、代わりに完全分離領域１０を形成する点が第４の態様と異なる。なお、他の構成は図１０で示した第４の態様と同様であるため、説明は省略する。

このような構成の第５の態様は、部分分離領域１２ａ，１２ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによって、ＭＯＳトランジスタＱ１，Ｑ２のボディ電位固定動作を行うことになる。

このような構成の第５の態様は、第４の態様と比較した場合、部分分離領域１２ｃを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１２ｃ除去に伴いＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第５の態様において、第４の態様と同様、部分分離領域１２ａ，１２ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１２ａ，１２ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１２ａ，１２ｂ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第６の態様）
図１２は実施の形態２の第６の態様を示す平面図である。同図に示すように、部分分離領域１２ａを形成せず、代わりに完全分離領域１０を形成している点が第５の態様と異なる。なお、他の構成は図１１で示した第５の態様と同様であるため、説明は省略する。

このような構成の第６の態様は、部分分離領域１２ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによって、ＭＯＳトランジスタＱ１，Ｑ２のボディ電位固定動作を行うことになる。

このような構成の第６の態様は、第５の態様と比較した場合、部分分離領域１２ａを有しない分、ボディ固定効果は劣り、部分分離領域１２ａの形成予定領域にも完全分離領域１０を形成できるため、高集積化効果は優る。また、部分分離領域１２ａ除去に伴いＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第６の態様において、第５の態様と同様、部分分離領域１２ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１２ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１２ｂ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（その他）
上述した実施の形態２の第１の態様〜第６の態様において、タップ領域２２ａ，２２ｂにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量とＰＴＩ下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域（正確にはその下方のＰＴＩ下半導体領域）及びタップ領域の形成面積を大きくする方が望ましい。また、第４〜第６の態様で述べたダメージ領域をタップ領域に形成することも望ましい。

＜実施の形態３＞
図１３〜図１７は実施の形態３のＳＯＩ基板上に形成される、第１〜第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。なお、実施の形態３は１単位のＭＯＳトランジスタのレイアウト構成に着目している。

（第１の態様）
図１３は実施の形態３の第１の態様を示す平面図である。同図において、ソース領域７，ドレイン領域８間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極３が形成される。このゲート電極３の両端はＮ型のソース領域７，ドレイン領域８の形成領域（以下、活性領域７，８間のボディ領域を含めて単に「活性領域７，８」と略する場合あり）から平面視突出している。

ゲート電極３のゲート一端領域及びゲート他端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａのゲート一端延長線上に隣接してタップ領域２１ａが形成され、部分分離領域１１ｂのゲート他端延長線上に隣接してタップ領域２１ｂが形成される。

加えて、ゲート電極３の中心部近傍領域において、ソース領域７の上層部の一部からゲート電極３下のボディ領域の上層部に一部にかかてＰ型のソースタイ領域（電極領域形成活性領域）９が形成されている。

そして、部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域７，８の周辺領域は全て完全分離領域１０が形成される。

このような構造の実施の形態３の第１の態様は、２つのタップ領域２１ａ，２１ｂからの固定電位付与に加えて、さらに、ソースタイ領域９からの固定電位付与が加わるため、実施の形態１の第１の態様以上のボディ固定効果を奏する。例えば、ゲート電極３のゲート幅が比較的広い場合、ゲート両端延長線上にあるタップ領域２１ａ，２１ｂからの固定電位付与のみでは、ゲート中心部近傍領域のボディ領域の電位固定が不安定になる懸念があるが、ゲート電極３の中心部近傍に形成されるソースタイ領域９によって固定電位付与されるため、そのような懸念を確実に回避することができる。

さらに、ゲート両端領域以外の活性領域７，８の周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１の第１の態様と同様、高集積化効果を奏する。

加えて、ゲート両端領域以外の活性領域７，８の周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１の第１の態様と同様、低容量化効果を図ることができる効果も奏する。

（第２の態様）
図１４は実施の形態３の第２の態様を示す平面図である。同図に示すように、部分分離領域１１ｂに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第１の態様と異なる。なお、他の構成は図１３で示した第１の態様と同様であるため、説明は省略する。

このような構成の第２の態様は、タップ領域２１ａからの固定電位付与、ソースタイ領域９からの固定電位付与、及び部分分離領域１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

（第３の態様）
図１５は実施の形態３の第３の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域１１ｂを形成せず、代わりに完全分離領域１０を形成している点が第２の態様と異なる。なお、他の構成は図１４で示した第２の態様と同様であるため、説明は省略する。

このような構成の第３の態様は、タップ領域２１ａからの固定電位付与及びソースタイ領域９からの固定電位付与によるボディ電位固定動作を行う。

（第４の態様）
図１６は実施の形態３の第４の態様を示す平面図である。同図に示すように、タップ領域２１ａを形成していない点が第２の態様と異なる。なお、他の構成は図１４で示した第２の態様と同様であるため、説明は省略する。

このような構成の第４の態様は、ソースタイ領域９からの固定電位付与と、部分分離領域１１ａ，１１ｂそれぞれの下方のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。

部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａ，１１ｂ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第５の態様）
図１７は実施の形態３の第５の態様を示す平面図である。同図に示すように、部分分離領域１１ｂを形成せず、代わりに完全分離領域１０を形成している点が第４の態様と異なる。なお、他の構成は図１６で示した第４の態様と同様であるため、説明は省略する。

このような構成の第５の態様は、ソースタイ領域９からの固定電位付与と、部分分離領域１１ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。

このような構成の第５の態様は、第４の態様と比較した場合、部分分離領域１１ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１１ａに付随するＰＮ接合寄生容量の低減を図ることができる分、低容量化効果は優る。

部分分離領域１１ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａ（正確にはその下方のＰＴＩ下半導体領域）の形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（その他）
上述した実施の形態３の第１の態様〜第５の態様において、タップ領域２１ａ，２１ｂにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量とＰＴＩ下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域（正確にはその下方のＰＴＩ下半導体領域）及びタップ領域の形成サイズを大きくする方が望ましい。また、第４，第５の態様で述べたダメージ領域をタップ領域に形成することも望ましい。

また、実施の形態１〜実施の形態３における部分分離領域１１ａ，１１ｂ（１２ａ〜１２ｃ）それぞれの形成幅（ソース・ドレイン形成方向（図中横方向）の長さ）は、ゲート電極３（６）のゲート長に、(露光重ね合わせずれ＋プロセスばらつき)を加えて長さに設定することが望ましい。

例えば、部分分離領域の形成幅は、「ゲート長＋(片側0.05um=0.1um＝(露光重ね合わせずれ＋プロセスばらつき)) (min=0.2um)」程度を考えられる。

また、タップ領域において、その形成幅（ソース・ドレイン形成方向の長さ）は、部分分離領域の形成幅と同程度か大きい方が効果的であるが、コンタクトがとれるサイズであれば小さくてもよい。

また、タップ領域のその形成長（ゲート電極形成方向の長さ，図中縦方向の長さ）は、コンタクトホールが形成可能なサイズ以上が望ましい。

＜実施の形態４＞
図１８〜図３３は実施の形態４のＳＯＩ基板上に形成される、第１〜第１６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。なお、実施の形態４はソース領域を共有する２単位のＭＯＳトランジスタのレイアウト構成に着目している。

このように、実施の形態４ではソース領域３１を共有する分、実施の形態１に比べ高集積化を図ることができる。

（第１の態様）
図１８は実施の形態４の第１の態様を示す平面図である。同図において、ソース領域３１，ドレイン領域３２ａ間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極３３ａが形成され、ソース領域３１，ドレイン領域３２ｂ間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極３３ｂが形成される。ゲート電極３３ａ，３３ｂそれぞれの両端はソース領域３１，ドレイン領域３２ａ，３２ｂの形成領域（以下、ソース領域３１，ドレイン領域３２ａ間及びソース領域３１，ドレイン領域３２ｂ間の２つのボディ領域を含めて単に「（共有）活性領域３１，３２ａ，３２ｂ」と略する場合あり）から平面視両端に突出している。そして、活性領域３１，３２ａとゲート電極３３ａによりＭＯＳトランジスタＱ３を構成し、活性領域３１，３２ｂとゲート電極３３ｂとによりＭＯＳトランジスタＱ４を構成し、ＭＯＳトランジスタＱ３，Ｑ４はソース領域３１を共有している。

ゲート電極３３ａ，３３ｂそれぞれのゲート一端領域及びその間の領域にＭＯＳトランジスタＱ３，Ｑ４共有の部分分離領域１３ａが形成され、ゲート電極３３ａ，３３ｂそれぞれのゲート他端領域及びその間の領域にＭＯＳトランジスタＱ３，Ｑ４共有の部分分離領域１３ｂが形成される。また、部分分離領域１３ａのゲート一端延長線上に隣接してタップ領域２３ａが形成され、部分分離領域１３ｂのゲート他端延長線上に隣接してタップ領域２３ｂが形成される。

そして、部分分離領域１３ａ，１３ｂ、タップ領域２３ａ，２３ｂ、（共有）活性領域３１，３２ａ，３２ｂの周辺領域は全て完全分離領域１０が形成される。

このように、実施の形態４の第１の態様は、ゲート電極３３ａ，３３ｂ共有のゲート両端領域に部分分離領域１３ａ，１３ｂを形成し、ゲート両端延長線上にタップ領域２３ａ，２３ｂをそれぞれ形成することにより、２つのタップ領域２３ａ，２３ｂからのＭＯＳトランジスタＱ３，Ｑ４のボディ領域への共通の固定電位付与により、実施の形態１と同様、ボディ固定効果を奏する。

加えて、部分分離領域１３ａ，１３ｂをＭＯＳトランジスタＱ３，Ｑ４間で共有させ、ゲート一端領域側のゲート電極３３ａ，３３ｂ間の領域にも形成することにより一体化して形成している。したがって、部分分離領域１３ａ，１３ｂの下方のＰＴＩ下半導体領域もＭＯＳトランジスタＱ３，Ｑ４間で共有されることにより、その形成面積も広くできる分、タップ領域２３ａ，２３ｂからの電位設定用の電流経路を広くとることができ、より安定性良く、ボディ電位固定を行うことができる効果を奏する。

さらに、タップ領域２３ａ，２３ｂをＭＯＳトランジスタＱ３，Ｑ４間で共用させ共有タップ領域として一体形成することにより、ボディ電位固定用のパッドを安定性良く設けることができる効果を奏する。

さらに、ゲート両端領域以外の活性領域３１，３２ａ，３２ｂの周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１と同様、高集積化効果を奏する。

加えて、ゲート両端領域以外の活性領域３１，３２ａ，３２ｂの周辺領域の全てに完全分離領域１０を形成して分離することにより、部分分離領域下の半導体領域と活性領域３１，３２ａ，３２ｂによるＰＮ接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。

（第２の態様）
図１９は実施の形態４の第２の態様を示す平面図である。同図に示すように、部分分離領域１３ａに代えて部分分離領域１４ａ，１５ａを用い、部分分離領域１３ｂに代えて部分分離領域１４ｂ，１５ｂを用い、部分分離領域１４ａ，１５ａ間及び部分分離領域１４ｂ，１５ｂ間に完全分離領域１０を形成した点が第１の態様と異なる。

すなわち、ゲート電極３３ａのゲート両端領域に部分分離領域１４ａ，１４ｂが形成され、ゲート電極３３ｂのゲート両端領域に部分分離領域１５ａ，１５ｂ形成され、部分分離領域１４ａ，１５ａは互いに独立して分離形成され、部分分離領域１５ａ，１５ｂは互いに独立して分離形成される。

上述したように、部分分離領域１４ａ，１５ａ間及び部分分離領域１４ｂ，１５ｂ間にそれぞれ完全分離領域１０が形成されているため、部分分離領域１４ａ，１５ａ下ＰＴＩ下半導体領域は完全分離領域１０よってって互いに分離され、部分分離領域１４ｂ，１５ｂ下ＰＴＩ下半導体領域は完全分離領域１０よって互いに分離される。なお、他の構成は図１８で示した第１の態様と同様であるため、説明は省略する。

このような構成の第２の態様は、第１の態様と同様、タップ領域２３ａ，２３ｂからの固定電位付与によってボディ電位固定動作を行うことになる。

このような構成の第２の態様は、第１の態様と比較した場合、部分分離領域１４ａ，１５ａ及び部分分離領域１４ｂ，１５ｂをそれぞれ独立に形成した関係で、部分分離領域１３ａ，１３ｂに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴い、下方のＰＴＩ下半導体領域の寄生面積も減少し、ＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

（第３の態様）
図２０は実施の形態４の第３の態様を示す平面図である。同図に示すように、タップ領域２３ａに代えてタップ領域２４ａ，２５ａを用い、タップ領域２３ｂに代えてタップ領域２４ｂ，２５ｂを用いた点が異なる。

すなわち、部分分離領域１４ａ，１５ａのゲート一端延長線上にタップ領域２４ａ，２５ａが隣接形成され、部分分離領域１４ｂ，１５ｂのゲート他端延長線上にタップ領域２４ｂ，２５ｂが隣接形成され、タップ領域２４ａ，２５ａは互いに独立して形成され、タップ領域２４ｂ，２５ｂは互いに独立して形成される。なお、タップ領域２４ａ，２５ａの独立は電気的に独立を意味する場合もある。また、他の構成は図１８で示した第１の態様と同様であるため、説明は省略する。

このような構成の第３の態様は、ＭＯＳトランジスタＱ３においては、タップ領域２４ａ，２４ｂからの固定電位付与によってボディ電位固定動作が行われ、ＭＯＳトランジスタＱ３においては、タップ領域２５ａ，２５ｂからの固定電位付与によってボディ電位固定動作が行われることになる。

このような構成の第３の態様は、第２の態様と比較した場合、タップ領域２４ａ，２５ａ及びタップ領域２４ｂ，２５ｂをそれぞれ独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、タップ領域の全体面積減少に伴う配線容量の低減を図ることができる分、低容量化効果は優る。

一方、タップ領域２４ａ，２５ａ及びタップ領域２４ｂ，２５ｂをそれぞれ独立に形成することにより、ＭＯＳトランジスタＱ３，Ｑ４のボディ電位固定を独立制御できる効果を奏する。

（第４の態様）
図２１は実施の形態４の第４の態様を示す平面図である。同図に示すように、部分分離領域１３ａに対しゲート一端延長線上にタップ領域を形成していない点が第１の態様と異なる。なお、他の構成は図１８で示した第１の態様と同様であるため、説明は省略する。

このような構成の第４の態様は、タップ領域２３ｂからの固定電位付与と、部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第４の態様は、第１の態様と比較した場合、タップ領域２３ａを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２３ａ除去に伴いタップ領域２３ａに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

さらに、第４の態様はタップ領域２３ａを有しない構造を呈するため、一般に中央にタップ領域が設けにくいＣＭＯＳ構成のトランジスタ用に適している。

また、第４の態様において、部分分離領域１３ａ下のＰＴＩ下半導体領域５３に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域（結晶欠陥領域）を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第５の態様）
図２２は実施の形態４の第５の態様を示す平面図である。同図に示すように、部分分離領域１３ａがＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ａ，１５ａに置き換わっている点が第４の態様と異なる。なお、他の構成は図２１で示した第４の態様と同様であるため、説明は省略する。

このような構成の第５の態様は、タップ領域２３ｂからの固定電位付与と、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第５の態様は、第４の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第５の態様において、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１４ａ，１５ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第６の態様）
図２３は実施の形態４の第６の態様を示す平面図である。同図に示すように、部分分離領域１３ａが除去され、代わりに完全分離領域１０を形成している点が第４の態様と異なる。なお、他の構成は図２１で示した第４の態様と同様であるため、説明は省略する。

このような構成の第６の態様は、タップ領域２３ｂからの固定電位付与にのみによってボディ電位固定動作を行うことになる。

このような構成の第６の態様は、第４の態様と比較した場合、部分分離領域１３ａを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１３ａの除去に伴い部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

（第７の態様）
図２４は実施の形態４の第７の態様を示す平面図である。同図に示すように、部分分離領域１３ｂ及びタップ領域２３ｂがそれぞれＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ｂ，１５ｂ及びタップ領域２４ｂ，２５ｂに置き換わっている点が第４の態様と異なる。なお、他の構成は図２１で示した第４の態様と同様であるため、説明は省略する。

このような構成の第７の態様は、タップ領域２４ｂ，２５ｂからの固定電位付与と、部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第７の態様は、第４の態様と比較した場合、タップ領域２４ｂ，２５ｂを独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、ゲート他端領域側の部分分離領域及びタップ領域の全体面積減少に伴うＰＮ接合容量及び配線容量の低減を図ることができる分、低容量化効果は優る。

また、第７の態様において、部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第８の態様）
図２５は実施の形態４の第８の態様を示す平面図である。同図に示すように、部分分離領域１３ａがＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ａ，１５ａに置き換わっている点が第７の態様と異なる。なお、他の構成は図２４で示した第７の態様と同様であるため、説明は省略する。

このような構成の第８の態様は、タップ領域２４ｂ，２５ｂからの固定電位付与と、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってＭＯＳトランジスタＱ３，Ｑ４それぞれのボディ電位固定動作を行うことになる。

このような構成の第８の態様は、第７の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第８の態様において、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１４ａ，１５ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第９の態様）
図２６は実施の形態４の第９の態様を示す平面図である。同図に示すように、部分分離領域１３ｂに代えて部分分離領域１４ｂ，１５ｂを用いた点が第４の態様と異なる。

すなわち、ゲート電極３３ａのゲート他端領域に部分分離領域１４ｂが形成され、ゲート電極３３ｂのゲート他端領域に部分分離領域１５ｂ形成され、部分分離領域１５ａ，１５ｂは互いに独立して分離形成される。なお、他の構成は図２１で示した第４の態様と同様であるため、説明は省略する。

このような構成の第９の態様は、タップ領域２３ｂからの固定電位付与、及び部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第９の態様は、第４の態様と比較した場合、部分分離領域１４ｂ，１５ｂを独立に形成した関係で、部分分離領域１３ｂに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴うＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第９の態様において、部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１０の態様）
図２７は実施の形態４の第１０の態様を示す平面図である。同図に示すように、部分分離領域１３ａが除去され、代わりに完全分離領域１０を形成している点が第７の態様と異なる。なお、他の構成は図２４で示した第７の態様と同様であるため、説明は省略する。

このような構成の第１０の態様は、タップ領域２４ｂ，２５ｂからの固定電位付与にのみによって、ＭＯＳトランジスタＱ３，Ｑ４それぞれのボディ電位固定の独立制御動作を行うことになる。

このような構成の第１０の態様は、第７の態様と比較した場合、部分分離領域１３ａを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１３ａの除去に伴い部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

（第１１の態様）
図２８は実施の形態４の第１１の態様を示す平面図である。同図に示すように、部分分離領域１３ｂに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第４の態様と異なる。なお、他の構成は図２１で示した第４の態様と同様であるため、説明は省略する。

このような構成の第１１の態様は、部分分離領域１３ａ，１３ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第１１の態様は、第４の態様と比較した場合、タップ領域２３ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域２３ｂ除去に伴いタップ領域２３ｂに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

また、第１１の態様において、部分分離領域１３ａ，１３ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ａ，１３ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ａ，１３ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１２の態様）
図２９は実施の形態４の第１２の態様を示す平面図である。同図に示すように、部分分離領域１３ｂがＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ｂ，１５ｂに置き換わっている点が第１１の態様と異なる。なお、他の構成は図２８で示した第１１の態様と同様であるため、説明は省略する。

このような構成の第１２の態様は、部分分離領域１３ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第１２の態様は、第１１の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第１２の態様において、部分分離領域１３ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ａ及び部分分離領域１４ｂ，１５ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１３の態様）
図３０は実施の形態４の第１３の態様を示す平面図である。同図に示すように、部分分離領域１３ａがＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ａ，１５ａに置き換わっている点が第１２の態様と異なる。なお、他の構成は図２９で示した第１２の態様と同様であるため、説明は省略する。

このような構成の第１３の態様は、部分分離領域１４ａ，１５ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによって、ＭＯＳトランジスタＱ３，Ｑ４それぞれのボディ電位固定動作を行うことになる。

このような構成の第１３の態様は、第１２の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域１４ａ，１５ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第１３の態様において、部分分離領域１４ａ，１５ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１４ａ，１５ａ及び部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１４ａ，１５ａ及び部分分離領域１４ｂ，１５ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１４の態様）
図３１は実施の形態４の第１４の態様を示す平面図である。同図に示すように、部分分離領域１３ａが除去され、代わりに完全分離領域１０を形成している点が第１１の態様と異なる。なお、他の構成は図２８で示した第１１の態様と同様であるため、説明は省略する。

このような構成の第１４の態様は、部分分離領域１３ｂ下のＰＴＩ下半導体領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。

このような構成の第１４の態様は、第１１の態様と比較した場合、部分分離領域１３ａを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１３ａの除去に伴い部分分離領域１３ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第１４の態様において、部分分離領域１３ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１３ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１３ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１５の態様）
図３２は実施の形態４の第１５の態様を示す平面図である。同図に示すように、部分分離領域１３ｂがＭＯＳトランジスタＱ３，Ｑ４用に分離された部分分離領域１４ｂ，１５ｂに置き換わっている点が第１４の態様と異なる。なお、他の構成は図３１で示した第１４の態様と同様であるため、説明は省略する。

このような構成の第１５の態様は、部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによって、ＭＯＳトランジスタＱ３，Ｑ４それぞれのボディ電位固定動作を行うことになる。

このような構成の第１５の態様は、第１４の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量の低減を図ることができる分、低容量化効果は優る。

また、第１５の態様において、部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１４ｂ，１５ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１４ｂ，１５ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第１６の態様（実施の形態２との組合せ））
図３３は実施の形態４の第１６の態様を示す平面図である。同図に示すように、ＭＯＳトランジスタＱ３及びＭＯＳトランジスタＱ４ａ側の構成は、ゲート電極３３ａ，３３ｂがゲート電極３３ｃによって共通化された点、タップ領域２５ｂがＭＯＳトランジスタＱ４ｂを設ける関係で省略された点を除き、第１０の態様と同様である。

一方、ＭＯＳトランジスタＱ４ｂ側の構成は、図２で示した実施の形態１の第２の態様の構成と同様である。

このように、他の実施の形態と組み合わせたレイアウト構成も当然のことながら考えられる。

（その他）
上述した実施の形態４の第１の態様〜第１６の態様において、タップ領域２３ａ，２３ｂ（タップ領域２４ａ，２４ｂ，タップ領域２５ａ，２５ｂ）にコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量とＰＴＩ下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成面積を大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。

また、実施の形態４における部分分離領域１３ａ，１３ｂそれぞれの形成幅（ソース・ドレイン形成方向（図中横方向）の長さ）は、最も外側のゲート間距離（実施の形態４ではゲート電極は２本示しているのみであるため、｛ゲート電極３３ａ，３３ｂ間の距離）＋最も外側のゲート長×2（実施の形態４ではゲート電極３３ａ，３３ｂそれぞれのゲート長の和）＋(露光重ね合わせずれ＋プロセスばらつき)を加えて長さに設定することが望ましい。

例えば、部分分離領域の形成幅は、「最も外側のゲート間距離＋最も外側のゲート長×2＋(片側0.05um=0.1um＝(露光重ね合わせずれ＋プロセスばらつき)) 」となる。

＜実施の形態５＞
図３４〜図４１は実施の形態５のＳＯＩ基板上に形成される、第１〜第８の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。なお、実施の形態５は１単位のＭＯＳトランジスタのレイアウト構成に着目している。

（第１の態様）
図３４は実施の形態５の第１の態様を示す平面図である。同図において、Ｎ型のソース領域７，Ｎ型のドレイン領域２間のボディ領域（その表面がチャネル領域，いずれも図示せず）上にゲート酸化膜（図示せず）を介してゲート電極３が形成される。このゲート電極３の両端はソース領域７，ドレイン領域８の形成領域（以下、活性領域７，８間のボディ領域を含めて単に「活性領域７，８」と略する場合あり）から平面視突出している。

ゲート電極３のゲート一端領域及びゲート他端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａのゲート一端延長線上に隣接してタップ領域（ボディ固定用活性領域）２１ａが形成される。

さらに、ゲート他端領域近傍のソース領域７の上層部の一部からボディ領域の上層部の一部にかけてＰ型のソースタイ領域９ａが形成されている。

そして、部分分離領域１１ａ，１１ｂ、タップ領域２１ａ及び活性領域７，８の周辺領域は全て完全分離領域１０が形成される。

このような構成の実施の形態５の第１の態様は、ゲート両端領域に部分分離領域１１ａ，１１ｂをそれぞれ形成し、ゲート一端延長線上にタップ領域２１ａを形成し、ゲート他端領域近傍にソースタイ領域９ａを形成することにより、タップ領域２１ａからの固定電位付与と、ソースタイ領域９ａとからの固定電位付与と、部分分離領域１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ固定効果を発揮することができる。

このように、実施の形態５の第１の態様は、ゲート他端領域は部分分離領域１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とに加え、ソースタイ領域９ａからの固定電位付与がボディ電位固定に寄与するため、特にゲート他端領域側において、図２で示した実施の形態１の第２の態様以上にボディ電位固定効果を発揮することができる。

さらに、ゲート両端領域以外の活性領域７，８の周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１の第２の態様と同様、高集積化効果を発揮することができる。

加えて、ゲート両端領域以外の活性領域７，８の周辺領域の全てに完全分離領域１０を形成して分離することにより、実施の形態１の第２の態様と同様、低容量化効果を図ることができる効果も奏する。

（第２の態様）
図３５は実施の形態５の第２の態様を示す平面図である。同図において、ゲート電極３中心近傍のソース領域７の上層部の一部からゲート電極３下の上層部のボディ領域の一部にかかてＰ型のソースタイ領域９ｂがさらに形成されている。なお、他の構成は図３４で示した第１の態様と同様であるため、説明を省略する。

このような構成の第２の態様は、第１の態様と比較した場合、ソースタイ領域９ｂを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。

（第３の態様）
図３６は実施の形態５の第３の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域１１ｂを形成せず、代わりに完全分離領域１０を形成している点が第１の態様と異なる。なお、他の構成は図３４で示した第１の態様と同様であるため、説明は省略する。

このような構成の第３の態様は、タップ領域２１ａからの固定電位付与とソースタイ領域９ａからの固定電位付与とによりボディ電位固定動作を行う。

このような構成の第３の態様は、第１の態様と比較した場合、部分分離領域１１ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１１ｂに付随するＰＮ寄生容量の低減を図ることができる分、低容量化効果は優る。

（第４の態様）
図３７は実施の形態５の第４の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域１１ｂを形成せず、代わりに完全分離領域１０を形成している点が第２の態様と異なる。なお、他の構成は図３５で示した第２の態様と同様であるため、説明は省略する。

このような構成の第４の態様は、タップ領域２１ａからの固定電位付与とソースタイ領域９ａ，９ｂからの固定電位付与とによりボディ電位固定動作を行う。

このような構成の第４の態様は、第２の態様と比較した場合、部分分離領域１１ｂを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域１１ｂに付随するＰＮ寄生容量の低減を図ることができる分、低容量化効果は優る。

（第５の態様）
図３８は実施の形態５の第５の態様を示す平面図である。同図に示すように、タップ領域２１ａを形成していない点、新たにＰ型のソースタイ領域９ｃを形成した点が第１の態様と異なる。ソースタイ領域９ｃはゲート一端領域近傍のソース領域７の上層部の一部からボディ領域の上層部の一部にかけて形成される。なお、他の構成は図３４で示した第１の態様と同様であるため、説明は省略する。

このような構成の第５の態様は、ソースタイ領域９ａ，９ｃからの固定電位付与と、部分分離領域１１ａ，１１ｂそれぞれ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。

このような構成の第５の態様は、第１の態様と比較した場合、タップ領域２１ａを有しない点においてボディ固定効果は劣り高集積化効果は優る。一方、ソースタイ領域９ｃを有する点においてボディ固定効果は優る。また、タップ領域２１ａに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ，１１ｂに高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａ，１１ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第６の態様）
図３９は実施の形態５の第６の態様を示す平面図である。同図において、ゲート電極３中心近傍のソース領域７の上層部の一部からゲート電極３下のボディ領域の上層部の一部にかかてＰ型のソースタイ領域９ｂがさらに形成されている。なお、他の構成は図３８で示した第５の態様と同様であるため、説明を省略する。

このような構成の第６の態様は、第５の態様と比較した場合、ソースタイ領域９ｂを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。

また、部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ，１１ｂ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａ，１１ｂの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第７の態様）
図４０は実施の形態５の第７の態様を示す平面図である。同図に示すように、タップ領域２１ａを形成していない点が第３の態様と異なる。なお、他の構成は図３６で示した第３の態様と同様であるため、説明は省略する。

このような構成の第７の態様は、ソースタイ領域９ａからの固定電位付与と、部分分離領域１１ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。

このような構成の第７の態様は、第３の態様と比較した場合、タップ領域２１ａを有しない点においてボディ固定効果は劣り高集積化効果は優る。また、タップ領域２１ａに付随する配線容量の低減を図ることができる分、低容量化効果は優る。

また、部分分離領域１１ａ下のＰＴＩ下半導体領域に付随するＰＮ接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域１１ａ下のＰＴＩ下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域１１ａの形成面積を大きくしてＰＮ接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。

（第８の態様）
図４１は実施の形態５の第８の態様を示す平面図である。同図において、ゲート電極３中心近傍のソース領域７の上層部の一部からゲート電極３下のボディ領域の上層部の一部にかかてＰ型のソースタイ領域９ｂがさらに形成されている。なお、他の構成は図４０で示した第７の態様と同様であるため、説明を省略する。

このような構成の第８の態様は、第７の態様と比較した場合、ソースタイ領域９ｂを有する分、ボディ固定効果は優り、安定したデバイス特性が得られる。

（その他）
上述した実施の形態５の第１〜第８の態様において、タップ領域２１ａ，２１ｂにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のＰＴＩ下半導体領域に付随するＰＮ接合容量とＰＴＩ下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成サイズを大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。

実施の形態５ではＮＭＯＳトランジスタを例に挙げて説明したが、ＰＭＯＳトランジスタでは供給電流量が小さくインパクトイオン化がＮＭＯＳトランジスタに比べて発生しにくい性質を有しているため、ソースタイ領域を配置する間隔を大きくすることができる。

また、実施の形態５における部分分離領域１１ａ，１１ｂそれぞれの形成幅（ソース・ドレイン形成方向（図中横方向）の長さ）は、ゲート電極３のゲート長に、(露光重ね合わせずれ＋プロセスばらつき)を加えて長さに設定することが望ましい。

例えば、部分分離領域の形成幅は、「ゲート長＋(片側0.05um=0.1um＝(露光重ね合わせずれ＋プロセスばらつき)) 」(min=0.2um)となる。

＜ダメージ領域形成工程＞
（第１の態様）
図４２〜図５２は実施の形態１の第４及び第５の態様等で示した、ＰＴＩ下半導体領域へのダメージ領域形成工程の第１の態様を示す断面図である。以下、これらの図を参照しつつ、第１の態様の製造方法を説明する。なお、図４１〜図４９で示す断面は図５のＢ−Ｂ断面に相当し、図５０〜図５２で示す断面は図５のＣ−Ｃ断面（２つのＭＯＳトランジスタ分）に相当する。

図４２に示すように、シリコン支持基板５１上に膜厚が10nm〜1000nmの埋込絶縁膜５２を形成し、埋込絶縁膜５２上に膜厚が30nm〜200nmのＳＯＩ層５３を形成する。これらシリコン支持基板５１、埋込絶縁膜５２及びＳＯＩ層５３によってＳＯＩ基板が構成される。そして、ＳＯＩ層５３上に膜厚が1〜100nmのシリコン酸化膜５４、膜厚が10nm〜1000nmのシリコン窒化膜５５を順次成膜する。

次に、図４３に示すように、全面にレジスト膜を塗布し、写真製版技術（フォトリソグラフィー）によりパターニングしてトレンチ形成用のレジストパターン５６を形成する。

そして、図４４に示すように、トレンチ形成用のレジストパターン５６をマスクとしてシリコン窒化膜５５、シリコン酸化膜５４、及びＳＯＩ層５３に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはＳＯＩ層５３の一部が残るように行う。さらにトレンチ内壁の酸化（膜厚：5nmから50nm）処理を行い、残存したＳＯＩ層５３の表面及び側面にシリコン酸化膜５７を形成する。なお、このシリコン酸化膜５７は必ずしも形成する必要はない。

続いて、図４５に示すように、写真製版技術により完全分離領域（FTI）形成用のレジストパターン５８を形成する。そのあと、レジストパターン５８をマスクとしてレンチ開口部のシリコンシリコン酸化膜５７及びＳＯＩ層５３に対するエッチングを行い、ＦＴＩトレンチ３８（図４６参照）を形成する。

次に、図４６に示すように、シリコン窒化膜５５の側面から、部分分離領域形成予定領域（PTI部）方向へ幅ｄ１以上を覆うようにパターニングされたレジストパターン５９を形成し、レジストパターン５９をマスクとしてダメージ形成用不純物６０を打ち込み、ＳＯＩ層５３の一部に結晶欠陥６１を形成する。

なお、ダメージ形成用不純物６０としては同時にＮウェル領域を形成する場合は、シリコン（Si）,アルゴン（Ar）,窒素（N）,ヒ素（As）等が考えられ、Ｐウェル領域を形成する場合は、インジウム（In）が考えられる。その濃度はおよそ1e13/cm²〜1e16/cm²程度である。このとき上記した幅ｄ１は「ｄ１＞Ｘｄmax（最大空乏幅）」を満たすものとする。

以下、この点を詳述する。図５３は空乏層幅Ｘｄを模式的に示す説明図である。図５３は図５のＢ−Ｂ断面に相当する。同図に示すように、ドレイン領域２と部分分離領域１１ａ下のＰＴＩ下半導体領域５３ａとが隣接する箇所が存在する。

ドレイン領域２は比較的高濃度（１０²⁰ｃｍ^-3オーダー）で形成されるのに対し、ＰＴＩ下半導体領域５３ａは比較的低濃度（１０¹⁸ｃｍ^-3オーダー）で形成されるため、ドレイン領域２からＰＴＩ下半導体領域５３ａ側に空乏層３７が延びる。空乏層３７の空乏層幅Ｘｄはドレイン領域２の不純物濃度、印加電圧等により決定する。例えば、上記したドレイン領域２の不純物濃度で、１．２Ｖ程度のドレイン電圧を印加すると、空乏層幅Ｘｄは約５４ｎｍ程度となることが導き出される。空乏層幅Ｘｄは導出するための計算式は既知であり、例えば、”S.M.ジィー著、「半導体デバイス」，第１４版，産業図書，平成１３年３月１６日ｐ．７２−７９”に開示されている。

このように、既知の計算式により最大空乏層幅Ｘｄmaxを予め求めることにより、レジストパターン５９の幅ｄ１を予め決定することにより、空乏領域にダメージを与えることによりリークが生じるのを確実に回避することができる。

図４７に戻って、同図に示すように、シリコン酸化膜６２による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜６２対しＣＭＰ処理を行い、シリコン酸化膜６２を平坦化する。この際、シリコン窒化膜５５を研磨ストッパーに用いることにより高精度な平坦化を実現できる。

そして、図４８に示すように、分離酸化膜厚を調整するためにシリコン酸化膜６２を任意の膜厚までさらにエッチングした後、シリコン窒化膜５５およびシリコン酸化膜５４を除去する。その結果、残存したシリコン酸化膜６２において、埋込絶縁膜５２に到達した完全分離領域６２ｆと下層にＰＴＩ下半導体領域５３ａが残存した部分分離領域６２ｐとが完成する。

次に、図４９に示すように、ＳＯＩ層５３上にシリコン酸化膜６３（ゲート絶縁膜）を形成し、ポリシリコン層６４を成膜しフォトリソグラフィーによりパターニングすることでゲート電極３（図５０参照）を形成する。

その後、図５０に示すように、ゲート電極３の側面にシリコン酸化膜スペーサ１2を形成した後、導電型が異なる不純物イオン７２を２回注入し、エクステンション領域及びポケット領域７６を形成する。なお、図５０では図４８，図４９で示した完全分離領域６２ｆを完全分離領域１０として示している。

次に、図５１に示すように、シリコン酸化膜スペーサ７１の側面にサイドウォール７３を形成し、ソース・ドレイン領域形成用の不純物を注入し、ソース領域１及びドレイン領域２を形成する。そして、アニールを行った後、ソース領域１及びドレイン領域２上に金属シリサイド領域７５、ゲート電極３上に金属シリサイド領域７４を形成する。

そして、図５２に示すように、全面にシリコン窒化膜７９および層間絶縁膜８０を形成した後、ＣＭＰ処理により層間絶縁膜８０を平坦化する。フォトリソグラフィーによりエッチング用レジストパターンを形成し、エッチングによるソース領域１，ドレイン領域２上にコンタクトホール形成後、金属による埋め込みを行い金属プラグ８１を形成する。そして、アルミ（Al）や銅（Cu）などの金属配線８２を金属プラグ８１に電気的に接続させて形成する。

（第２の態様）
図５４〜図６２はダメージ領域形成工程の第２の態様を示す断面図である。以下、これらの図を参照しつつ、第２の態様の製造方法を説明する。なお、図５４〜図６２で示す断面は図５のＢ−Ｂ断面に相当する。

図５４に示すように、シリコン支持基板５１上に膜厚が10nm〜1000nmの埋込絶縁膜５２を形成し、埋込絶縁膜５２上に膜厚が30nm〜200nmのＳＯＩ層５３を形成する。これらシリコン支持基板５１、埋込絶縁膜５２及びＳＯＩ層５３によってＳＯＩ基板が構成される。そして、ＳＯＩ層５３上に膜厚が1〜100nmのシリコン酸化膜５４、膜厚が10nm〜1000nmのシリコン窒化膜５５を順次成膜する。

次に、図５５に示すように、全面にレジスト膜を塗布し、写真製版技術によりパターニングしてトレンチ形成用のレジストパターン５６を形成する。

そして、図５６に示すように、トレンチ形成用のレジストパターン５６をマスクとしてシリコン窒化膜５５、シリコン酸化膜５４、及びＳＯＩ層５３に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはＳＯＩ層５３の一部が残るように行う。さらにトレンチ内壁の酸化（膜厚：5nmから50nm）処理を行い、残存したＳＯＩ層５３の表面及び側面にシリコン酸化膜５７を形成する。なお、このシリコン酸化膜５７は必ずしも形成する必要はない。

続いて、図５７に示すように、写真製版技術により完全分離領域（FTI）形成用のレジストパターン５８を形成する。そのあと、レジストパターン５８をマスクとしてレンチ開口部のシリコンシリコン酸化膜５７及びＳＯＩ層５３に対するエッチングを行い、ＦＴＩトレンチ３８（図５８参照）を形成する。

その後、図５８に示すように、シリコン酸化膜６５を膜厚ｄ１で均一（コンフォーマル）に成膜する。このとき膜厚ｄ１＞最大空乏層幅Ｘｄmaxを満たすものとする。

次に、図５９に示すように、シリコン酸化膜６５に対する異方性ドライエッチング（エッチバック）によりシリコン酸化膜スペーサ６５ｓを形成し、このシリコン酸化膜スペーサ６５ｓが活性領域のスペーサとして機能する。その後、ダメージを与えるべきでない領域（タップ領域とボディ領域との電気的接続を図るためのＰＴＩ下半導体領域等）にパターニングされたレジストパターン５９を得る。Si, Ar, N, As（Ｎウェル領域形成用）、In（Ｐウェル領域形成用）等のダメージ形成用不純物６０を約1e13/cm²〜1e16/cm²の不純物濃度で注入して、ＳＯＩ層５３の一部に結晶欠陥６１を形成する。

続いて、図６０に示すように、シリコン酸化膜６２による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜６２対しＣＭＰ処理を行い、シリコン酸化膜６２を平坦化する。この際、シリコン窒化膜５５を研磨ストッパーに用いることにより高精度な平坦化を実現できる。

そして、図６１に示すように、分離酸化膜厚を調整するためにシリコン酸化膜６２を任意の膜厚までさらにエッチングした後、シリコン窒化膜５５およびシリコン酸化膜５４を除去する。その結果、埋込絶縁膜５２に到達したシリコン酸化膜６２が完全分離領域６２ｆとなり、下層にＳＯＩ層５３がＰＴＩ下半導体領域５３ａとして残存したシリコン酸化膜６２が部分分離領域６２ｐとなる。

次に、図６２に示すように、ＳＯＩ層５３上にシリコン酸化膜６３（ゲート絶縁膜）を形成し、ポリシリコン層６４を成膜しフォトリソグラフィーによりパターニングすることでゲート電極を形成する。

以下、図４９〜図５１で示した第１の態様と同様な製造プロセスを経てダメージ領域を形成したＭＯＳトランジスタが完成する。

第２の態様では、シリコン酸化膜スペーサ６５ｓの膜厚により幅ｄ１を規定することにより、レジストパターン５９によって幅ｄ１を規定する第１の態様に比べ、幅ｄ１を制御性良く設定することができる効果を奏する。

（第３の態様）
図６３〜図６８はダメージ領域形成工程の第３の態様を示す断面図である。以下、これらの図を参照しつつ、第３の態様の製造方法を説明する。なお、図６３〜図６８で示す断面は図５のＢ−Ｂ断面に相当する。

第１の態様の図４２〜図４５で示した工程を経た後、図６３に示すように、シリコン酸化膜６２による埋め込みを行い、500℃から1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、ＣＭＰ処理によりシリコン酸化膜６２を平坦化する。この際、シリコン窒化膜５５を研磨ストッパーに用いることにより高精度に平坦化を実現できる。

次に、図６４に示すように、分離酸化膜厚を調整するためにシリコン酸化膜６２を任意の膜厚までエッチングした後、シリコン窒化膜５５およびシリコン酸化膜５４を除去する。その結果、残存したシリコン酸化膜６２において、埋込絶縁膜５２に到達した完全分離領域６２ｆと下層にＰＴＩ下半導体領域５３ａが残存した部分分離領域６２ｐとが完成する。

その後、図６５に示すように、シリコン酸化膜６３ｇ（ゲート絶縁膜）を形成した後ポリシリコン膜を成膜し、フォトリソグラフィーによりパターニングすることでゲート電極６４ｇを形成する。

さらに、図６６に示すように、ゲート電極６４ｇにシリコン酸化膜スペーサ１２を形成し、導電型が異なる不純物イオン７２を２回注入し、エクステンション領域及びポケット領域（図示せず）を形成する。

そして、図６７に示すように、シリコン酸化膜スペーサ７１の側面にシリコン酸化膜サイドウォール７３ｏ及びシリコン窒化膜サイドウォール７３ｎを形成し、ソース・ドレイン領域形成用の不純物イオン６６を注入し、ソース領域及びドレイン領域（図示せず）を形成する。

その後、図６８に示すように、ゲート電極６４ｇ、シリコン酸化膜スペーサ７１、シリコン酸化膜サイドウォール７３ｏ、シリコン窒化膜サイドウォール７３ｎに加えたボディ領域５３ｂからの距離がｄ１となるようにパターニングされたレジストパターン６７を形成し、レジストパターン６７をマスクとして、Si, Ar, N, As（Ｎウェル領域形成用）、In（Ｐウェル領域形成用）等のダメージ形成用不純物６０を約1e13/cm²〜1e16/cm²の不純物濃度で注入して、ＳＯＩ層５３の一部に結晶欠陥６１を形成する。このとき幅ｄ１はｄ１＞Ｘｄmax（最大空乏幅）を満たすものとする。

以下、図５１で示した第１の態様と同様な製造プロセスを経てダメージ領域を形成したＭＯＳトランジスタが完成する。

＜応用例＞
（実施の形態１の応用例）
図６９は実施の形態１の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、ゲート幅（チャネル幅，活性幅）がゲート幅Ｗｐ、ゲート幅２Ｗｐ、及びゲート幅１．５ＷｐとなるＰ型拡散領域８３，８４及び８５が図中上方に、ゲート幅がゲート幅Ｗｐ、ゲート幅２Ｗｐ、及びゲート幅１．５ＷｐとなるＮ型拡散領域８６，８７及び８８が図中下方に配置されている。なお、図６９において、符号を付していない白地部分は完全分離領域を意味する。

Ｐ型拡散領域８３〜８５は図中横方向に配置され、Ｎ型拡散領域８６〜８８は図中横方向に配置され、Ｐ型拡散領域８３及びＮ型拡散領域８６の中心領域上を縦断してゲート電極９６が形成され、Ｐ型拡散領域８４及びＮ型拡散領域８７の中心領域上を縦断してゲート電極９７が形成され、Ｐ型拡散領域８５及びＮ型拡散領域８８の中心領域上を縦断してゲート電極９８が形成される。ゲート電極９６〜９８は上方に形成されたメタル配線ＭＬ１０ａ〜ＭＬ１０ｃとビアホール４０を介して電気的に接続される。

したがって、Ｐ型拡散領域８３及びゲート電極９６によりＰＭＯＳトランジスタＱ１４が構成され、Ｐ型拡散領域８４及びゲート電極９７によりＰＭＯＳトランジスタＱ１５が構成され、Ｐ型拡散領域８５及びゲート電極９８によりＰＭＯＳトランジスタＱ１６が構成され、Ｎ型拡散領域８６及びゲート電極９６によりＮＭＯＳトランジスタＱ２４が構成され、Ｎ型拡散領域８７及びゲート電極９７によりＮＭＯＳトランジスタＱ２５が構成され、Ｎ型拡散領域８８及びゲート電極９８によりＮＭＯＳトランジスタＱ２６が構成される。

ＰＭＯＳトランジスタＱ１４はゲート一端領域のみに部分分離領域１１ａが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成される。したがって、ＰＭＯＳトランジスタＱ１４は実施の形態１の第３の態様（図３参照）と等価な構成となる。

ＰＭＯＳトランジスタＱ１５はゲート両端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。したがって、ＰＭＯＳトランジスタＱ１５は実施の形態１の第１の態様（図１参照）と等価な構成となる。

ＰＭＯＳトランジスタＱ１６はゲート両端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成される。したがって、ＰＭＯＳトランジスタＱ１６は実施の形態１の第２の態様（図２参照）と等価な構成となる。

タップ領域２１ａはＰＭＯＳトランジスタＱ１４〜Ｑ１６間で共用され、コンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１と電気的に接続される。また、ＰＭＯＳトランジスタＱ１５のタップ領域２１ｂは上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して電気的に接続される。

ＮＭＯＳトランジスタＱ２４はゲート一端領域（ＮＭＯＳトランジスタＱ２４〜Ｑ２６においては、図中下方を一端領域として説明する）のみに部分分離領域１１ａが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成される。したがって、ＮＭＯＳトランジスタＱ２４は実施の形態１の第３の態様と等価な構成となる。

ＮＭＯＳトランジスタＱ２５はゲート両端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。したがって、ＮＭＯＳトランジスタＱ２５は実施の形態１の第１の態様と等価な構成となる。

ＮＭＯＳトランジスタＱ２６はゲート両端領域に部分分離領域１１ａ，１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成される。したがって、ＮＭＯＳトランジスタＱ２６は実施の形態１の第２の態様（図２参照）と等価な構成となる。

タップ領域２１ａはＮＭＯＳトランジスタＱ２４〜Ｑ２６間で共用され、コンタクトホール３９を介して上方のメタル配線ＭＬ１と電気的に接続される。また、ＮＭＯＳトランジスタＱ２５のタップ領域２１ｂは上方に形成されたメタル配線ＭＬ４とコンタクトホール３９を介して電気的に接続される。

ＰＭＯＳトランジスタＱ１４及びＮＭＯＳトランジスタＱ２４はゲート幅Ｗｐが比較的狭いため、第３の態様でも安定良くボディ電位固定することができる。ＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ２５はゲート幅２Ｗｐと比較的広いため、第１の態様を採用して安定性良くボディ電位固定している。

ＰＭＯＳトランジスタＱ１６及びＮＭＯＳトランジスタＱ２６はゲート幅１．５Ｗｐと、ＰＭＯＳトランジスタＱ１４より広く、ＰＭＯＳトランジスタＱ１５より狭いため、第１，第３の態様との間のボディ電位固定能力の第２の態様を採用している。また、ＰＭＯＳトランジスタＱ１６及びＮＭＯＳトランジスタＱ２６の部分分離領域１１ｂ下のＰＴＩ下半導体領域にダメージ領域を作り、電子・正孔再結合を用いることによりボディ電位固定能力を高めている。

なお、図６９では便宜上、ゲート他端領域でＰ型拡散領域８３〜８５及びＮ型拡散領域８６〜８８の形成位置を揃えているが、タップ領域２１ａはゲート一端領域に形成されているため、ボディ電位固定の安定性を高めるべくゲート一端領域でＰ型拡散領域８３〜８５及びＮ型拡散領域８６〜８８の形成位置を揃えた方が望ましい。

（実施の形態２の応用例）
図７０は実施の形態２の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、図中上方にＰＭＯＳトランジスタＱ３４用のソース領域４ａ及びドレイン領域５ａを形成し、ＰＭＯＳトランジスタＱ３５用のソース領域４ｂ及びドレイン領域５ｂを形成し、図中下方にＮＭＯＳトランジスタＱ４４用のソース領域４ａ及びドレイン領域５ａを形成し、ＮＭＯＳトランジスタＱ４５用のソース領域４ｂ及びドレイン領域５ｂを形成している。なお、図７０及び図７１において、符号を付していない白地部分は完全分離領域を意味する。

そして、ＰＭＯＳトランジスタＱ３４，Ｑ３５及びＰＭＯＳトランジスタＱ４５，Ｑ４６のソース・ドレイン領域間を縦断して共通の（共有）ゲート電極６が形成される。ゲート電極６は上方に形成されたメタル配線ＭＬ２３とビアホール４０を介して電気的に接続される。また、ＰＭＯＳトランジスタＱ３５のドレイン領域５ｂとＮＭＯＳトランジスタＱ４５のドレイン領域５ｂとが共にコンタクトホール３９を介して上方のメタル配線ＭＬ２２と電気的に接続されることにより、互いに電気的に接続される。

ＰＭＯＳトランジスタＱ３４はゲート両端領域に部分分離領域１２ａ，１２ｂが形成され、部分分離領域１２ａに隣接してタップ領域２２ａが形成される。ＰＭＯＳトランジスタＱ３５はゲート一端領域のみに部分分離領域１２ｂが形成される。したがって、ＰＭＯＳトランジスタＱ３５及びＱ３６は実施の形態２の第３の態様（図９参照）のＭＯＳトランジスタＱ１及びＱ２と等価な構成となる。

ＮＭＯＳトランジスタＱ４４はゲート両端領域（ＮＭＯＳトランジスタＱ４４，Ｑ４５においては、図中の下方が一端側として説明する）に部分分離領域１２ａ，１２ｂが形成され、部分分離領域１２ａに隣接してタップ領域２２ａが形成される。ＮＭＯＳトランジスタＱ４５はゲート一端領域のみに部分分離領域１２ｂが形成される。したがって、ＮＭＯＳトランジスタＱ４５及びＱ４６は実施の形態２の第３の態様のＭＯＳトランジスタＱ１及びＱ２と等価な構成となる。

ＰＭＯＳトランジスタＱ３４，３５側のタップ領域２２ａは、コンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１と電気的に接続される。また、ＰＭＯＳトランジスタＱ４５，Ｑ４６側のタップ領域２２ｂは上方に形成されたメタル配線ＭＬ２とコンタクトホール３９を介して電気的に接続される。

また。メタル配線ＭＬ１から分岐してＰＭＯＳトランジスタＱ３４，Ｑ３５のソース領域４ａ，４ｂ上に延びるメタル配線ＭＬ１ａはコンタクトホール３９を介してソース領域４ａ，４ｂと電気的に接続される。メタル配線ＭＬ２から分岐してＮＭＯＳトランジスタＱ４４，Ｑ４５のソース領域４ａ，４ｂ上に延びるメタル配線ＭＬ２ａはコンタクトホール３９を介してソース領域４ａ，４ｂと電気的に接続される。

図７０で示すレイアウト構成では、メタル配線ＭＬ１に電源電圧Ｖccが付与され、メタル配線ＭＬ２にグランド電位Ｖssが付与される。したがって、ＰＭＯＳトランジスタＱ３５はＰＭＯＳトランジスタＱ３４のボディ領域を介して電源電圧Ｖccに固定され、ＰＭＯＳトランジスタＱ４５はＰＭＯＳトランジスタＱ４４のボディ領域を介してグランド電位Ｖssに固定される。

図７１は実施の形態２の応用例である半導体集積回路５０を構成するレイアウトパターンを示す平面図である。同図に示すように、図中上方にＰＭＯＳトランジスタＱ３４用のソース領域４ａ及びドレイン領域５ａを形成し、ＰＭＯＳトランジスタＱ３５用のソース領域４ｂ及びドレイン領域５ｂを形成し、図中下方にＮＭＯＳトランジスタＱ４４用のソース領域４ａ及びドレイン領域５ａを形成し、ＮＭＯＳトランジスタＱ４５用のソース領域４ｂ及びドレイン領域５ｂを形成している。

そして、ＰＭＯＳトランジスタＱ３４，Ｑ３５及びＮＭＯＳトランジスタＱ４５，Ｑ４６のソース・ドレイン領域間を縦断して共通のゲート電極６が形成される。ゲート電極６は上方に形成されたメタル配線ＭＬ２３とビアホール４０を介して電気的に接続される。

ＰＭＯＳトランジスタＱ３４のソース領域４ａがコンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１１と電気的に接続され、ＰＭＯＳトランジスタＱ３５のソース領域４ｂがコンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１２に電気的に接続され、ＮＭＯＳトランジスタＱ４５のドレイン領域５ｂがコンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１３と電気的に接続され、ＮＭＯＳトランジスタＱ４４のドレイン領域５ａがコンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１４と電気的に接続される。そして、メタル配線ＭＬ１１〜ＭＬ１４に付与される信号が入力信号Ｉ１〜Ｉ４となる。

また、ＰＭＯＳトランジスタＱ３４のドレイン領域５ａとＮＭＯＳトランジスタＱ４５のソース領域４ｂとが共にコンタクトホール３９を介して上方のメタル配線ＭＬ１５に接続され、メタル配線ＭＬ１５より得られる信号が出力信号Ｏ１となる。

また、ＰＭＯＳトランジスタＱ３５のドレイン領域５ｂとＮＭＯＳトランジスタＱ４４のソース領域４ａとが共にコンタクトホール３９を介して上方のメタル配線ＭＬ１６に接続され、メタル配線ＭＬ１６より得られる信号が出力信号Ｏ２となる。

ＮＭＯＳトランジスタＱ４４はゲート両端領域（図中の下方が一端側）に部分分離領域１２ａ，１２ｂが形成され、部分分離領域１２ａに隣接してタップ領域２２ａが形成される。ＮＭＯＳトランジスタＱ４５はゲート一端領域のみに部分分離領域１２ｂが形成される。したがって、ＮＭＯＳトランジスタＱ４５及びＱ４６は実施の形態２の第３の態様のＭＯＳトランジスタＱ１及びＱ２と等価な構成となる。

ＰＭＯＳトランジスタＱ３４，Ｑ３５側のタップ領域２２ａは、コンタクトホール３９を介して上方に形成されたメタル配線ＭＬ１と電気的に接続される。また、ＮＭＯＳトランジスタＱ４５，Ｑ４６側のタップ領域２２ａは上方に形成されたメタル配線ＭＬ２とコンタクトホール３９を介して電気的に接続される。

図７１で示すレイアウト構成では、メタル配線ＭＬ１に電源電圧Ｖccが付与され、メタル配線ＭＬ２にグランド電位Ｖssが付与される。したがって、ＰＭＯＳトランジスタＱ３５はＰＭＯＳトランジスタＱ３４のボディ領域を介して電源電圧Ｖccに固定され、ＰＭＯＳトランジスタＱ４５はＰＭＯＳトランジスタＱ４４のボディ領域を介してグランド電位Ｖssに固定される。

図７２は図７１で示した半導体集積回路５０の概念を示す説明図である。同図に示すように、入力信号Ｉ１〜Ｉ４を受け、ゲート電極６に印加する電圧に基づき、入力信号Ｉ１，Ｉ３のうちの一方を出力信号Ｏ１として出力し、入力信号Ｉ２，Ｉ４のうちの一方を出力信号Ｏ２として出力する回路が半導体集積回路５０となる。

（実施の形態４の応用例）
（第１のレイアウト例）
図７３は実施の形態４の応用例である組合せレイアウトパターンである第１のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。なお、図７３〜図８２において、符号を付していない白地部分は完全分離領域を意味する。

Ｐ型活性領域４１の上方を３箇所縦断してゲート電極４３のＮ型第１ゲート部４３ａ〜４３ｃが形成され、Ｎ型活性領域４２の上方を３箇所縦断してゲート電極４３のＰ型第１ゲート部４３ｄ〜４３ｆが形成される。ゲート電極４３は上方に形成されたメタル配線ＭＬ５とビアホール４０を介して電気的に接続される。

したがって、Ｐ型活性領域４１及びＮ型第１ゲート部４３ａによりＰＭＯＳトランジスタＱ１１が構成され、Ｐ型活性領域４１及びＮ型第１ゲート部４３ｂによりＰＭＯＳトランジスタＱ１２が構成され、Ｐ型活性領域４１及びＮ型第１ゲート部４３ｃによりＰＭＯＳトランジスタＱ１３が構成され、Ｎ型活性領域４２及びＰ型第１ゲート部４３ｄによりＮＭＯＳトランジスタＱ２１が構成され、Ｎ型活性領域４２及びＰ型第１ゲート部４３ｅによりＮＭＯＳトランジスタＱ２２が構成され、Ｎ型活性領域４２及びＰ型第１ゲート部４３ｆによりＮＭＯＳトランジスタＱ２３が構成される。

ＰＭＯＳトランジスタＱ１１において、ゲート両端領域に部分分離領域１４ａ，１４ｂが形成され、部分分離領域１４ａに隣接してタップ領域２３ａが形成され、部分分離領域１４ｂに隣接してタップ領域２３ｂが形成される。ＰＭＯＳトランジスタＱ１２において、ゲート両端領域に部分分離領域１５ａ，１５ｂが形成され、部分分離領域１５ａに隣接してタップ領域２３ａが形成され、部分分離領域１５ｂに隣接してタップ領域２３ｂが形成される。ＰＭＯＳトランジスタＱ１３において、ゲート両端領域に部分分離領域１６ａ，１６ｂが形成され、部分分離領域１６ａに隣接してタップ領域２３ａが形成され、部分分離領域１６ｂに隣接してタップ領域２３ｂが形成される。

タップ領域２３ａはＰＭＯＳトランジスタＱ１１〜Ｑ１３間で共用され、上方のメタル配線ＭＬ１とコンタクトホール３９を介して電気的に接続される。タップ領域２３ｂはＰＭＯＳトランジスタＱ１１〜Ｑ１３間で分離形成されるが、上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して共通に電気的に接続される。

また、メタル配線ＭＬ１から分岐したメタル配線ＭＬ１ａはＰＭＯＳトランジスタＱ１１のＰ型活性領域４１（ソース領域側）上、及びＰＭＯＳトランジスタＱ１２，Ｑ１３間のＰ型活性領域４１（ソース領域側）上に形成され、コンタクトホール３９を介してＰ型活性領域４１の対応部分とそれぞれ電気的に接続される。

ＮＭＯＳトランジスタＱ２１において、ゲート両端領域（ＮＭＯＳトランジスタＱ２１〜Ｑ２３においては、図中、下方が一端側として説明する）に部分分離領域１４ａ，１４ｂが形成され、部分分離領域１４ａに隣接してタップ領域２３ａが形成され、部分分離領域１４ｂに隣接してタップ領域２３ｂが形成される。ＮＭＯＳトランジスタＱ２２において、ゲート両端領域に部分分離領域１５ａ，１５ｂが形成され、部分分離領域１５ａに隣接してタップ領域２３ａが形成され、部分分離領域１５ｂに隣接してタップ領域２３ｂが形成される。ＮＭＯＳトランジスタＱ２３において、ゲート両端領域に部分分離領域１６ａ，１６ｂが形成され、部分分離領域１６ａに隣接してタップ領域２３ａが形成され、部分分離領域１６ｂに隣接してタップ領域２３ｂが形成される。

タップ領域２３ａはＮＭＯＳトランジスタＱ２１〜Ｑ２３間で共用され、上方のメタル配線ＭＬ２とコンタクトホール３９を介して電気的に接続される。タップ領域２３ｂはＮＭＯＳトランジスタＱ２１〜Ｑ２３間で分離形成されるが、上方に形成されたメタル配線ＭＬ４とコンタクトホール３９を介して共通に電気的に接続される。

また、メタル配線ＭＬ２から分岐したメタル配線ＭＬ２ａはＮＭＯＳトランジスタＱ２１のＮ型活性領域４２（ソース領域側）上、及びＮＭＯＳトランジスタＱ２２，Ｑ２３間のＮ型活性領域４２（ソース領域側）上に形成され、コンタクトホール３９を介してＮ型活性領域４２の対応部分とそれぞれ電気的に接続される。

さらに、メタル配線ＭＬ１〜ＭＬ５よりも上層に形成されるメタル配線ＭＬ２０はＰＭＯＳトランジスタＱ１１，Ｑ１２間のＰ型活性領域４１（ドレイン領域側）上から、ＰＭＯＳトランジスタＱ１３のＰ型活性領域４１（ドレイン領域側）上、ＮＭＯＳトランジスタＱ２３のＮ型活性領域４２（ドレイン領域側）上、及びＮＭＯＳトランジスタＱ２１，Ｑ２２間のＮ型活性領域４２（ドレイン領域側）上に延びて形成され、コンタクトホール３９を介してＰ型活性領域４１及びＮ型活性領域４２の対応部分とそれぞれ電気的に接続される。

このような構成の第１のレイアウト例は、タップ領域は両端共用（電気的共用を含む）、部分分離領域は両端分離された実施の形態４の第２の態様（図１９参照）と等価な構成の応用例となる。

なお、タップ領域２３ｂの面積拡大のため、その形成位置をゲート電極４３下にも設ける構成が考えられる、この場合、ゲート電極４３に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なＭＯＳトランジスタ動作にほとんど影響を与えることはない。

（第２のレイアウト例）
図７４は実施の形態４の応用例である組合せレイアウトパターンである第２のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

ＰＭＯＳトランジスタＱ１１〜Ｑ１３全体において、ゲート両端領域に部分分離領域１３ａ，１３ｂが形成され、部分分離領域１３ａに隣接してタップ領域２３ａが形成され、部分分離領域１３ｂ内に部分分離領域１３ｂと隣接して２つのタップ領域２３ｂが形成される。

タップ領域２３ａはＰＭＯＳトランジスタＱ１１〜Ｑ１３間で共用され、上方のメタル配線ＭＬ１とコンタクトホール３９を介して電気的に接続される。タップ領域２３ｂは部分分離領域１３ｂ内で分離形成されるが、上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して共通に電気的に接続される。

ＮＭＯＳトランジスタＱ２１〜Ｑ２３全体において、ゲート両端領域に部分分離領域１３ａ，１３ｂが形成され、部分分離領域１３ａに隣接してタップ領域２３ａが形成され、部分分離領域１３ｂ内に部分分離領域１３ｂに隣接して２つのタップ領域２３ｂが形成される。

タップ領域２３ａはＮＭＯＳトランジスタＱ２１〜Ｑ２３間で共用され、上方のメタル配線ＭＬ１とコンタクトホール３９を介して電気的に接続される。２つのタップ領域２３ｂは部分分離領域１３ｂ内に分離形成されるが、上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して共通に電気的に接続される。なお、他の構成は図７３で示した第１のレイアウト例と同様であるため説明を省略する。

このような構成の第２のレイアウト例は、タップ領域は両端共用（電気的共用を含む）、部分分離領域は両端共用された実施の形態４の第１の態様（図１８参照）と等価な構成の応用例となる。

第１のレイアウト例と第２のレイアウト例とを比較した場合、寄生容量の低減化観点では第１のレイアウト例が優り、ボディ固定安定度の観点から第２のレイアウト例が優る。また、その他の組合せとして、タップ領域２３ｂ側は電気的にもＭＯＳトランジスタ毎に分離する等が考えられる。

（第３のレイアウト例）
図７５は実施の形態４の応用例である組合せレイアウトパターンである第３のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

図７３で示した第１のレイアウト例と比べ、ＰＭＯＳトランジスタＱ１１〜Ｑ１３及びＮＭＯＳトランジスタＱ２１〜Ｑ２３におけるタップ領域２３ｂ、メタル配線ＭＬ３、及びメタル配線ＭＬ４が除かれた点のみ異なる。他の構成は図７３で示した第１のレイアウト例と同様であるため説明を省略する。

このような構成の第３のレイアウト例は、タップ領域は一端共用、部分分離領域は両端分離された実施の形態４の第９の態様（図２６参照）とほぼ等価（部分分離領域の一方が共有されている点のみ異なる）な構成の応用例となる。

（第４のレイアウト例）
図７６は実施の形態４の応用例である組合せレイアウトパターンである第４のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

図７４で示した第２のレイアウト例と比べ、ＰＭＯＳトランジスタＱ１１〜Ｑ１３及びＮＭＯＳトランジスタＱ２１〜Ｑ２３におけるタップ領域２３ｂ、メタル配線ＭＬ３、及びメタル配線ＭＬ４が除かれた点のみ異なる。他の構成は図７４で示した第２のレイアウト例と同様であるため説明を省略する。

このような構成の第４のレイアウト例は、タップ領域は一端共用、部分分離領域は両端共用された実施の形態４の第４の態様（図２１参照）と等価な構成の応用例となる。

第３のレイアウト例と第４のレイアウト例とを比較した場合、寄生容量の低減化観点では第３のレイアウト例が優り、ボディ固定安定度の観点から第４のレイアウト例が優る。

（第５のレイアウト例）
図７７は実施の形態４の応用例である組合せレイアウトパターンである第５のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

ＰＭＯＳトランジスタＱ１１において、ゲート両端領域に部分分離領域１４ａ，１４ｂが形成され、部分分離領域１４ｂに隣接してタップ領域２３ｂが形成される。ＰＭＯＳトランジスタＱ１２において、ゲート両端領域に部分分離領域１５ａ，１５ｂが形成され、部分分離領域１５ｂに隣接してタップ領域２３ｂが形成される。ＰＭＯＳトランジスタＱ１３において、ゲート両端領域に部分分離領域１６ａ，１６ｂが形成され、部分分離領域１６ｂに隣接してタップ領域２３ｂが形成される。

ＮＭＯＳトランジスタＱ２１において、ゲート両端領域（ＮＭＯＳトランジスタＱ２１〜Ｑ２３においては、図中、下方が一端側として説明する）に部分分離領域１４ａ，１４ｂが形成され、部分分離領域１４ｂに隣接してタップ領域２３ｂが形成される。ＮＭＯＳトランジスタＱ２２において、ゲート両端領域に部分分離領域１５ａ，１５ｂが形成され、部分分離領域１５ｂに隣接してタップ領域２３ｂが形成される。ＮＭＯＳトランジスタＱ２３において、ゲート両端領域に部分分離領域１６ａ，１６ｂが形成され、部分分離領域１６ｂに隣接してタップ領域２３ｂが形成される。

図７３で示した第１のレイアウト例と比較した場合、タップ領域２３ａ、メタル配線ＭＬ１及びメタル配線ＭＬ２が除去されている。

また、メタル配線ＭＬ３から分岐したメタル配線ＭＬ３ａはＰＭＯＳトランジスタＱ１１のＰ型活性領域４１（ソース領域側）上、及びＰＭＯＳトランジスタＱ１２，Ｑ１３間のＰ型活性領域４１（ソース領域側）上に形成され、コンタクトホール３９を介してＰ型活性領域４１の対応部分とそれぞれ電気的に接続される。

同様にして、メタル配線ＭＬ４から分岐したメタル配線ＭＬ４ａはＮＭＯＳトランジスタＱ２１のＮ型活性領域４２（ソース領域側）上、及びＮＭＯＳトランジスタＱ２２，Ｑ２３間のＮ型活性領域４２（ソース領域側）上に形成され、コンタクトホール３９を介してＮ型活性領域４２の対応部分とそれぞれ電気的に接続される。なお、他の構成は図７３で示した第１のレイアウト例と同様であるため、説明を省略する。

このような構成の第５のレイアウト例は、タップ領域は一端分離（形成位置分離として解釈した場合）、部分分離領域は両端分離された実施の形態４の第８の態様（図２５参照）と等価な構成の応用例となる。

（第６のレイアウト例）
図７８は実施の形態４の応用例である組合せレイアウトパターンである第６のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

ＰＭＯＳトランジスタＱ１１〜Ｑ１３全体において、ゲート両端領域に部分分離領域１３ａ，１３ｂが形成され、部分分離領域１３ｂ内に部分分離領域１３ｂに隣接して２つのタップ領域２３ｂが形成される。タップ領域２３ｂは部分分離領域１３ｂ内で分離形成されるが、上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して共通に電気的に接続される。

ＮＭＯＳトランジスタＱ２１〜Ｑ２３全体において、ゲート両端領域に部分分離領域１３ａ，１３ｂが形成され、部分分離領域１３ｂ内に部分分離領域１３ｂに隣接して２つのタップ領域２３ｂが形成される。タップ領域２３ｂは部分分離領域１３ｂ内で分離形成されるが、上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して共通に電気的に接続される。

図７４で示した第２のレイアウト例と比較した場合、タップ領域２３ａ、メタル配線ＭＬ１及びメタル配線ＭＬ２が除去されている。

同様にして、メタル配線ＭＬ４から分岐したメタル配線ＭＬ４ａはＮＭＯＳトランジスタＱ２１のＮ型活性領域４２（ソース領域側）上、及びＮＭＯＳトランジスタＱ２２，Ｑ２３間のＮ型活性領域４２（ソース領域側）上に形成され、コンタクトホール３９を介してＮ型活性領域４２の対応部分とそれぞれ電気的に接続される。なお、他の構成は図７４で示した第２のレイアウト例と同様であるため、説明を省略する。

このような構成の第６のレイアウト例は、タップ領域は一端共用（電気的共用を含む）、部分分離領域は両端共用された実施の形態４の第４の態様（図２１参照）と等価な構成の応用例となる。

第５のレイアウト例と第６のレイアウト例とを比較した場合、寄生容量の低減化観点では第５のレイアウト例が優り、ボディ固定安定度の観点から第６のレイアウト例が優る。また、その他の組合せとして、タップ領域２３ｂ側は電気的にもＭＯＳトランジスタ毎に分離する等が考えられる。

（第７のレイアウト例）
図７９は実施の形態４の応用例である組合せレイアウトパターンである第７のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

図７９おいて、ＰＭＯＳトランジスタＱ１１〜Ｑ１３の部分分離領域１４ａ〜１６ａが除去され、ＮＭＯＳトランジスタＱ２１〜Ｑ２３の部分分離領域１４ａ〜１６ａが除去された点が、図７７で示した第５のレイアウト例と異なる。他の構成は第５のレイアウト例と同様であるため、説明を省略する。

このような構成の第７のレイアウト例は、タップ領域は一端分離（形成位置分離を含む）、部分分離領域は一端分離された実施の形態４の第１０の態様（図２７参照）と等価な構成の応用例となる。

（第８のレイアウト例）
図８０は実施の形態４の応用例である組合せレイアウトパターンである第８のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

図８０おいて、ＰＭＯＳトランジスタＱ１１〜Ｑ１３に共通の部分分離領域１３ａが除去され、ＮＭＯＳトランジスタＱ２１〜Ｑ２３に共通の部分分離領域１３ａが除去された点が、図７８で示した第６のレイアウト例と異なる。他の構成は第６のレイアウト例と同様であるため、説明を省略する。

このような構成の第８のレイアウト例は、タップ領域は一端共有（電気的共有を含む）、部分分離領域は一端共有された実施の形態４の第６の態様（図２３参照）と等価な構成の応用例となる。

（第９のレイアウト例）
図８１は実施の形態４の応用例である組合せレイアウトパターンである第９のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

Ｐ型活性領域４１及びＮ型活性領域４２の上方を３箇所縦断して独立したゲート電極４４ａ〜４４ｃが形成される。ゲート電極４４ａは上方に形成されたメタル配線ＭＬ１０ａとビアホール４０を介して電気的に接続され、ゲート電極４４ｂは上方に形成されたメタル配線ＭＬ１０ｂとビアホール４０を介して電気的に接続され、ゲート電極４４ｃは上方に形成されたメタル配線ＭＬ１０ｃとビアホール４０を介して電気的に接続される。

したがって、Ｐ型活性領域４１及びゲート電極４４ａによりＰＭＯＳトランジスタＱ１１が構成され、Ｐ型活性領域４１及びゲート電極４４ｂによりＰＭＯＳトランジスタＱ１２が構成され、Ｐ型活性領域４１及びゲート電極４４ｃによりＰＭＯＳトランジスタＱ１３が構成され、Ｎ型活性領域４２及びゲート電極４４ａによりＮＭＯＳトランジスタＱ２１が構成され、Ｎ型活性領域４２及びゲート電極４４ｂによりＮＭＯＳトランジスタＱ２２が構成され、Ｎ型活性領域４２及びゲート電極４４ｃによりＮＭＯＳトランジスタＱ２３が構成される。

ＰＭＯＳトランジスタＱ１１において、ゲート他端領域に部分分離領域１４ｂが形成され、部分分離領域１４ｂに隣接してタップ領域２４ｂが形成される。ＰＭＯＳトランジスタＱ１２において、ゲート一端領域に部分分離領域１５ａが形成され、部分分離領域１５ａに隣接してタップ領域２３ａが形成される。ＰＭＯＳトランジスタＱ１３において、ゲート一端領域に部分分離領域１６ａが形成され、部分分離領域１６ａに隣接してタップ領域２３ａが形成され形成される。

タップ領域２３ａはＰＭＯＳトランジスタＱ１２，Ｑ１３間で共用され、上方のメタル配線ＭＬ１とコンタクトホール３９を介して電気的に接続される。タップ領域２３ｂは上方に形成されたメタル配線ＭＬ３とコンタクトホール３９を介して電気的に接続される。

ＮＭＯＳトランジスタＱ２１において、ゲート一端領域（ＮＭＯＳトランジスタＱ２１〜Ｑ２３において、図中、下方が一端側として説明する）に部分分離領域１４ａが形成され、部分分離領域１４ａに隣接してタップ領域２３ａが形成される。ＮＭＯＳトランジスタＱ２２において、ゲート他端領域に部分分離領域１５ｂが形成され、部分分離領域１５ｂに隣接してタップ領域２３ｂが形成される。ＮＭＯＳトランジスタＱ２３において、ゲート他端領域に部分分離領域１６ｂが形成され、部分分離領域１６ｂに隣接してタップ領域２３ｂが形成される。

タップ領域２３ａはＮＭＯＳトランジスタＱ２１のみで用いられ、上方のメタル配線ＭＬ２とコンタクトホール３９を介して電気的に接続される。タップ領域２３ｂはＮＭＯＳトランジスタＱ２２，Ｑ２３間で分離形成されるが、上方に形成されたメタル配線ＭＬ４とコンタクトホール３９を介して共通に電気的に接続される。

このような構成の第９のレイアウト例において、ＰＭＯＳトランジスタＱ１１は実施の形態１の第３の態様（図３参照）と等価な構成となり、ＰＭＯＳトランジスタＱ１２，Ｑ１３はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態４の第６の態様（図２７参照）とほぼ等価な構成（タップ領域の形態（共有／分離）のみが異なる）となる。

同様にして、ＮＭＯＳトランジスタＱ２１は実施の形態１の第３の態様（図３参照）と等価な構成となり、ＮＭＯＳトランジスタＱ２２，Ｑ２３はタップ領域は一端独立、部分分離領域は一端独立形成された実施の形態４の第６の態様（図２７参照）とほぼ等価な構成（タップ領域の形態（共有／分離）のみが異なる）となる。

このように、第９のレイアウト例では、一部を実施の形態１と実施の形態３とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はＰＭＯＳトランジスタＱ１１〜Ｑ１３間（ＰＭＯＳトランジスタＱ１３）間で独立制御が行え、ボディ電位はＰＭＯＳトランジスタＱ１１，ＰＭＯＳトランジスタＱ１２及びＱ１３、ＮＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２及びＱ２３それぞれで独立制御可能である。

なお、タップ領域２３ｂの面積拡大のため、その形成位置をゲート電極４４ａ〜４４ｃ下にも設ける構成が考えられる、この場合、ゲート電極４４ａ〜４４ｃに付随するゲート容量が少し増加する程度の違いが生じるが、実質的なＭＯＳトランジスタ動作にほとんど影響を与えることはない。

（第１０のレイアウト例）
図８２は実施の形態４の応用例である組合せレイアウトパターンである第１０のレイアウト例を示す平面図である。同図に示すように、Ｐ型活性領域４１が図中上方に、Ｎ型活性領域４２が図中下方に配置されている。

Ｐ型活性領域４１及びＮ型活性領域４２の上方を３箇所縦断して独立したゲート電極４４ａ〜４４ｃが形成される。ゲート電極４４ａは上方に形成されたメタル配線ＭＬ１１ａとビアホール４０を介して電気的に接続され、ゲート電極４４ｂは上方に形成されたメタル配線ＭＬ１１ｂとビアホール４０を介して電気的に接続され、ゲート電極４４ｃは上方に形成されたメタル配線ＭＬ１１ｃとビアホール４０を介して電気的に接続される。

ＰＭＯＳトランジスタＱ１１において、タップ領域２３ｂは上方に形成されたメタル配線ＭＬ１１ａとコンタクトホール３９を介して電気的に接続される。ＮＭＯＳトランジスタＱ２２において、タップ領域２３ｂは上方に形成されたメタル配線ＭＬ１１ｂとコンタクトホール３９を介して電気的に接続される。ＮＭＯＳトランジスタＱ２３において、上方に形成されたメタル配線ＭＬ１１ｃとコンタクトホール３９を介して電気的に接続される。

このように、メタル配線ＭＬ１１ａによりＰＭＯＳトランジスタＱ１１のゲート電極４４ａとタップ領域２３ｂとを電気的に接続し、メタル配線ＭＬ１１ｂによりＮＭＯＳトランジスタＱ２２のゲート電極４４ｂとタップ領域２３ｂとを電気的に接続し、メタル配線ＭＬ１１ｃによりＮＭＯＳトランジスタＱ２３のゲート電極４４ｃとタップ領域２３ｂとを電気的に接続している。

したがって、図８１で示した第９のレイアウト例と比較した場合、メタル配線ＭＬ３及びメタル配線ＭＬ４は除去されている。なお、他の構成は図８１で示した第９のレイアウト例と同様であるため、説明は省略する。

このような構成の第１０のレイアウト例において、ＰＭＯＳトランジスタＱ１１は実施の形態１の第３の態様（図３参照）と等価な構成となり、ＰＭＯＳトランジスタＱ１２，Ｑ１３はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態４の第６の態様（図２７参照）とほぼ等価な構成（タップ領域の形態（共有／分離）のみが異なる）となる。

このように、第１０のレイアウト例では、一部を実施の形態１と実施の形態３とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はＰＭＯＳトランジスタＱ１１〜Ｑ１３間（ＰＭＯＳトランジスタＱ１３）間で独立制御が行え、ボディ電位はＰＭＯＳトランジスタＱ１１，ＰＭＯＳトランジスタＱ１２及びＱ１３の組、ＮＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２、ＮＭＯＳトランジスタＱ２３それぞれで独立制御可能である。

加えて、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジスタＱ２２及びＱ２３はゲート電位とボディ電位とが同時に同電位に制御される。

（実施の形態５の応用例）
図８３は実施の形態５の応用例であるレイアウトパターンを示す平面図である。同図に示すように、ＭＯＳトランジスタＱ５がゲート電極３、ソース領域７及びドレイン領域８により構成されている。

ＭＯＳトランジスタＱ５はゲート電極３のゲート一端領域（図中、下方がゲート一端領域側として説明する）に部分分離領域１１ａが形成され、ゲート他端領域に部分分離領域１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成される。ソース領域７の中心近傍領域からゲート電極３の下方（ボディ領域）の一部にかけてソースタイ領域９ｂが形成され、ソース領域７のゲート他端領域近傍からゲート電極３の下方（ボディ領域）の一部にかけてソースタイ領域９ａが形成される。また、ゲート電極３は上層に形成されたメタル配線ＭＬ５とビアホール４０を介して電気的に接続され、タップ領域２２ａは上層に形成されたメタル配線ＭＬ１とコンタクトホール３９を介して電気的に接続される。さらに、活性領域７，８の周辺領域は部分分離領域１１ａ，１１ｂ以外の領域は全て完全分離領域１０が形成されている。

したがって、ＭＯＳトランジスタＱ５は実施の形態５の第２の態様（図３５参照）のＭＯＳトランジスタと等価な構成となる。

図８３に示すように、ゲート電極３の形成長が比較的長いＭＯＳトランジスタＱ５に対して、実施の形態５の第２の態様を採用することにより、ボディ電位固定を安定性良く行うことができる。

実施の形態１のＳＯＩ基板上に形成される、第１の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態１の第２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態１の第３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態１の第４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態１の第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。図１のＡ−Ａ断面を示す断面図である。実施の形態２のＳＯＩ基板上に形成される、第１の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態２の第２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態２の第３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態２の第４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態２の第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態２の第６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態３のＳＯＩ基板上に形成される、第１の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態３の第２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態３の第３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態３の第４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態３の第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４のＳＯＩ基板上に形成される、第１の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第７の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第８の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第９の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１０の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１１の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態４の第１６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５のＳＯＩ基板上に形成される、第１〜第８の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第２の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第３の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第４の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第５の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第６の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第７の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。実施の形態５の第８の態様のＭＯＳトランジスタのレイアウト構成を示す平面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。ダメージ領域形成工程の第１の態様を示す断面図である。図５３は空乏層幅を模式的に示す説明図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第２の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。ダメージ領域形成工程の第３の態様を示す断面図である。実施の形態１の応用例である組合せレイアウトパターンを示す平面図である。実施の形態２の応用例である組合せレイアウトパターンを示す平面図である。実施の形態２の応用例である半導体集積回路を構成するレイアウトパターンを示す平面図である。図７１で示した半導体集積回路の概念を示す説明図である。実施の形態４の応用例である組合せレイアウトパターンである第１のレイアウト例を示す平面図である。実施の形態４の応用例である第２のレイアウト例を示す平面図である。実施の形態４の応用例である第３のレイアウト例を示す平面図である。実施の形態４の応用例である第４のレイアウト例を示す平面図である。実施の形態４の応用例である第５のレイアウト例を示す平面図である。実施の形態４の応用例である第６のレイアウト例を示す平面図である。実施の形態４の応用例である第７のレイアウト例を示す平面図である。実施の形態４の応用例である第８のレイアウト例を示す平面図である。実施の形態４の応用例である第９のレイアウト例を示す平面図である。実施の形態４の応用例である第１０のレイアウト例を示す平面図である。実施の形態５の応用例であるレイアウトパターンを示す平面図である。ＳＯＩ基板のＳＯＩ層に形成される従来のＭＯＳトランジスタの第１の態様のレイアウト構成を示す平面図である。ＳＯＩ基板のＳＯＩ層に形成されるＭＯＳトランジスタの第２の態様のレイアウト構成を示す平面図である。

符号の説明

１，４ａ，４ｂ，７，３１ソース領域、２，５ａ，５ｂ，８，３２ａ，３２ｂドレイン領域、３，６，３３ａ，３３ｂゲート電極、９，９ａ〜９ｃソースタイ領、１０完全分離領域、１１ａ，１１ｂ，１２ａ〜１２ｃ，１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂ部分分離領域、２１ａ〜２５ａ，２１ｂ〜２５ｂタップ領域。

Claims

半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された第２の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第１の導電型のボディ領域として規定され、
前記ボディ領域上に形成されるゲート電極と、
前記ＳＯＩ層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、
前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、
前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の一方ボディ固定用活性領域とをさらに備える、
半導体装置。
請求項１記載の半導体装置であって、
前記ＳＯＩ層内において、前記活性領域の周辺領域のうち、前記ゲート電極の他端近傍領域のみに、前記ＳＯＩ層の下層の一部である他方半導体領域が残存するように形成される、絶縁性を有する他方部分分離領域をさらに備え、前記他方半導体領域は前記ボディ領域に隣接形成される、
半導体装置。
請求項１記載の半導体装置であって、
前記完全分離領域は、前記活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域以外の全ての領域に形成される、
半導体装置。
請求項２記載の半導体装置であって、
前記他方半導体領域に隣接し、外部から固定電位供給可能に形成される他方ボディ固定用活性領域をさらに備える、
半導体装置。
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記ゲート電極の中心部近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第１の導電型の電極領域形成活性領域をさらに備える、
半導体装置。
請求項２あるいは請求項３記載の半導体装置であって、
前記ゲート電極の他端近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第１の導電型の第１の電極領域形成活性領域をさらに備える、
半導体装置。
請求項６記載の半導体装置であって、
前記ゲート電極の中心部近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第２の導電型の第２の電極領域形成活性領域をさらに備える、
半導体装置。
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された第２の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第１の導電型のボディ領域として規定され、
前記ボディ領域上に形成されるゲート電極と、
前記ＳＯＩ層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、
前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、
前記ＭＯＳトランジスタは、前記ボディ領域の電位設定用の外部電位供給領域を有さないことを特徴とする、
半導体装置。
請求項８記載の半導体装置であって、
前記ＳＯＩ層内において、前記活性領域の周辺領域のうち、前記ゲート電極の他端近傍領域のみに、前記ＳＯＩ層の下層の一部である他方半導体領域が残存するように形成される、絶縁性を有する他方部分分離領域をさらに備え、前記他方半導体領域は前記ボディ領域に隣接形成される、
半導体装置。
請求項８記載の半導体装置であって、
前記完全分離領域は、前記活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域以外の全ての領域に形成される、
半導体装置。
請求項９あるいは請求項１０記載の半導体装置であって、
前記ゲート電極の中心部近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第１の導電型の電極領域形成活性領域をさらに備える、
半導体装置。
請求項９あるいは請求項１０記載の半導体装置であって、
前記ゲート電極の他端近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第１の導電型の第１の電極領域形成活性領域をさらに備える、
半導体装置。
請求項１２記載の半導体装置であって、
前記ゲート電極の中心部近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第２の導電型の第２の電極領域形成活性領域をさらに備える、
半導体装置。
請求項１２あるいは請求項１３記載の半導体装置であって、
前記ゲート電極の一端近傍領域において、前記一方電極領域の上層部の一部から前記ボディ領域の上層部の一部にかけて形成される、第２の導電型の第３の電極領域形成活性領域をさらに備える、
半導体装置。
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、ゲート電極を共有する第１及び第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第１の一方電極領域及び第１の他方電極領域を備え、前記第１の一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、
前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第２の一方電極領域及び第２の他方電極領域を備え、前記第２の一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、
前記第１及び第２のＭＯＳトランジスタは、
前記第１及び第２のボディ領域上に形成される共有ゲート電極と、
前記ＳＯＩ層内において、前記第１の一方電極領域、前記第１の他方電極領域及び前記第１のボディ領域からなる第１の活性領域と前記第２の一方電極領域、前記第２の他方電極領域及び前記第２のボディ領域からなる第２の活性領域の周辺領域のうち、前記共有ゲート電極の一端近傍領域に、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記第１のボディ領域に隣接形成され、
前記第１及び第２の活性領域間に位置する前記共有ゲート電極の中心部近傍領域に、前記ＳＯＩ層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域をさらに備え、前記中心部半導体領域は前記第１及び第２のボディ領域に隣接形成され、
前記第１及び第２の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心部及び両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、
前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の一方ボディ固定用活性領域とをさらに備える、
半導体装置。
請求項１５記載の半導体装置であって、
前記ＳＯＩ層内において、前記第１及び第２の活性領域の周辺領域のうち、前記共有ゲート電極の他端近傍領域に、前記ＳＯＩ層の下層の一部である他方半導体領域が残存するように形成される、絶縁性を有する他方部分分離領域をさらに備え、前記他方半導体領域は前記ボディ領域に隣接形成される、
半導体装置。
請求項１５記載の半導体装置であって、
前記完全分離領域は、前記第１及び第２の活性領域の周辺領域のうち、前記共有ゲート電極の一端及び中心部近傍領域以外の全ての領域に形成される、
半導体装置。
請求項１６記載の半導体装置であって、
前記他方半導体領域に隣接し、外部から固定電位供給可能に形成される他方ボディ固定用活性領域をさらに備える、
半導体装置。
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、ゲート電極を共有する第１及び第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第１の一方電極領域及び第１の他方電極領域を備え、前記第１の一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、
前記第２のＭＯＳトランジスタは、前記ＳＯＩ層に選択的に形成された、第２の導電型の第２の一方電極領域及び第２の他方電極領域を備え、前記第２の一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、
前記第１及び第２のＭＯＳトランジスタは、
前記第１及び第２のボディ領域上に形成される共有ゲート電極と、
前記ＳＯＩ層内において、前記第１の一方電極領域、前記第１の他方電極領域及び前記第１のボディ領域からなる第１の活性領域と、前記第２の一方電極領域、前記第２の他方電極領域及び前記第２のボディ領域からなる第２の活性領域との間に位置する前記共有ゲート電極の中心部近傍領域に、前記ＳＯＩ層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域とを備え、前記中心部半導体領域は前記第１及び第２のボディ領域に隣接形成され、
前記第１及び第２の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心及び両端近傍領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、
前記第１及び第２のＭＯＳトランジスタは共に前記第１及び第２のボディ領域の電位設定用の外部電位供給領域を有さないことを特徴とする、
半導体装置。
請求項１９記載の半導体装置であって、
前記第１及び第２の活性領域の周辺領域のうち、前記共有ゲート電極の一端近傍領域に、前記ＳＯＩ層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域をさらに備え、前記一方半導体領域は前記第１のボディ領域に隣接形成される、
半導体装置。
請求項２０記載の半導体装置であって、
前記ＳＯＩ層内において、前記第１及び第２の活性領域の周辺領域のうち、前記共有ゲート電極の他端近傍領域に、前記ＳＯＩ層の下層の一部である他方半導体領域が残存するように形成される、絶縁性を有する他方部分分離領域をさらに備え、前記他方半導体領域は前記第２のボディ領域に隣接形成される、
半導体装置。
請求項１９記載の半導体装置であって、
前記完全分離領域は、前記活性領域の周辺領域のうち、前記共有ゲート電極及び中心部近傍領域以外の全ての領域に形成される、
半導体装置。
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、一方電極領域を互いに共有する第１及び第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された、第２の導電型の共有一方電極領域及び第１の他方電極領域を備え、前記共有一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、
前記第１のボディ領域上に形成される第１のゲート電極をさらに備え、
前記第２のＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された前記共有一方電極領域及び第２の導電型の第２の他方電極領域を備え、前記共有一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、
前記第２のボディ領域上に形成される第２のゲート電極をさらに備え、
前記第１及び第２のＭＯＳトランジスタは、
前記ＳＯＩ層内において、前記共有一方電極領域、前記第１の他方電極領域、前記第１のボディ領域、前記第２の他方電極領域及び前記第２のボディ領域からなる共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の一端近傍領域それぞれのみに、前記ＳＯＩ層の下層の一部である第１及び第２の一方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の一方部分分離領域を備え、前記第１及び第２の一方半導体領域は前記第１及び第２のボディ領域に隣接形成され、
前記共有活性領域の周辺領域のうち、少なくとも、前記第１及び第２のゲート電極それぞれの両端近傍領域及び前記第１及び第２のゲート電極間の領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域と、
前記第１及び第２の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第１の導電型の第１及び第２の一方ボディ固定用活性領域とを備える、
半導体装置。
請求項２３記載の半導体装置であって、
前記第１及び第２の一方部分分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の一端側における前記第１及び第２のゲート電極間の領域にも形成されることにより一体化した共有一方部分分離領域を含み、
前記第１及び第２の一方半導体領域は前記共有一方部分分離領域下で一体化した共有一方半導体領域を含む、
半導体装置。
請求項２３記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の一端側における前記第１及び第２のゲート電極間の領域にもさらに形成され、
前記第１及び第２の一方部分分離領域下の前記第１及び第２の一方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
請求項２３ないし請求項２５のうち、いずれか１項に記載の半導体装置であって、
前記第１及び第２の一方ボディ固定用活性領域は一体化した共有一方ボディ固定用活性領域を含む、
半導体装置。
請求項２５記載の半導体装置であって、
前記第１及び第２の一方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
請求項２３ないし請求項２７のうち、いずれか１項に記載の半導体装置であって、
前記第１及び第２のＭＯＳトランジスタは、
前記ＳＯＩ層内において、前記共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の他端近傍領域のみに、前記ＳＯＩ層の下層の一部である第１及び第２の他方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の他方部分分離領域をさらに備え、前記第１及び第２の他方半導体領域は前記第１及び第２のボディ領域それぞれに隣接形成される、
半導体装置。
請求項２８記載の半導体装置であって、
前記第１及び第２の他方部分分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の他端側における前記第１及び第２のゲート電極間の領域にも形成されることにより一体化した共有他方部分分離領域を含み、
前記第１及び第２の他方半導体領域は前記共有他方部分分離領域下で一体化した共有他方半導体領域を含む、
半導体装置。
請求項２８記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の他端側における前記第１及び第２のゲート電極間の領域にもさらに形成され、
前記第１及び第２の他方部分分離領域下の前記第１及び第２の他方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
請求項２８ないし請求項３０のうち、いずれか１項に記載の半導体装置であって、
前記第１及び第２の他方半導体領域に隣接し、外部から固定電位供給可能に形成される第１及び第２の他方ボディ固定用活性領域をさらに備える、
半導体装置。
請求項３１記載の半導体装置であって、
前記第１及び第２の他方ボディ固定用活性領域は一体化した共有他方ボディ固定用活性領域を含む、
半導体装置。
請求項３１記載の半導体装置であって、
前記第１及び第２の他方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第１の導電型のＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に形成されるＭＯＳトランジスタを有する半導体装置であって、
前記ＭＯＳトランジスタは、一方電極領域を互いに共有する第１及び第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された、第２の導電型の共有一方電極領域及び第１の他方電極領域を備え、前記共有一方電極領域と前記第１の他方電極領域とに挟まれた領域が第１の導電型の第１のボディ領域として規定され、
前記第１のボディ領域上に形成される第１のゲート電極をさらに備え、
前記第２のＭＯＳトランジスタは、
前記ＳＯＩ層に選択的に形成された、前記共有一方電極領域及び第２の導電型の第２の他方電極領域を備え、前記共有一方電極領域と前記第２の他方電極領域とに挟まれた領域が第１の導電型の第２のボディ領域として規定され、
前記第２のボディ領域上に形成される第２のゲート電極をさらに備え、
前記第１及び第２のＭＯＳトランジスタは、
前記ＳＯＩ層内において、前記共有一方電極領域、前記第１の他方電極領域、前記第１のボディ領域、前記第２の他方電極領域及び前記第２のボディ領域からなる共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の一端近傍領域のみに、前記ＳＯＩ層の下層の一部である第１及び第２の一方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の一方部分分離領域を備え、前記第１及び第２の一方半導体領域は前記第１及び第２のボディ領域にそれぞれ隣接形成され、
前記共有活性領域の周辺領域のうち、少なくとも、前記第１及び第２のゲート電極それぞれの両端近傍領域及び前記第１及び第２のゲート電極間の領域以外の領域に、前記ＳＯＩ層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、
前記第１及び第２のＭＯＳトランジスタは共に前記第１及び第２のボディ領域の電位設定用の外部電位供給領域を有さないことを特徴とする、
半導体装置。
請求項３４記載の半導体装置であって、
前記第１及び第２の一方部分分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の一端側における前記第１及び第２のゲート電極間の領域にも形成されることにより一体化した共有一方部分分離領域を含み、
前記第１及び第２の一方半導体領域は前記共有一方部分分離領域下で一体化した共有一方半導体領域を含む、
半導体装置。
請求項３４記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の一端側における前記第１及び第２のゲート電極間の領域にもさらに形成され、
前記第１及び第２の一方部分分離領域下の前記第１及び第２の一方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
請求項３４ないし請求項３６のうち、いずれか１項に記載の半導体装置であって、
前記第１及び第２のＭＯＳトランジスタは、
前記ＳＯＩ層内において、前記共有活性領域の周辺領域のうち、前記第１及び第２のゲート電極の他端近傍領域のみに、前記ＳＯＩ層の下層の一部である第１及び第２の他方半導体領域が残存するように形成される、絶縁性を有する第１及び第２の他方部分分離領域をさらに備え、前記第１及び第２の他方半導体領域は前記第１及び第２のボディ領域にそれぞれ隣接形成される、
半導体装置。
請求項３７記載の半導体装置であって、
前記第１及び第２の他方部分分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の他端側における前記第１及び第２のゲート電極間の領域にも形成されることにより一体化した共有他方部分分離領域を含み、
前記第１及び第２の他方半導体領域は前記共有他方部分分離領域下で一体化した共有他方半導体領域を含む、
半導体装置。
請求項３７記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第１及び第２のゲート電極の他端側における前記第１及び第２のゲート電極間の領域にもさらに形成され、
前記第１及び第２の他方部分分離領域下の前記第１及び第２の他方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
請求項８あるいは請求項２０記載の半導体装置であって、
前記一方半導体領域は結晶欠陥領域を有する、
半導体装置。
請求項２，請求項９，請求項１６あるいは請求項２１記載の半導体装置であって、
前記他方半導体領域は結晶欠陥領域を有する、
半導体装置。
請求項１９記載の半導体装置であって、
前記中心部半導体領域は結晶欠陥領域を有する、
半導体装置。
請求項３４記載の半導体装置であって、
前記第１及び第２の一方半導体領域は結晶欠陥領域を有する、
半導体装置。
請求項２８あるいは請求項３７記載の半導体装置であって、
前記第１及び第２の他方半導体領域は結晶欠陥領域を有する、
半導体装置。