JP2007281453A - 半導体電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】電流ヒステリシス特性が良好で順方向ゲートリークを低減させることができるガリウムナイトライド系電界効果トランジスタを提供すること。
【解決手段】ゲート絶縁膜１０８を有するガリウムナイトライド系電界効果トランジスタ１００において、ゲート絶縁膜１０８を構成する材料の一部もしくは全部が、比誘電率９以上２２以下の誘電体であり、ゲート絶縁膜１０８に接する半導体結晶層Ａ１０４と、半導体結晶層Ａ１０４に近接して、半導体結晶Ａ１０４よりも大きな電子親和力を有する半導体結晶層Ｂ１０３から構成されるヘテロ接合を有している。ゲート絶縁膜１０８を構成する材料の少なくとも一部に、ＨｆＯ₂ 、ＨｆＡｌＯ、ＨｆＡｌＯＮ、又はＨｆＳｉＯ等の酸化ハフニウムを含むようにするのが好ましい。
【選択図】図１

Description

本発明は、半導体電界効果トランジスタ、半導体集積回路及びそれらの製造方法に関する。

電界効果トランジスタは増幅器、スイッチなどの電子部品として広く使われており、電流の経路（チャネル）の形態によりいくつかに分類される。一形態に２次元電子ガス（２ＤＥＧ）を利用したものがあるが、２ＤＥＧを利用した電界効果トランジスタは２ＤＥＧを形成する界面の形態により２種に分かれる。一つは酸化膜/半導体結晶界面に形成したものであり、もうひとつは同系の半導体結晶/半導体結晶界面に形成したものである。前者の代表例としてＳｉ−ＭＯＳ電界効果トランジスタがあり、後者の代表例としてＧａＮ系の高電子移動度電界効果トランジスタ（ＧａＮ−ＨＥＭＴ）がある。

Ｓｉ−ＭＯＳ電界効果トランジスタは、ゲートバイアスを制御することにより、Ｓｉ酸化膜/ Ｓｉ半導体結晶界面に極性の反転したチャネルを形成する構成となっており、ゲートバイアスを順方向（ｎ型チャネルであれば正の電圧）に印加すれば、酸化膜の耐圧の範囲内において、より多くのキャリアを該界面に誘起することができ、より高い電流密度を得ることができるという優れた面を有している。しかし、電子が結晶系の異なる界面を走行するため、界面の結晶格子の乱れによる散乱を受け、十分な電子走行速度が得られず、高周波信号の増幅や高速なスイッチイングには限界があるという問題点を有している。

一方、ＧａＮ−ＨＥＭＴの場合には、親和力の異なる同系の半導体結晶であるＡｌＧａＮ層とＧａＮ層とを接合することにより、その接合界面にキャリアを誘起しチャネルを形成する構成となっている。この界面は同系結晶のヘテロ接合界面であるため、電子の散乱は小さく、高い電子走行速度が実現できるため、高周波信号の増幅や高速なスイッチイングに適している。しかし、ＧａＮ−ＨＥＭＴの場合、順方向ゲートバイアスを印加することにより、ドレイン電流密度を向上させることはほぼ不可能である。それは同系の結晶間では電子親和力の差が小さいため、誘起されたキャリアが容易に電子親和力の小さい結晶を通り抜けてゲート電極に流れこむ、所謂ゲートリークを生じるためである。この問題点を改善するため、ＡｌＧａＮ層のＡｌ組成を増やすことによりＡｌＧａＮ層とＧａＮ層との電子親和力の差を大きくする手法が公知である（非特許文献１）。順方向ゲートリークを低減する他の手法として、半導体結晶層に接して該半導体結晶層よりも小さな電子親和力を有する材料による膜を積層する手法も公知である（非特許文献２）。
Masataka higashiwaki et al., Japanese journal of applied physics, Vol44.No16,2005 Narihiko maeda et al., applied physics letter 87,073504,2005

しかし、ＡｌＧａＮ層のＡｌ組成を増やす方法によると、界面での合金散の増加や界面の格子不整合拡大による結晶性の悪化などの問題点を生じ、期待されるほどの効果は挙げられない。

また、半導体結晶層に接して該半導体結晶層よりも小さな電子親和力を有する材料による膜を積層する手法によると、逆方向のリーク電流は大きく低減できたが、順方向のリーク電流を下げる効果は充分ではなく、そのため十分な順方向ゲートバイアスは印加できず、実用には限界があった。

このように、従来技術によると、高い電子走行速度、高い利得、高いドレイン電流密度を兼ね備えた電界効果トランジスタを作製することは困難であった。

本発明の目的は、従来技術における上述の問題を解決することができる、高性能のガリウムナイトライド系電界効果トランジスタを提供することにある。

本発明の他の目的は、電流ヒステリシス特性が良好で順方向ゲートリークを低減させることができる、ガリウムナイトライド系電界効果トランジスタを提供することにある。

本発明の他の目的は、高い電子速度、高い利得、高いドレイン電流密度を実現することができるガリウムナイトライド系電界効果トランジスタを提供することにある。

上記課題を解決するため、本発明による電界効果トランジスタは、ガリウムナイトライド系の半導体結晶層Ａと半導体結晶層Ｂとの間のヘテロ界面に誘起されたキャリアをチャネルとしており、半導体結晶層Ａとゲート電極との間にゲート絶縁膜を設け、該ゲート絶縁膜の材料の少なくとも一部に酸化ハフニウムを含むようにしたものである。

請求項１の発明によれば、ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであって、該ゲート絶縁膜に接する半導体結晶層Ａと、該半導体結晶Ａよりも大きな電子親和力を有しており該半導体結晶層Ａに近接して設けられた半導体結晶層Ｂとから構成されるヘテロ接合を有しており、該ゲート絶縁膜を構成する材料の一部もしくは全部が比誘電率９以上２２以下の誘電体であることを特徴とする半導体電界効果トランジスタが提案される。

請求項２の発明によれば、請求項１の発明において、前記半導体結晶層Ａが、Ａｌ_x Ｉｎ_y Ｇａ_(1-x-y) Ｎ系結晶（０≦ｘ、ｙ≦１、ｘ＋ｙ≦１）である半導体電界効果トランジスタが提案される。

請求項３の発明によれば、請求項１又２の発明において、前記ゲート絶縁膜を構成する材料の一部または全部が酸化ハフニウムを含む半導体電界効果トランジスタが提案される。

請求項４の発明によれば、請求項１、２又は３の発明において、前記ゲート絶縁膜を構成する材料の一部または全部がＨｆ_x Ａｌ_1-x Ｏ_y （０＜ｘ＜１、１≦ｙ≦２）を含む半導体電界効果トランジスタが提案される。

請求項５の発明によれば、請求項１、２、３又は４の発明において、前記半導体層Ａのゲート下部の厚さが、前記半導体層Ａの他の部位の厚さより薄くなっている半導体電界効果トランジスタが提案される。

請求項６の発明によれば、請求項１〜５のいずれかに記載の半導体電界効果トランジスタが構成要素となっていることを特徴とする半導体集積回路が提案される。

請求項７の発明によれば、請求項１〜５のいずれかに記載の半導体電界効果トランジスタの製造方法において、ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体電界効果トランジスタの製造方法が提案される。

請求項８の発明によれば、請求項７の発明において、前記熱処理がゲート電極の形成後に実施される半導体電界効果トランジスタの製造方法が提案される。

請求項９の発明によれば、請求項７又は８の発明において、前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む半導体電界効果トランジスタの製造方法が提案される。

請求項１０の発明によれば、請求項１、２、３、４、５、７、８又は９に記載の半導体電界効果トランジスタの製造方法であって、ゲート金属又はゲート絶縁膜が接する半導体層の表面を、少なくとも塩素系ガスを含むプラズマに暴露する工程を含むことを特徴とする半導体電界効果トランジスタの製造方法が提案される。

請求項１１の発明によれば、請求項６に記載の半導体集積回路の製造方法において、前記ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体集積回路の製造方法が提案される。

請求項１２の発明によれば、請求項１１に記載の発明において、前記熱処理が、ゲート電極の形成後に実施される半導体集積回路の製造方法が提案される。

請求項１３の発明によれば、請求項１１又は１２に記載の発明において、前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む半導体集積回路の製造方法が提案される。

請求項１４の発明によれば、請求項６、１１、１２又は１３に記載の半導体集積回路の製造方法であって、ゲート金属またはゲート絶縁膜が接する半導体層表面を少なくとも塩素系ガスを含むプラズマに暴露することを特徴とする半導体集積回路の製造方法が提案される。

本発明によれば、チャネル層が電子の散乱の小さな同系の半導体結晶層界面に形成されることにより高い移動度を有し、かつ最適な誘電率をもつゲート絶縁膜が結晶層表面に配されることにより、大きな順方向ゲートバイアスが印加でき、それにより極めて大きなドレイン電流密度を実現した高性能の電界効果トランジスタを提供することができ、その工業的な意義はきわめて大きい。

以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
図１は、本発明による電界効果トランジスタの実施の形態の一例の断面図である。本実施の形態では、下地基板１０１上に、本発明による、ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであるＧａＮ−ＨＥＭＴを複数形成してなる、半導体集積回路の場合を例にとって説明するが、本発明はＧａＮ−ＨＥＭＴに限定されるものではなく、また半導体集積回路に限定されるものでもない。

図１に示す半導体集積回路１は、下地基板１０１上に本発明による電界効果トランジスタ１００が複数形成されて成っているが、図１では、簡単化のため、電界効果トランジスタ１００は１つだけ示されている。半導体集積回路１には、電界効果トランジスタ１００以外の各種デバイスが設けられていても良いことは勿論であるが、電界効果トランジスタ１００のみを複数設けた構成であってもよい。ここでは、電界効果トランジスタ１０１は、ガリウムナイトライド系電界効果トランジスタであるＧａＮ−ＨＥＭＴとして構成されている。

以下、図１を参照しながら、１つの電界効果トランジスタ１００に着目してその構成、動作につき説明するが、図示していない他の電界効果トランジスタについても同様である。電界効果トランジスタ１００は、下地基板１０１の上に緩衝層１０２が形成されて成る基板上に形成されている。

下地基板１０１としては、ＳｉＣ基板、サファイヤ基板、Ｓｉ基板、ＧａＮ基板など、下地基板１０１上に形成されるエピタキシャル層との間で格子乗数差が小さいか又は殆ど無い単結晶基板を用いることができる。下地基板１０１は、半絶縁性のものが好ましいが、導電性のものであっても使用できる。様々なサイズのものが市販されているが大きさに制限は無い。また、様々なオフ角度およびオフ方位のものが市販されているがこれらにも制限はなく、どのようなものでも使用できる。下地基板１０１の面方位は極性面でも無極性面でも制限無く使用できる。このように、下地基板１０１は市販されているものを使用することができる。

下地基板１０１の上に設けられている緩衝層１０２は、下地基板１０１の上に設けられる各種の半導体結晶層と下地基板１０１との間の格子定数差に因り生じるひずみの緩和や、下地基板１０１に含まれている不純物の影響を防止するなどの目的で導入されている。緩衝層１０２の材料としてはＡｌＮ、ＡｌＧａＮ、ＧａＮなどが使用できる。緩衝層１０２は、下地基板１０１上にこれらの材料をＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などにより積層して形成することができる。使用する原料は各成長方法に適した原料が市販されているのでこれを用いるのがよい。緩衝層１０２の厚みに特に制限は無いが通常３０００Åから２０μｍの範囲である。

緩衝層１０２の上には、半導体結晶層Ｂ１０３が形成されており、半導体結晶層Ｂ１０３の上には別の半導体結晶層Ａ１０４が形成されている。半導体結晶層Ａ１０４はゲート絶縁膜１０８に接しており、半導体結晶層Ａ１０４よりも大きな電子親和力を有しており半導体結晶層Ａ１０４に近接して設けられた半導体結晶層Ｂ１０３とによりヘテロ接合が構成されている。図１に示される例では、半導体結晶層Ｂ１０３の一方の面は半導体結晶層Ａ１０４の一方の面と直接接する構成となっており、ゲートバイアス印加時に半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との界面であって半導体結晶層Ｂ１０３側にチャネルを形成することができるようになっている。

上記チャネルが形成されるようにするため、半導体結晶層Ｂ１０３は、半導体結晶層Ａ１０４よりも電子親和力が大きくなるようにすることが必要である。以下に、上記チャネルを構成するために設けられている、２つの半導体結晶層Ｂ１０３、及び半導体結晶層Ａ１０４について詳しく説明する。

半導体結晶層Ｂ１０３の材料としてはＧａＮを使用することができる。半導体結晶層Ｂ１０３の積層は、緩衝層１０２の場合と同様に、ＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などを使用して行うことができる。使用する原料は、緩衝層１０２の場合と同様に、各成長方法に応じて原料が市販されているのでこれを用いることができる。半導体結晶層Ｂ１０３の厚みは、特に制限は無いが３０００Åから５μｍの範囲であり、より好ましくは５０００Åから３μｍの範囲であり、さらに好ましくは７００Åから２μｍの範囲である。

半導体結晶層Ａ１０４は、半導体結晶層Ｂ１０３上にＡｌＧａＮもしくはＡｌＩｎＧａＮを結晶成長させて形成することができ、半導体結晶層Ｂ１０３の結晶成長方法は、半導体結晶層Ｂ１０３の場合と同様である。半導体結晶層Ａ１０４として、ＡｌＧａＮを結晶成長させると、半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との間で格子定数差が生じ、これによりピエゾ電界を発生させ、界面であって半導体結晶層Ｂ１０３側（ＧａＮ層側）にフリーキャリアを誘起させることができる。

一方、半導体結晶層Ａ１０４としてＡｌＩｎＧａＮを結晶成長させると、ＡｌとＩｎとの組成比を調整し半導体結晶層Ｂ１０３、及び半導体結晶層Ａ１０４を格子整合させることにより、ピエゾ電界が発生するのを防ぎ、ゲートバイアスゼロにおいてフリーキャリアが発生せずチャネルが形成されない状態、すなわちＥ−ｍｏｄｅ動作する電界効果トランジスタを作製することができる。

本発明による電界効果トランジスタの半導体結晶層Ａ１０４は、いずれでもよいが、いずれの場合であっても、ゲートバイアス印加時に半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との界面の半導体結晶層Ｂ１０３側にチャネルが形成されるように、半導体結晶層Ｂ１０３は導体結晶層Ａ１０４よりも電子親和力が大きくなるように材料系および組成を選択することが重要である。

半導体結晶層Ａ１０４において、そのＡｌの組成は、半導体結晶層Ｂ１０３に比べて半導体結晶層Ａ１０４が十分小さな電子親和力となるよう、大きくすることが好ましい。しかし、先に述べたとおり、Ａｌの組成を大きくするとＡｌＧａＮ層の結晶性の劣化が起こり、得られた電界効果トランジスタの性能の低下や動作不良を起こすことなどから、これらの要因を勘案して最適値を選ぶことが必要である。このような事情から、Ａｌの組成の範囲としては通常０．１から０．６が好ましく、より好ましくは０．１５から０．５の範囲であり、さらに好ましくは０．２から０．４の範囲である。

半導体結晶層Ａ１０４の積層は、緩衝層１０２や半導体結晶層Ｂ１０３の場合と同様に、ＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などを使用して行うことができる。使用する原料は各成長方法に応じて原料が市販されているのでこれを用いるのが好ましい。半導体結晶層Ａ１０４の厚みは、特に制限は無いが、３０Åから６００Åの範囲であり、より好ましくは１００Åから５００Åの範囲であり、さらに好ましくは１５０Åから４００Åの範囲である。

本実施の形態では、半導体結晶層Ａ１０４を単層とした。しかし、半導体結晶層Ａ１０４を弾性変形限界内の厚みを持つＧａＮ層とＡｌＧａＮ層との繰り返し積層構造や、ＩｎＧａＮとＡｌＧａＮとの繰り返し積層構造としてもよい。

半導体結晶層Ａ１０４上には、ソース電極１０５およびドレイン電極１０６が形成されているほか、ゲート絶縁膜１０８を介してゲート電極１０９が形成されている。符号１０７で示されるのは、素子分離のための分離層であり、分離層１０７を設けることによって、基板上に、上記した層構造を有する複数の電界効果トランジスタ１００が相互に電気的に干渉しないようにして形成されている。

ゲート絶縁膜１０８を設けることにより、ゲート電極１０９に順方向バイアス電圧を印加したときのリーク電流を小さくできるので、大きな順方向電圧を印加することができるようになる。この場合、ゲート絶縁膜１０８の膜厚を厚くする程、リーク電流を小さく抑えることができるが、ゲート絶縁膜１０８の膜厚が厚くなると、ゲート絶縁膜１０８と半導体結晶層Ａ１０４との界面に電子の中間準位が形成されやすく、電流ヒステリシスを起こす。

そこで、本発明者は、ガリウムナイトライド系電界効果トランジスタのゲート絶縁膜の材料につき鋭意検討した結果、ゲート絶縁膜の材料として酸化ハフニウムを含む材料を使用することにより、電流ヒステリシスの発生を抑えて、順方向バイアス電圧印加時のリーク電流を小さくできる、高性能のガリウムナイトライド系電界効果トランジスタを実現できることを見出した。

半導体結晶層Ａ１０４上にゲート絶縁膜１０８として比誘電率９より大きく２２以下の誘電体を形成する。この範囲を逸脱した場合、順方向リーク電流を効果的に抑止できない。比誘電率９以上２２以下の誘電体であれば効果があるが、この範囲においてもゲートリーク低減には１３から１８の範囲がより好ましい。誘電率が９より大きく２２以下である材料としてはＣｒ₂ Ｏ₃ 、ＣｕＯ、ＦｅＯ、ＰｂＣＯ₃ 、ＰｂＣｌ₂ 、ＰｂＳＯ₄ 、ＳｎＯ₂ 、ＺｒＯ₂ 、ＺｒＳｉＯ₄ 、Ｔａ₂ Ｏ₅ 、ＴｉＯ₂ 、ＢａＴｉＯ、ＨｆＳｉＯ₂ 、ＨｆＡｌＯ、Ｌａ₂ Ｏ₃ 、ＣａＨｆＯ、ＨｆＡｌＯＮなどがある。これらの材料系はいずれも効果があるが、駆動時の電流ヒステリシスの少なさなどからＬａ₂ Ｏ₃ 、ＣｕＯ、ＺｒＳｉＯ₄ 、ＨｆＳｉＯ₂ 、ＨｆＯ₂ 、ＨｆＡｌＯ、ＣａＨｆＯがより好ましく、ＨｆＯ₂ 、ＨｆＡｌＯＮ、ＨｆＡｌＯ、ＨｆＳｉＯがさらに好ましく、もっとも好ましくはＨｆＡｌＯである。

これらの材料の結晶系はリークが小さいことなどの理由から、ゲート絶縁膜１０８として用いるのにアモルファスもしくは単結晶が好ましく、製膜の容易さなどからアモルファスであることがより好ましい。

このように、ゲート絶縁膜１０８を構成する材料の一部また全部が酸化ハフニウムを含む場合、例えば、ゲート絶縁膜を構成する材料の一部または全部がＨｆ_x Ａｌ_1-x Ｏ_y （０＜ｘ＜１、１≦ｙ≦２）を含む場合、リーク電流を効果的に減少させることができ、その調節を可能にすることができる。

ゲート絶縁膜１０８は上記材料と他の材料との積層構造としても良い。例えば、電流コラプス現象を抑制できる絶縁膜として知られるＳｉＮを、ゲート絶縁膜１０８に用いることができるとして例示した上記材料との間に、１ｎｍから１０ｎｍの膜厚で挿入するようにした積層構造を採用することができる。この場合において、組み合わせる絶縁膜材料の種類に制限は無い。厚みとしては、効果的なリーク電流抑制と相互コンダクタンス、ヒステリシスなどを勘案して、３ｎｍから４０ｎｍの範囲が好ましく、５ｎｍから３０ｎｍの範囲がより好ましく、７ｎｍから２０ｎｍがもっとも好ましい。

また、半導体結晶層Ｂ１０３及び又は半導体結晶層Ａ１０４の一部をエッチングにより除去した構造（リセス構造）としてもよい。これにより、電界効果トランジスタの利得を向上させたり、閾値電圧を正になるよう調整することによりＥ−ｍｏｄｅ動作させることが可能である。

ゲート絶縁膜１０８の形成法としては、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、蒸着法、スパッタリング法などが利用できる。

これらの手法でゲート絶縁膜１０８を形成した後、アニール処理することにより、電流ヒステリシスを低減させることができる。したがって、図１に示す半導体集積回路１を製造する場合、または図１に示す構成の電界効果トランジスタ１００を単体で製造する場合、その電流ヒステリシス特性を改善させるために、ゲート絶縁膜１０８を形成した後、アニール処理するのが効果的である。

このアニール処理は、ゲート絶縁膜１０８の形成後からデバイス封止までの間の適宜のタイミングで実施すればよい。該アニール処理は３００℃以上の温度でかつゲート絶縁膜１０８の耐熱性の範囲内（アモルファス維持できる範囲）で実施するが、通常は３００℃から９００℃の範囲である。アニール処理温度を３００℃〜９００℃の範囲で行うことにより、アニール処理をしない場合に比べて、その電流ヒステリシス特性をより一層改善させることができる。アニール処理時間は特に制限は無いが、効果と工業的効率性の兼ね合いの観点から１０秒から６０分の範囲が好ましい。雰囲気は窒素および／あるいはＡｒが好ましく、より好ましくは窒素である。

ゲート絶縁膜１０８の上に形成されるゲート電極１０９、ソース電極１０５、ドレイン電極１０６の材料としては、通常のＧａＮ−ＨＥＭＴデバイスで使用する材料、および手法がそのまま利用できる。すなわち、ゲート電極１０８の材料としては、Ｎｉ／Ａｕ、Ｐｔなどである。ソース電極１０５、ドレイン電極１０６の材料としてはＴｉ／Ａｌ、Ｔｉ／Ｍｏなどである。それらの形成は、スパッタリング法、蒸着法、ＣＶＤ法などを用いることができる。

アニール処理はゲート電極形成後に実施しても良い。その場合、ヒステリシスが低減できかつゲート電極材料にダメージを与えない温度範囲で実施する。このような温度範囲はゲート電極材料の耐熱性との兼ね合いで決定されるが、一般的には３００から６００の範囲である。

上記において、本発明を実施の形態の一例に基づいて説明したが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の技術的範囲はこれらの実施の形態に限定されない。本発明の技術的範囲は、特許請求の範囲によって示され、さらに特許請求の範囲の記載と均等の意味及びその範囲内でのすべての変形を含むものである。

以下に実施例を示して本発明をさらに詳細に説明するが、以下に示す実施例はあくまで例示であって、本発明はこれにより制限されるものではない。

（実施例１）
図１に示した構成のＧａＮ−ＨＥＭＴを以下のようにして作成した。
下地基板１０１として用意された半絶縁性のＳｉＣ基板を硫酸と過酸化水素水の混合液で洗浄処理した後、ＭＯＣＶＤ炉中で６００℃に加熱し、キャリアガスとして水素を６０ＳＬＭ、アンモニアを４０ＳＬＭ、恒温槽温度３０℃に設定した容器からＴＭＡを４０ｓｃｃｍ流し、ＡｌＮを緩衝層１０２として５００Å成長した。

ついで下地基板１０１の温度を１１５０℃に変更し、ＴＭＡ流量を０ｓｃｃｍにしたのち、恒温槽温度３０℃に設定した容器からＴＭＧを４０ｓｃｃｍ流し、緩衝層１０２上にＧａＮ層を半導体結晶層Ｂ１０３として２μｍ積層した。

ついでＴＭＧの流量を１００ｓｃｃｍに変更し、高温槽温度３０℃の容器からＴＭＡを３３ｓｃｃｍ流し、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮを半導体結晶層Ａ１０４として４００Å成長した。ついで下地基板１０１を室温付近まで降温した後、反応炉より取り出した。

その後、ホトリソグラフィー法でソース電極およびドレイン電極形状にレジスト開口を形成し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ金属膜を２００Å／１５００Å／２５０Å／５００Åの厚みにＥＢ蒸着法で積層した。ついでリフトオフ法により開口部以外の金属膜を除去しソース電極１０５とドレイン電極１０６を形成した。引き続きオーミック性を上げるため窒素雰囲気中にて８００℃で３０秒間ＲＴＡ処理をした。

基板を取り出し、ホトリソグラフィー法によりレジストパターンを形成した後、これをマスクとし、Ｎ⁺ イオンのイオン打ち込みにより、３０００Åの深さまで分離層１０７を形成した。Ｎ⁺ イオンのｄｏｓｅ量は、２×１０¹⁴／ｃｍ² とした。イオン打ち込み後、レジストを除去した。

その後、ホトリソグラフィー法により、ゲート絶縁膜を形成する領域にレジスト開口を設けた後、開口部を希釈したＨＣｌ水溶液で洗浄した。スパッタリング装置に移し、ＲＦスパッタリング法により、Ｈｆ_0.6 Ａｌ_0.4 Ｏ₂ を堆積した。膜厚について、８ｎｍ（サンプル１）、１６ｎｍ（サンプル２）、２４ｎｍ（サンプル３）の３水準のサンプルを作製した。下地基板１０１をスパッタリングするガスとしてＡｒを用いた。スパッタ電力は０．４８ｋＷとした。スパッタリング時の反応炉圧力は０．４５Ｐａとした。スパッタリングターゲットとしてはＨｆ_0.6 Ａｌ_0.4 Ｏ₂ の焼結体を用いた。その後、リフトオフによりゲート絶縁膜１０８を形成した。

ついで、同じくホトリソグラフィー法にてゲート電極形状の開口を形成した後、Ｎｉ／Ａｕ金属膜を２００Å／１０００Åの厚みに電子ビーム蒸着法で形成し、ソース電極と同様の手法でリフトオフし、ゲート電極１０９を形成した。

ついで、以上のように処理された下地基板１０１をアニール炉に移し、窒素中にて５００℃で３０分アニールした。

このようにしてゲート長２μｍ、ゲート幅３０μｍであるが、ゲート絶縁膜の厚さのみが異なる３つのＧａＮ−ＨＥＭＴ、ＧａＮ−ＨＥＭＴ１（ゲート絶縁膜８ｎｍ）、ＧａＮ−ＨＥＭＴ２（ゲート絶縁膜１６ｎｍ）、ＧａＮ−ＨＥＭＴ３（ゲート絶縁膜２４ｎｍ）を作製した。

ＧａＮ−ＨＥＭＴ１について同一の加工プロセスで作製したショットキーダイオードについてＣＶ測定を行い、ゲート絶縁膜の比誘電率を求めたところ、１６であった。

以上のようにして作製された、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、及びＧａＮ−ＨＥＭＴ３のそれぞれにつき、ドレイン電極接地で２端子という条件で、ゲート電流密度―ゲート電圧特性を測定した。この測定結果を図３に示す。

さらに、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、及びＧａＮ−ＨＥＭＴ３のそれぞれにつき、ソース電極接地で３端子という条件で、ドレイン電流密度の遷移特性を測定した。この際、ドレイン電極には２０Ｖのバイアスを印加した。この測定結果を図４に示す。

ＧａＮ−ＨＥＭＴ１のドレイン電流密度−ドレイン電圧曲線のヒステリシス特性を測定した。この際、ゲート電極には−２Ｖを印加した。この測定結果を図６に示す。

（比較例１）
図２に比較例として作製したＧａＮ−ＨＥＭＴを含む半導体集積回路の断面概略図を示す。図１に示した本発明の一実施形態と図２に示す比較例との構造上の違いは、比較例にあっては、各電界効果トランジスタにゲート絶縁膜が設けられていないことであり、その他の構造は両者とも同じである。図２において、２０１は下地基板、２０２は緩衝層、２０３は半導体結晶層Ｂ、２０４は半導体結晶層Ａ、２０５はソース電極、２０６はドレイン電極、２０７は分離層、２０８はゲート電極である。

実施例１と同様の手法で、ＳｉＣ基板を下地基板２０１とし、その上にＡｌＮ層を緩衝層２０２として５００Åの厚さに形成し、、ＧａＮ層を半導体結晶層Ｂ２０３として２μｍの厚さに形成し、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮ層を半導体結晶層Ａ２０４として４００Å厚に形成した。つぎに、上述のように処理された下地基板２０１を室温付近まで降温した後、反応炉よりエピタキシャル基板として取り出した。

反応炉より取り出したエピタキシャル基板に、実施例１と同じ手法でソース電極２０５ドレイン電極２０６、分離層２０７を形成した後、ゲート絶縁膜を積層せず、リソグラフィー法でゲート電極形状に開口を形成し、開口部を希釈したＨＣｌ水溶液で洗浄した。ついで実施例１と同じ手法で、ゲート電極２０８を形成した。このようにしてゲート長２μｍ、ゲート幅３０μｍのＧａＮ−ＨＥＭＴ４を作成した。

このＧａＮ−ＨＥＭＴ４につき、ドレイン電極接地で２端子の条件で、ゲート電流密度―ゲート電圧特性を測定した。この測定結果が図３に示されている。

また、ＧａＮ−ＨＥＭＴ４につき、ソース電極接地で３端子の条件で、ドレイン電流密度の遷移特性を測定した。この際、ドレイン電極には２０Ｖのバイアスを印加した。この測定結果が図４に示されている。

（比較例２）
実施例１と同様の手法で、下地基板２０１としてのＳｉＣ基板上に、ＡｌＮの緩衝層２０２を５００Å、ＧａＮの半導体結晶層Ｂ２０３を２μｍ、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮの半導体結晶層Ａ２０４を４００Å、順次成長した。

ついで、以上のように処理された下地基板２０１に、実施例１と同じ手法で分離層２０７、ソース電極２０５、ドレイン電極２０６、ゲート絶縁膜（厚み８ｎｍ）、ゲート電極２０８を形成した後、所要の電極を形成した。アニール処理は行わなかった。このようにしてゲート長２μｍ、ゲート幅３０μｍのＧａＮ−ＨＥＭＴ５を作製した。

ＧａＮ−ＨＥＭＴ５のドレイン電流密度−ドレイン電圧曲線のヒステリシス特性を測定した。この際、ゲート電極には−２Ｖを印加した。この測定結果を図５に示す。

図３を参照すると、実施例１で作製したＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、ＧａＮ−ＨＥＭＴ３は、比較例１のＧａＮ−ＨＥＭＴ４と比べて、大幅にゲート電流が低減された。特に順方向のゲートバイアス印加時のゲート電流の抑制効果が著しく改善されたことが判る。図３から明らかなように、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２では＋８Ｖまで、ＧａＮ−ＨＥＭＴ３では＋９Ｖまで順方向の電圧の印加幅を拡大できた。

一方、ＧａＮ−ＨＥＭＴ４ではゲート電圧が０Ｖを超えると、大きなリーク電流が発生するため、０Ｖより大きなゲート電圧を印加することが出来なかった。

図４を参照すると、実施例１のＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、ＧａＮ−ＨＥＭＴ３の各最大ドレイン電流密度を、比較例１のＧａＮ−ＨＥＭＴ４のそれと比べた場合、ＧａＮ−ＨＥＭＴ１で約９５％、ＧａＮ−ＨＥＭＴ２で１０５％、ＧａＮ−ＨＥＭＴ３で１１５％向上した。

図６における実施例１のＧａＮ−ＨＥＭＴ１のドレイン電流密度―ドレイン電圧曲線の掃引方向を変えた場合の差は、図５に示されたＧａＮ−ＨＥＭＴ４におけるそれと比べて大幅に小さく、アニール処理によりヒステリシスが大幅に低減したことが確認できた。

（実施例２）
図７に示した構成のＧａＮ−ＨＥＭＴを以下のようにして作成した。なお、図７の各部のうち、図１の各部に対応する部分には同一の符号を付してある。実施例１に示したと同様の手法で下地基板１０１の洗浄から、Ｎ＋打ち込みまでを行い、ついで実施例１と同様の手法でゲート絶縁膜を形成する領域にレジスト開口を設けた。

その後、基板をＩＣＰプラズマ装置に移し、アルゴン、２塩化メタン（ＣＨ２Ｃｌ２）、塩素の混合ガスの放電ガス（プラズマ）で開口部に露出した半導体基板をエッチングした。すなわち、ゲート金属またはゲート絶縁膜が接する半導体層である半導体結晶層Ａ１０４の表面を少なくとも塩素系ガスを含むプラズマに暴露することによりエッチングした。その際、ゲート絶縁膜１０８を設ける部分の半導体結晶層Ａ１０４の厚さが、半導体結晶層Ａ１０４のその他の部分の厚さよりも薄くなるようにエッチングを行った。このようなエッチング工程により、半導体結晶層Ａ１０４のゲート下部の厚さを半導体結晶層Ａ１０４の他の部位の厚さより薄くする工程を施し、結局、半導体結晶層Ｂ１０３のゲート電極１０９の配設位置に凹部を形成した。

その後、基板をＩＣＰプラズマ装置から取り出し、基板を取り出した後、実施例１に示した同様の手法でゲート絶縁膜、ゲート電極を形成し、その後実施例１に示したと同様の処理を行い、ＧａＮ−ＨＥＭＴ５を作製した。したがって、実施例２の場合には、図７に示されるように、ゲート絶縁膜１０８は半導体結晶層Ａ１０４のゲート電極１０９の配設位置に形成された凹部内に形成され、凹部内のゲート絶縁膜１０８の上にゲート電極１０９が形成されている。図７の例では、ゲート電極１０９の下部は凹部内に形成され、ゲート電極１０９の上部は半導体結晶層Ａ１０４の表面から突出した形態となっている。

このようにして得られた実施例２のＧａＮ−ＨＥＭＴのドレイン電流密度の遷移特性を評価した。ゲート電圧０Ｖにおいてドレイン電流密度がゼロを示した（真性エンハンスメントモード）。閾値電圧は＋１．９Ｖであった。また、最大電流密度はゲート電圧＋３．６Ｖにおいて２７３ｍＡ／ｍｍであり、真性エンハンスメントモードを特性を有するＧａＮ−ＨＥＭＴとしては非常に大きな値を示した。

本発明の一実施形態を示す概略断面図。 比較例のデバイスの概略断面図。 実施例１と比較例１とのゲート電流密度―ゲート電圧特性を示す図。 実施例１と比較例１とのドレイン電流密度の遷移特性を示す図。 比較例２のドレイン電流−ドレイン電圧曲線のヒステリシス特性を示す図。 実施例１のドレイン電流−ドレイン電圧曲線のヒステリシス特性を示す図。 実施例２のデバイスの概略断面図。

符号の説明

１０１、２０１ 下地基板
１０２、２０２ 緩衝層
１０３、２０３ 半導体結晶層Ｂ
１０４、２０４ 半導体結晶層Ａ
１０５、２０５ ソース電極
１０６、２０６ ドレイン電極
１０７、２０７ 分離層
１０８ ゲート絶縁膜
１０９、２０８ ゲート電極

Claims (14)

1. ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであって、
   該ゲート絶縁膜に接する半導体結晶層Ａと、該半導体結晶Ａよりも大きな電子親和力を有しており該半導体結晶層Ａに近接して設けられた半導体結晶層Ｂとから構成されるヘテロ接合を有しており、
   該ゲート絶縁膜を構成する材料の一部もしくは全部が比誘電率９以上２２以下の誘電体である
   ことを特徴とする半導体電界効果トランジスタ。
2. 前記半導体結晶層Ａが、Ａｌ_x Ｉｎ_y Ｇａ_(1-x-y) Ｎ系結晶（０≦ｘ、ｙ≦１、ｘ＋ｙ≦１）である請求項１に記載の半導体電界効果トランジスタ。
3. 前記ゲート絶縁膜を構成する材料の一部または全部が酸化ハフニウムを含む請求項１又２に記載の半導体電界効果トランジスタ。
4. 前記ゲート絶縁膜を構成する材料の一部または全部がＨｆ_x Ａｌ_1-x Ｏ_y （０＜ｘ＜１、１≦ｙ≦２）を含む請求項１、２又は３に記載の半導体電界効果トランジスタ。
5. 前記半導体層Ａのゲート下部の厚さが、前記半導体層Ａの他の部位の厚さより薄くなっている請求項１、２、３又は４に記載の半導体電界効果トランジスタ。
6. 請求項１〜５のいずれかに記載の半導体電界効果トランジスタが構成要素となっていることを特徴とする半導体集積回路。
7. 請求項１〜５のいずれかに記載の半導体電界効果トランジスタの製造方法において、ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体電界効果トランジスタの製造方法。
8. 前記熱処理がゲート電極の形成後に実施される請求項７に記載の半導体電界効果トランジスタの製造方法。
9. 前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む請求項７又は８に記載の半導体電界効果トランジスタの製造方法。
10. 請求項１、２、３、４、５、７、８又は９に記載の半導体電界効果トランジスタの製造方法であって、ゲート金属又はゲート絶縁膜が接する半導体層の表面を、少なくとも塩素系ガスを含むプラズマに暴露する工程を含むことを特徴とする半導体電界効果トランジスタの製造方法。
11. 請求項６に記載の半導体集積回路の製造方法において、前記ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体集積回路の製造方法。
12. 請求項１１に記載の半導体集積回路の製造方法において、前記熱処理が、ゲート電極の形成後に実施される半導体集積回路の製造方法。
13. 前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む請求項１１又は１２に記載の半導体集積回路の製造方法。
14. 請求項６、１１、１２又は１３に記載の半導体集積回路の製造方法であって、ゲート金属またはゲート絶縁膜が接する半導体層表面を少なくとも塩素系ガスを含むプラズマに暴露することを特徴とする半導体集積回路の製造方法。

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