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JP2007266104A - 半導体装置 - Google Patents

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JP2007266104A
JP2007266104A JP2006086075A JP2006086075A JP2007266104A JP 2007266104 A JP2007266104 A JP 2007266104A JP 2006086075 A JP2006086075 A JP 2006086075A JP 2006086075 A JP2006086075 A JP 2006086075A JP 2007266104 A JP2007266104 A JP 2007266104A
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power supply
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Yasushi Tsuneto
康司 恒任
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Original Assignee
Fujitsu Ltd
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Abstract

【課題】２重に配されたプローブピンの離間距離（最低距離）による制約を緩和することができ、しかもボンディングワイヤの配線長に起因する電圧降下についてもこれを好適に抑制することのできる電極配置構造を有する半導体装置を提供する。
【解決手段】半導体チップ１の表面１ａの側辺Ｌ１〜Ｌ４に沿うように信号パッド３及び電源パッド４を規則的に配置するとともに、その中央部に形成された内部回路２上にも、例えば各々３個の電源パッド４がアレイ状からなる各パッド群Ｐ１〜Ｐ４を配置する。これら各パッド群Ｐ１〜Ｐ４は、半導体チップ１の左右方向及び上下方向の双方の中心線Ｃ１及びＣ２から共に、中心点ＣＰから見て同一方向に同一量だけ偏倚されている。
【選択図】図１

Description

本発明は、半導体装置に関し、半導体装置に設けられる電極パッドの配置構造の改良に関するものである。
近年、半導体製造技術の進化により、同一面積での半導体チップ上の素子数や回路数は増加の一途をたどっている。そして、こうした素子数や回路数の増加に伴って各回路あるいは素子に接続される信号パッドや電源パッド等の電極パッドの数も増加する傾向にあり、各電極パッドに接続される配線による電圧降下も無視できない状況となっている。このため、それら電極パッドについても、こうした配線による電圧降下をより小さく抑え得るようなより効率的な配置が求められている。図９に、この種の半導体装置にあって従来一般に採用されている電極配置構造の一例を示す。
図９に示されるように、この半導体装置にあって、そのチップ（半導体チップ）４１の表面４１ａの中央部には、所定の機能を有する内部回路４２が設けられている。そして、その内部回路４２と半導体チップ４１の側辺４１Ｌとの間に、上記電極パッドとして信号配線や電源配線をそれぞれ介して内部回路４２を構成する各回路あるいは素子に電気的に接続されている信号パッド４３及び電源パッド４４が側辺４１Ｌに沿うように設けられている。なお、このような電極配置構造は、例えば特許文献１などによっても知られている。
ただし、このように半導体チップ４１の側辺４１Ｌに沿って上記電源パッド４４が配置される場合、内部回路４２の中ほどに位置する各回路あるいは素子と同電源パッド４４とを接続する電源配線の配線長が自ずと長くなり、内部回路４２内の特に中心部近傍での電圧ドロップが増大するという問題がある。
そこで、例えば図１０に示すように、内部回路４２上の左右方向及び上下方向のそれぞれの中心線Ｃ１及びＣ２に沿って電源パッド４４とする電極を十字状に配置する方法なども考えられる。このような電極配置構造によれば、上述した電源配線の配線長の短縮が可能になり、内部回路４２での電圧ドロップを低減することができるようになる。
特開平１０−２２３７１０号公報
ところで、図１０に例示した半導体装置において上記電源パッド４４とする十字状の電極の配置位置は、以下のようにして決定されることとなる。
通常、半導体装置は、１枚の半導体ウエハ上に前記内部回路４２を有する多数の半導体チップ４１を形成した後、その半導体ウエハを１つの半導体チップ４１毎にダイシングし、それらダイシングした各半導体チップ４１の単位で製品化のためのパッケージングが行われる。そして通常は、上記ダイシングの前に、上記形成された半導体チップ４１の電気的特性を半導体ウエハ上で検査して良品と不良品とを選別することが行われている。ちなみにこの検査では、図１１に示すように、検査治具本体であるプローブカードのプローブカード基板４６に基端部が固定されている外側プローブピン４７ａ及び内側プローブピン４７ｂからなるカンチレバー式のプローブピン４７が用いられる。そして、これらプローブピン４７の先端部を、各半導体チップ４１上に形成された信号パッド４３及び電源パッド４４に所定の針圧で当接させて通電試験、すなわちプロービングテストが行われることとなる。
ここで、上記プローブピン４７は、プローブカード基板４６からその開口部４６ｈの中心部に向かって所定の進入角で斜め下方に延設されるとともに、同プローブピン４７の先端部は、上記信号パッド４３や電源パッド４４に対し進入角がさらに大きくなるように、その下方に向かってさらに屈曲されている。そして、このようなプローブピン４７が固定されているプローブカード基板４６を、その開口部４６ｈが半導体チップ４１と対向するように配置して下降させることにより、各対応するプローブピン４７の先端が上記信号パッド４３や電源パッド４４に押圧されることとなり、電気的且つ機械的な接触状態となる。ただし、ここで用いられるプローブカードのように、プローブピン４７として上記外側プローブピン４７ａと内側プローブピン４７ｂとの２重のプローブピンを備える場合、それらプローブピン４７ａ及び４７ｂは、例えばそれらプローブピン毎にその根本が浮かせられた状態で樹脂４８ａ及び４８ｂによりプローブカード基板４６に固定される。このため、プローブカード基板４６に対するそれらプローブピン４７ａ及び４７ｂの装着に際しては、その各先端部間の距離４７Ｌに相当する離間距離の確保が必須となる。
そこで、先の図１０に例示した半導体装置（半導体チップ４１）では、これらプローブピン４７ａ及び４７ｂの離間距離４７Ｌを確保し、且つ同距離４７Ｌに合致するように、電源パッド４４とする電極を上記中心線Ｃ１及びＣ２に沿って十字状に配置することとなる。換言すれば、上記プローブカードのプローブピン仕様に見合うかたちで当該半導体装置としてのチップサイズが決められる。そして、電源パッド４４とする電極をこのように配置することで、内部回路４２での電圧ドロップが低減されるようになることは前述の通りである。しかし、その一方で、電源パッド４４とする電極には、プロービングテスト終了後のパッケージングの際に、リードフレームと電気的に接続するためのワイヤボンディングが施されることから、このボンディングワイヤの配線長の増大、すなわち配線の抵抗成分の増加に起因する電圧ドロップが新たに生じることとなる。すなわち、こうした電圧ドロップによる内部回路４２の応答速度の低下や動作不良が新たに無視できない問題となる。
また一方、近年は、半導体装置の小型化、すなわちチップサイズのさらなる縮小化が併せて進められており、このようなチップサイズの小さい半導体装置に上記十字状の電極配置構造を採用するとなると、上述したプローブピン４７ａ及び４７ｂの離間距離４７Ｌの制約により、プロービングテストそのものの実施が困難ともなる。
本発明は上記問題点を解決するためになされたものであって、その目的は、２重に配されたプローブピンの離間距離（最低距離）による制約を緩和することができ、しかもボンディングワイヤの配線長に起因する電圧降下についてもこれを好適に抑制することのできる電極配置構造を有する半導体装置を提供することにある。
上記目的を達成するため、請求項１に記載の発明では、半導体チップの周縁部に加え、同半導体チップに形成された内部回路上にも電極パッドが配置されてなる半導体装置であって、前記内部回路上に配置された電極パッドが前記半導体チップの辺に直交する中心線のいずれからも偏倚して配置される電極配置構造をとっている。
このような構成によれば、内部回路上に配置した電極パッドの半導体チップ中心線からの偏倚量を通じて２重に配されたプローブピンの離間距離（最低距離）を確保することができるようになる。また、電極パッドがこのように半導体チップの中心線から偏倚して配置されることで、その偏倚方向では半導体チップ側辺との距離も自ずと短縮される。すなわち、リードフレームとのワイヤボンディングに際しては、この距離の短縮された部分を通じてワイヤボンディングを施すことにより、ボンディングワイヤの配線長に起因する電圧降下等も低減されるようになる。
請求項２に記載の発明では、前記半導体チップはその平面形状が正方形状からなり、前記内部回路上に配置された電極パッドは、同半導体チップの左右方向及び上下方向の双方の中心線から共に偏倚して配置されてなることとしている。半導体チップはその平面形状が特に正方形状からなるときに、課題としてあげた問題が生じやすいが、このような態様で電極パッドを配置することにより、どのような方向であれその中心線からの偏倚量を通じて２重に配されたプローブピンの離間距離（最低距離）が確保することができる。そのため、上記請求項１に記載の発明による効果をより顕著に得ることができる。
請求項３に記載の発明では、前記内部回路上に配置された電極パッドは、前記半導体チップの中心からその左右方向及び上下方向の少なくとも一方向に複数のパッドがアレイ状に配置されてなり、それらアレイ状に設けられた複数のパッドが同半導体チップの左右方向及び上下方向の双方の中心線から共に偏倚して配置されてなることとしている。このような構成によれば、内部回路上に、左右方向及び上下方向の双方の中心線から共に偏倚させた複数のパッドをアレイ状に配置したため、同内部回路での電圧ドロップをより軽減させることができる。
請求項４に記載の発明では、前記アレイ状に設けられた複数のパッドは、前記半導体チップの左右方向及び上下方向の双方の中心線から共に前記半導体チップの中心から見て同一方向に偏倚される態様で配置されてなることとしている。このような構成によれば、電極パッド各々の偏倚量を同一にすることによって、それら電極パッドの配置を半導体チップの中心について点対称とすることができる。このように電極パッドを規則的に配置することによって、当該半導体装置としての製造自体を容易にすることができるとともに、プローブカードの規格化をも容易にすることができる。
請求項５に記載の発明では、前記内部回路上に配置される電極パッドが電源パッドであるとしている。この構成によれば、電源系での電圧降下を好適に抑制することができるため、ボンディングワイヤの配線長に起因する電圧降下等をより好適に抑制することができる。
以上説明したように、本発明によれば、２重に配されたプローブピンの離間距離（最低距離）による制約を緩和することができ、しかもボンディングワイヤの配線長に起因する電圧降下についてもこれを好適に抑制することができる。
（第１の実施形態）
以下、本発明を具体化した第１の実施形態を図１〜図３に従って説明する。
図１は、本実施形態の半導体装置におけるチップ（半導体チップ）の平面構造についてその概要を平面図として示したものである。なおここでは、説明の便宜上、図１に示すように半導体チップ１を４つのブロックに区分して説明する。すなわち、半導体チップ１の外周を形成する側辺Ｌ１，Ｌ２及び側辺Ｌ３，Ｌ４のそれぞれの中心線Ｃ１及びＣ２の交点を中心点ＣＰとし、その中心点ＣＰよりも右上に形成される領域を第１ブロックＢ１とする。また、中心点ＣＰよりも右下に形成される領域を第２ブロックＢ２として、中心点ＣＰよりも左下に形成される領域を第３ブロックＢ３とし、中心点ＣＰよりも左上に形成された領域を第４ブロックＢ４とする。
本実施形態にあって、半導体チップ１は、その平面形状が例えば「４．５ｍｍ×４．５ｍｍ」の正方形状になっており、先の図１０に例示した半導体装置の半導体チップ４１よりも小サイズのチップからなるとする。そして、この半導体チップ１の表面１ａの中央部には、所定の機能を有する内部回路２が設けられている。この内部回路２は、トランジスタ、抵抗、コンデンサ、ダイオード等の素子、あるいは半導体記憶装置やプロセッサ、ロジック集積回路等の回路を備える部分である。
一方、上記内部回路２と半導体チップ１の各側辺Ｌ１〜Ｌ４との間には、信号配線や電源配線をそれぞれ介して内部回路２を構成する各回路あるいは素子に電気的に接続されている信号パッド３及び電源パッド４がそれら各側辺Ｌ１〜Ｌ４に沿うように互いに所定の間隔を置いて設けられている。すなわち、上記第１ブロックＢ１〜第４ブロックＢ４には、側辺Ｌ１〜Ｌ４にそれぞれ沿うように信号パッド３が設けられているとともに、それら信号パッド３に挟まれるように電源パッド４が設けられている。なお、信号パッド３は、内部回路２との間での信号の入出力に用いられる電極パッドであり、電源パッド４は、内部回路２への電力供給すなわち給電に用いられる電極パッドである。
また、内部回路２上の上記各ブロックＢ１〜Ｂ４には、複数（ここでの例では３個）の電源パッド４がアレイ状に配置されて構成される第１パッド群Ｐ１、第２パッド群Ｐ２、第３パッド群Ｐ３及び第４パッド群Ｐ４がそれぞれ設けられている。
詳述すると、第１ブロックＢ１に配置された第１パッド群Ｐ１は、中心線Ｃ２から矢印Ｙ方向に所定量だけ偏倚された位置に、且つ側辺Ｌ２と平行になるように設けられている。そして本実施形態では、矢印Ｙ方向について、側辺Ｌ１に沿って配置される各パッド３，４からこの第１パッド群Ｐ１までの距離と、同第１パッド群Ｐ１から側辺Ｌ２に沿って配置される各パッド３，４までの距離とが「α：２α」、すなわちその比が１：２に設定されている。すなわち、本実施形態の半導体装置の上述したチップサイズ（「４．５ｍｍ×４．５ｍｍ」）から換算して、側辺Ｌ１に沿って配置される各パッド３，４からこの第１パッド群Ｐ１までの距離が約「１．５ｍｍ」となり、同第１パッド群Ｐ１から側辺Ｌ２に沿って配置される各パッド３，４までの距離が約「３ｍｍ」となる。ちなみに、この「３ｍｍ」という距離は、後に詳述するように、前述した２重に配されたプローブピンの離間距離（最低距離）を確保することのできる距離である。
また、第２ブロックＢ２に形成された第２パッド群Ｐ２は、半導体チップ１の中心点ＣＰを中心にして上記第１パッド群Ｐ１を右回りに９０°回転させた位置に設けられている。すなわち、第２パッド群Ｐ２は、中心線Ｃ１から矢印Ｘ方向に同一量だけ偏倚された位置に、且つ側辺Ｌ４と平行になるように設けられている。すなわち、ここでも、矢印Ｘ方向について、側辺Ｌ３（正確には、これに沿って配置される各パッド３，４）からこの第２パッド群Ｐ２までの距離と、同第２パッド群Ｐ２から側辺Ｌ４までの距離とが「α：２α」、すなわちその比が１：２に設定されている。同様に、第３パッド群Ｐ３は、半導体チップ１の中心点ＣＰを中心にして第２パッド群Ｐ２を右回りに９０°回転させた位置に設けられ、第４パッド群Ｐ４は、中心点ＣＰを中心にして第３パッド群Ｐ３を右回りに９０°回転させた位置に設けられている。このように、これら各パッド群Ｐ１〜Ｐ４は、半導体チップ１の中心線Ｃ１及びＣ２から共に中心点ＣＰから見て同一方向に同一の偏倚量だけ偏倚されて配置されている。そして、こうして各ブロックＢ１〜Ｂ４に設ける各パッド群Ｐ１〜Ｐ４の配置に規則性を持たせたことで、半導体チップ１自体の製造が容易になるとともに、前述したプローブカードについても規格化が容易となる。
次に、このように構成された半導体チップ１に対してプロービングテストを行う際の各電極パッドとプローブピンとの関係について図２に従って説明する。図２は、プロービングテストにおける半導体チップ１の検査状態の概要を模式的に示した図である。
同図２に示されるように、プロービングテストは、半導体ウエハ上に多数形成された半導体チップ１の周縁部に設けられた各パッド３，４及び内部回路２上に設けられた各パッド群Ｐ１〜Ｐ４の電源パッド４に、２重に配されたプローブピン４７ａ及び４７ｂの先端部が所定の針圧で当接された状態で行われる。なお、これらプローブピン４７ａ及び４７ｂが、図１１に示した態様でプローブカード基板に固定されていることは前述の通りである。そして、各側辺Ｌ１〜Ｌ４に沿って設けられた各パッド３，４には、これも前述のように、基端部がプローブカード基板の外側に固定された外側プローブピン４７ａの先端部が当接されるようになる。そして、内部回路２上に形成された上記各パッド群Ｐ１〜Ｐ４を構成する電源パッド４には、基端部が同プローブカード基板の内側に固定された内側プローブピン４７ｂの先端部が当接されるようになる。
ここで、上記第１パッド群Ｐ１との関係について詳述する。上記第１パッド群Ｐ１を構成する各電源パッド４には、半導体チップ１の側辺Ｌ２側から矢印Ｙ方向に延設されている内側プローブピン４７ｂの先端部が当接されることになる。このとき、同第１パッド群Ｐ１は上述のように、中心線Ｃ２から矢印Ｙ方向に偏倚されて配置されているため、この中心線Ｃ２から偏倚させた分だけ、上記２重に配されたプローブピン４７ａ及び４７ｂの離間距離４７Ｌを確保することも容易となる。そして本実施形態にあっては、この離間距離４７Ｌが、上記「２α」にあたる約「３ｍｍ」に設定されていることになる。なお、このことは、その他の第２〜第４パッド群Ｐ２〜Ｐ４についても同様であり、それぞれ中心線Ｃ１あるいはＣ２からの偏倚量によって、こうしたプローブピン４７ａ及び４７ｂの離間距離４７Ｌが確保されている。
このように、本実施形態の半導体装置にあっては、その電極パッドの配置構造を通じて、より小さいサイズの半導体チップに対しても、比較的安価なカンチレバー式のプローブピンを用いたプロービングテストの実行が可能となる。
そして、上記外側プローブピン４７ａ及び内側プローブピン４７ｂと各パッド３，４とが十分な針圧で当接された後は、プローブカード（図示略）から上記プローブカード基板を介して信号パッド３にテスト信号が印加されるとともに、電源パッド４に対する所定の給電が行われて内部回路２の動作測定が実施され、その機能が正常かどうか、すなわち半導体チップ１が良品か不良品かが判定される。
次に、上記プロービングテストにおいて良品と判断されて半導体ウエハからダイシングされた半導体チップ１について、そのリードフレームとのワイヤボンディング態様を図３に従って説明する。ここで、図３（ａ）は、こうしてワイヤボンディングされた半導体装置の平面構造についてその概要を模式的に示したものであり、また図３（ｂ）は、同半導体装置の断面構造についてその概要を模式的に示したものである。
まず、図３（ａ）に示されるように、半導体ウエハからダイシングされた半導体チップ１は、同半導体チップ１よりも大きいサイズにて全体が正方形状に形成されたリードフレーム１０の中央部にマウントされる。このリードフレーム１０は、高強度、良導電性、高放熱性、加工性、耐熱性が要求されるため、通常は４２％ニッケル−鉄合金や銅合金等からなっている。また、図３（ｂ）に示されるように、同リードフレーム１０は断面コの字状に形成されており、上記半導体チップ１がマウントされる下段面１０ａと、その下段面１０ａの外周に形成された上段面１０ｂとを有している。
一方、このリードフレーム１０の下段面１０ａには、図３（ａ）に示されるように、半導体チップ１の各側辺Ｌ１〜Ｌ４に沿うように設けられた各パッド３，４と対応する位置にリード電極１２が形成されている。そして、下段面１０ａに形成されたリード電極１２には、ボンディングワイヤＷの基端部が接続されており、そのボンディングワイヤＷの先端部が最も近傍に設けられたパッド３，４に接続されることによって、各リード電極１２と各パッド３，４が電気的に接続される。
また、リードフレーム１０の上段面１０ｂには、同じく図３（ａ）に示されるように、半導体チップ１の内部回路２上に設けられた各パッド群Ｐ１〜Ｐ４を構成する電源パッド４と対応する位置にリード電極１３が形成されている。そして、例えば第１パッド群Ｐ１について詳述すると、第１パッド群Ｐ１を構成する各電源パッド４には、同第１パッド群Ｐ１よりも矢印Ｙ方向側、すなわち半導体チップ１の側辺Ｌ１側に形成されているリード電極１３に基端部が接続されるボンディングワイヤＷの先端部が接続される。すなわち、第１パッド群Ｐ１を構成する各電源パッド４に接続されるボンディングワイヤＷは、各電源パッド４から前述した内側プローブピン４７ｂ（図２）とは反対方向に延設されてリード電極１３に接続されるようになり、上記第１パッド群Ｐ１が上記中心線Ｃ２から偏倚している分だけ、同ボンディングワイヤＷの配線長が短縮されることとなる。このため、ボンディングワイヤＷの配線長に起因する電圧ドロップも自ずと低減されることとなり、こうした電圧ドロップによる内部回路２の応答速度の低下や動作不良の発生等も抑制されるようになる。このことは、その他の第２〜第４パッド群Ｐ２〜Ｐ４に接続されるボンディングワイヤＷについても同様であり、それぞれ中心線Ｃ１あるいはＣ２から偏倚している分だけ、それらボンディングワイヤＷの配線長も短縮されるようになる。
図４及び図５は、本実施形態の半導体装置による電極配置構造と先の図１０に例示した半導体装置における電極配置構造とについて、各々半導体チップ上で発生する電圧ドロップ量を発明者がシミュレーションした結果を等電圧図として示したものである。次に、これら図４及び図５を併せ参照して、それら電極配置構造の違いによる電圧ドロップ量の大小について考察する。
図４（ａ）は、本実施形態に準じた電極配置構造、すなわち内部回路２上に設けられる電源パッド４を、半導体チップ１の中心線Ｃ１及びＣ２から共に、中心点ＣＰから見て同一方向に同一量だけ偏倚させて配置させた電極配置構造についてこれを模式的に示したものである。そして、このように配置された電源パッド４に対して一定電圧、例えば「１．２Ｖ」を印加したときのチップ全体の電圧ドロップ量をシミュレーションしてこれを等電圧図としたものが図４（ｂ）のグラフである。また、図５（ａ）は、先の図１０で例示した半導体装置に準じた電極配置構造、すなわち内部回路２上に設けられる電源パッド４４を、半導体チップ１の中心線Ｃ１及びＣ２上に沿って十字状に配置させた電極配置構造についてこれを模式的に示したものである。そして、このように配置された電源パッド４４に対して上記同様の一定電圧を印加したときのチップ全体の電圧ドロップ量をシミュレーションしてこれを等電圧図としたものが図５（ｂ）のグラフである。なお、図４（ａ）及び図５（ａ）に示した半導体チップ１としては、同一サイズの半導体チップを使用し、その内部回路２の構成も同一とした。
これら図４（ｂ）と図５（ｂ）とを比較して明らかなように、まずは上記半導体チップ１が共にその中心点ＣＰ近傍に電源パッド４あるいは４４を備えているために、それら半導体チップ１の周縁部、すなわち電源パッド４あるいは４４からの距離が遠い領域ほど電圧ドロップ量が大きくなる。反対に、電源パッド４あるいは４４に近い領域は、電圧ドロップ量が相対的に小さくなる。一方、図４（ａ）に示した半導体チップ１の場合は、電源パッド４が中心線Ｃ１及びＣ２から偏倚されて配置されていて、電源パッド４と半導体チップ１の周縁部との距離が短縮されたことが原因か、図５（ａ）に示した半導体チップに比べて周縁部の電圧ドロップ量が小さくなっている。具体的には、上述のように各電源パッド４あるいは４４に「１．２Ｖ」の一定電圧を印加した場合に、図５（ａ）に示した半導体チップ１の周縁部における最大電圧ドロップ量が「１００ｍＶ」であったのに対し、図４（ａ）に示した半導体チップ１の周縁部における最大電圧ドロップ量は「８７．５ｍＶ」であった。すなわち、内部回路２上の電源パッドの配置構造を上記実施形態の態様で改良することによって、最大電圧ドロップ量が１２．５％だけ低減されることが確認された。
以上詳述したように、本実施形態によれば、以下のような効果が得られるようになる。
（１）半導体チップ１の内部回路２上に設けられた各パッド群Ｐ１〜Ｐ４を、半導体チップ１の中心線Ｃ１及びＣ２から共に偏倚させて配置した。これにより、サイズの小さい半導体チップに対して２重に配されたプローブピン４７ａおよび４７ｂを用いたプロービングテストを実施する場合であれ、その偏倚量を通じて離間距離４７Ｌを確保することが容易となる。すなわち、サイズの小さい半導体チップについても、比較的安価なカンチレバー式のプローブピンを用いたプロービングテストを実施することができるようになる。また、中心線Ｃ１及びＣ２から偏倚させた分だけ、その偏倚方向についてのリードフレーム１０との距離を短縮することができる。このため、それら電源パッド４からリードフレーム１０のリード電極１３に至るボンディングワイヤＷの配線長を短縮することが可能となり、同ボンディングワイヤＷの配線長に起因する電圧ドロップを低減することができるようにもなる。すなわち、こうした電圧ドロップによる内部回路２の応答速度の低下や動作不良の発生等も好適に抑制されるようになる。
（２）内部回路２上に設ける各パッド群Ｐ１〜Ｐ４を、複数（上記例では３個）の電源パッド４をアレイ状に配置するかたちで構成した。これによって、多数の電源パッド４を直線状に効率的に配置することができるため、上記内部回路２での電圧ドロップの軽減度合いをより高めることができるようになる。
（３）半導体チップ１の表面１ａに設けた各パッド３，４及び各パッド群Ｐ１〜Ｐ４を、各ブロックＢ１〜Ｂ４毎に規則的に配置した。これによって、半導体チップ１自体の製造が容易になるとともに、プローブカードの規格化も容易になる。
なお、本実施形態では、２重に配されたプローブピン４７ａ及び４７ｂの例えば「３ｍｍ」といった離間距離（最低距離）を確保するために、内部回路２上に配置される各パッド群Ｐ１〜Ｐ４を境にしたチップ距離の比を上記「１：２」に設定した。すなわち、第１パッド群Ｐ１を例にとった場合、側辺Ｌ１に沿うように設けられた各パッド３，４から第１パッド群Ｐ１までの距離と、第１パッド群Ｐ１から側辺Ｌ２に沿うように設けられた各パッド３，４までの距離との比が１：２になるように、同第１パッド群Ｐ１を中心線Ｃ２から偏倚させた。しかし、この距離比は任意であり、要は２重に配されたプローブピン４７ａ及び４７ｂの最低距離を確保することができさえすれば、中心線Ｃ１及びＣ２に対するそれら各パッド群Ｐ１〜Ｐ４の偏倚量は特に制限されない。
（第２の実施形態）
次に、この発明にかかる半導体装置の第２の実施形態について、図６を参照して、先の第１の実施形態との相違点を中心に説明する。ここで、図６（ａ）は、この第２の実施形態の半導体装置について前述したプロービングテストを実施する際の半導体チップ１に対する検査状態の概要を模式的に示した図であり、図６（ｂ）は、同半導体装置の平面構造についてその概要を模式的に示した図である。なお、この図６（ａ）及び（ｂ）において、先の図２及び図３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての重複する説明は割愛する。
これら図６（ａ）及び（ｂ）に示されるように、この実施形態の半導体装置も、基本的には先の図２及び図３（ａ）に示した第１の実施形態に準じた構成となっている。ただし、この実施形態では、図６（ａ）及び（ｂ）に示されるように、内部回路２上に設けられる電源パッド４の配置構造が第１の実施形態とは異なっている。
すなわち、半導体チップ２０の第１ブロックＢ１の内部回路２上には、半導体チップ２０の中心線Ｃ１から偏倚された位置で且つ、第１ブロックＢ１及び第２ブロックＢ２の左右方向の中心線Ｃ３上に、２つの電源パッド２１が所定の間隔を隔てて配置されている。また、同半導体チップ２０の第４ブロックＢ４の内部回路２上には、上記中心線Ｃ１から逆方向に偏倚された位置で且つ、第３ブロックＢ３及び第４ブロックＢ４の左右方向の中心線Ｃ４上に、２つの電源パッド２２がアレイ状に配置されている。具体的には、この第４ブロックＢ４の内部回路２上に形成された電源パッド２２は、同第４ブロックＢ４の中心部近傍に配置され、第１ブロックＢ１の内部回路２上に形成された電源パッド２１は、それら電源パッド２２からは上下方向にそれぞれ離間した側辺Ｌ１側の近傍の位置と中心線Ｃ２の近傍の位置とに配置されている。他方、同半導体チップ２０の第２ブロックＢ２の内部回路２上に設けられる電源パッド２３は、上記第４ブロックＢ４の内部回路２上に設けられた電源パッド２２と中心点ＣＰについて点対称配置され、第３ブロックＢ３の内部回路２上に設けられる電源パッド２４は、上記第１ブロックＢ１の内部回路２上に設けられた電源パッド２１と中心点ＣＰについて点対称に配置されている。これにより、この半導体チップ２０にあっても、第１の実施形態と同様に、各電源パッド２１〜２４を中心線Ｃ１から矢印Ｘ方向あるいはその逆方向に偏倚させた分だけ、それら偏倚量を通じて、２重に配されたプローブピン４７ａ及び４７ｂの離間距離（最低距離）４７Ｌの確保が容易となる。
また一方、図６（ｂ）に示されるように、この半導体チップ２０にあっても、上記各電源パッド２１〜２４を中心線Ｃ１から矢印Ｘ方向あるいはその逆方向に偏倚するように配置した分だけ、それら偏倚方向についてのリードフレーム２５のリード電極１３との距離が短縮されるようになる。このため、それら電源パッド２１〜２４と各々対応するリード電極１３との間に接続されるボンディングワイヤＷの配線長も自ずと短縮されることとなり、それらボンディングワイヤＷの配線長に起因する電圧ドロップも低減されるようになる。
以上説明したこの第２の実施形態の半導体装置によっても、先の第１の実施形態の上記（１）〜（３）の効果と同等、もしくはそれらに準じた効果を得ることができる。
（他の実施形態）
なお、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、内部回路２上に設けた電極パッドを全て電源パッドとしたが、これに限らず、内部回路２上に設けた電極パッドの少なくとも一部を信号パッドに変更してもよい。
・特に上記第１実施形態については、その各パッド群Ｐ１〜Ｐ４を構成する電源パッド４の数に制限はない。すなわち、２つあるいは４つ以上の電源パッド４によって各パッド群Ｐ１〜Ｐ４を構成するようにしてもよい。
・上記各実施形態では、内部回路２上に設けられる電源パッド４あるいは２１〜２４を、左右方向又は上下方向にアレイ状に配置したが、これに限らず、例えば図７（ａ）及び（ｂ）に示すように、各ブロックＢ１〜Ｂ４毎に単一の電源パッド３２を配置する構造としてもよい。このように、各ブロックＢ１〜Ｂ４毎に単一の電源パッド３２を配置することによって、そのワイヤボンディングに際しては図７（ｂ）に示すように、ボンディングワイヤＷの配線方向についての自由度を高めることができるようになる。換言すれば、同図７（ｂ）にそれぞれ実線及び２点鎖線にて示すように、ボンディングワイヤＷの配線長を短縮することのできる配線方向を複数確保することができるようになる。
・上記各実施形態ではいずれも、半導体装置としてのチップサイズが図１０に例示した半導体装置のチップサイズよりも小さい場合の内部回路上の電極配置構造について言及したが、その基本的な電極配置構造は、よりチップサイズの大きい半導体装置についても同様に適用することができる。例えば第１の実施形態の図２に対応する図として、図８（ａ）にそのようなチップサイズの比較的大きい半導体装置における電極配置構造、並びにプローブピン４７ａ及び４７ｂの当接態様を示す。このようにチップサイズに余裕がある場合には、プローブピン４７ｂが延設される側に上記各パッド群Ｐ１〜Ｐ４を中心線Ｃ１及びＣ２からそれぞれ偏倚させる電極配置構造を採用することもできる。そして、この場合には、図８（ｂ）に示すように、ボンディングワイヤＷの配線方向も上記プローブピン４７ｂの延設方向と同一方向とすることが、その配線長の短縮を図る上で望ましい。
・上記各実施形態では、半導体チップ１や半導体チップ２０の平面形状を正方形状としたが、これに限らず、例えばそれら半導体チップの平面形状は長方形状等であってもよい。要は、その内部回路上に配置された電極パッドが半導体チップの辺に直交する中心線のいずれからも偏倚して配置される電極配置構造であればよい。
本発明にかかる半導体装置の第１の実施形態についてその半導体チップ、並びに電極配置構造の平面構造を示す平面図。 同第１の実施形態の半導体装置の半導体チップに対するプロービングテスト状態についてその概要を模式的に示す平面図。 同第１の実施形態の半導体装置について、（ａ）はそのワイヤボンディング態様を示す平面図。（ｂ）は同ボンディングワイヤ態様の断面構造を示す断面図。 半導体チップ（内部回路）で発生する電圧ドロップ量のシミュレーションとして、（ａ）はそのシミュレーション対象となる電極配置構造を示す平面図。（ｂ）は同シミュレーションによって得られた等電圧図。 半導体チップ（内部回路）で発生する電圧ドロップ量のシミュレーションとして、（ａ）はそのシミュレーション対象となる電極配置構造を示す平面図。（ｂ）は同シミュレーションによって得られた等電圧図。 本発明にかかる半導体装置の第２の実施形態について、（ａ）はその半導体チップ、並びに電極配置構造とともに、プロービングテスト状態の概要を模式的に示す平面図。（ｂ）はそのボンディングワイヤ態様を示す平面図。 第１あるいは第２の実施形態の変形例について、（ａ）はその半導体チップ、並びに電極配置構造とともに、プロービングテスト状態の概要を模式的に示す平面図。（ｂ）はそのボンディングワイヤ態様を示す平面図。 第１の実施形態の変形例について、（ａ）はその半導体チップ、並びに電極配置構造とともに、プロービングテスト状態の概要を模式的に示す平面図。（ｂ）はそのボンディングワイヤ態様を示す平面図。 従来の半導体装置における電極パッドの配置構造例を示す平面図。 従来の半導体装置の半導体チップ、並びに電極配置構造とともに、プロービングテスト状態の概要を模式的に示す平面図。 図１０に例示した半導体装置のプロービングテスト状態についてプローブカード基板やプローブピンとともにその断面構造を示す断面図。
符号の説明
１，２０，４１ 半導体チップ
２ 内部回路
３ 信号パッド
４，２１〜２４，３２ 電源パッド
４７ プローブピン
４７ａ 外側プローブピン
４７ｂ 内側プローブピン
Ｗ ボンディングワイヤ

Claims (5)

  1. 半導体チップの周縁部に加え、同半導体チップに形成された内部回路上にも電極パッドが配置されてなる半導体装置であって、
    前記内部回路上に配置された電極パッドが前記半導体チップの辺に直交する中心線のいずれからも偏倚して配置されてなることを特徴とする半導体装置。
  2. 前記半導体チップはその平面形状が正方形状からなり、前記内部回路上に配置された電極パッドは、同半導体チップの左右方向及び上下方向の双方の中心線から共に偏倚して配置されてなる請求項１に記載の半導体装置。
  3. 前記内部回路上に配置された電極パッドは、前記半導体チップの中心からその左右方向及び上下方向の少なくとも一方向に複数のパッドがアレイ状に配置されてなり、それらアレイ状に設けられた複数のパッドが同半導体チップの左右方向及び上下方向の双方の中心線から共に偏倚して配置されてなる請求項１又は２に記載の半導体装置。
  4. 前記アレイ状に設けられた複数のパッドは、前記半導体チップの左右方向及び上下方向の双方の中心線から共に前記半導体チップの中心から見て同一方向に偏倚される態様で配置されてなる請求項３に記載の半導体装置。
  5. 前記内部回路上に配置される電極パッドが電源パッドである請求項１〜４のいずれか一項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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